KR100942981B1 - 반도체소자 제조 방법 - Google Patents

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Abstract

본 발명은, 스토리지노드용 콘택 플러그 형성시 공정 마진을 확보하며, 플러그 간의 브릿지 발생을 방지할 수 있는 반도체소자 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 소정 공정이 완료된 기판 상에 절연막을 형성하는 단계; 상기 절연막 상에 일방향으로 배치되며 이웃하는 제1 및 제2 전도막 패턴을 형성하는 단계; 상기 제1 및 제2전도막 패턴 사이의 상기 절연막을 선택적으로 식각하여 상기 기판을 노출시키는 단계; 상기 노출된 기판에 전기적으로 접속되며, 상기 제1 및 제2전도막 패턴 사이에서 상기 제1 및 제2전도막 패턴과 동일 방향으로 배치된 전도막을 형성하는 단계; 상기 제1 및 제2전도막 패턴과 교차하는 방향으로 소정의 폭을 갖도록 배치된 포토레지스트 패턴을 형성하는 단계; 및 상기 포토레지스트 패턴을 식각마스크로 상기 전도막을 선택적으로 식각하여 상기 제1 및 제2전도막 패턴 사이에서 서로 분리된 복수의 플러그를 형성하는 단계를 포함하는 반도체소자 제조 방법을 제공한다.
비트라인, 스토리지노드 콘택, SEG(Selective Epitaxial Growth).

Description

반도체소자 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도 1은 종래기술에 따른 홀 타입의 스토리지노드용 콘택홀이 형성된 평면 SEM 사진.
도 2는 종래기술에 따른 홀 타입의 스토리지노드용 콘택 플러그가 형성된 평면 SEM.
도 3a 내지 도 3e는 본 발명의 일실시예에 따른 반도체소자의 스토리지노드 콘택용 플러그 형성 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 제1플러그 11 : 제2절연막
12 : 배리어막 13 : 비트라인용 전도막
14 : 하드마스크 15 : 스페이서
17 : 포토레지스트 패턴 16b : 전도막
BL1 ∼ BL3 : 비트라인 WL1 ∼ WL4 : 워드라인
본 발명은 반도체소자 제조 방법에 관한 것으로 특히, 스토리지노드 콘택 형성을 위한 마스크를 생략할 수 있는 반도체소자의 스토리지노드 콘택용 플러그 형성 방법에 관한 것이다.
반도체소자의 고집적화가 진행됨에 따라 콘택홀(Contact hole) 사이즈는 점차 작아지고 콘택홀 형성을 위해 식각해야할 피식각층의 두께는 증가하는 추세이므로, 콘택홀을 형성하는 공정에서의 마진은 갈 수록 줄어 들고 있다.
이러한 작은 사이즈의 콘택홀 패턴을 형성하기 위해서는 포토레지스트를 낮은 두께로 도포하고, 포토레지스트 패턴과 피식각층간이 높은 식각선택비를 갖도록 하는 것이 핵심 기술이다.
하지만, 고선택비의 식각 공정에서는 폴리머성 식각 부산물을 다량 발생시키는 식각 가스를 사용하게 되며, 이로 인해 콘택홀의 식각 단면이 경사(Slope)를 갖게 된다. 식각 단면의 경사는 콘택 저면의 임계치수(Critical Dimension; 이하 CD라 함)를 줄여 콘택 저항을 증가시키며, 심할 경우에는 콘택 낫오픈(Contact not open) 현상을 일으킨다.
특히, 홀 타입(Hole type)의 스토리지노드 콘택 형성용 마스크 패턴의 경우 마스크 패턴을 형성하기 위한 포토리소그라피 공정 중 가장 어려운 작업으로 알려져 있다. 이는 피식각층의 두께가 두꺼워 콘택홀 형성이 어렵고, 하부의 비트라인 및 게이트전극 등을 고려하여 오버래이(Overlay)를 정확하게 제어해야 하기 때문이 다.
도 1은 종래기술에 따른 홀 타입의 스토리지노드용 콘택홀이 형성된 평면 SEM(Scanning Electron Microscopy) 사진이다.
도 1을 참조하면, 95nm의 최소 선폭의 반도체소자 기술이 적용된 복수의 홀 타입의 스토리지노드용 콘택홀(H)이 일정 간격으로 배치되어 있는 바, 자기정렬콘택(Self Align Contact; 이하 SAC 이라 함) 식각 공정을 통해 피식각층(절연막)이 식각된 후 포토레지스트 스트립(Photoresist strip) 공정과 세정(Cleaning) 공정을 실시한 후를 나타낸다.
도 1에서 알 수 있듯이, 콘택홀(H) 사이에 도면부호 'A'와 같이 브릿지(Bridge)가 발생되어 있다. 이는 스토리지노드용 콘택홀 형성 공정에서 포토레지스트 패턴의 두께를 감소시킴으로 인해 식각시 피식각층애 대한 식각선택비가 부족하게 되며, 이로 인해 콘택홀(H) 상단에서 어택(Attack)이 발생하여 이웃하는 콘택홀(H)과 브릿지가 발생한 것이다.
도 2는 종래기술에 따른 홀 타입의 스토리지노드용 콘택 플러그가 형성된 평면 SEM 사진이다.
도 2를 참조하면, 전술한 도 1의 콘택홀(H)을 매립하도록 폴리실리콘을 증착또는 선택적 에피택셜 성장(Selective epitaxial growth)을 실시한 다음, 에치백(Etch back) 또는 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 공정을 통해 서로 격리된 복수의 플러그(P)가 형성되어 있다.
한편, 도 1의 브릿지(A)에 의해 플러그(P)간의 브릿지(B)가 발생하여 플러그 간의 전기적 단락이 발생함을 알 수 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 스토리지노드용 콘택 플러그 형성시 공정 마진을 확보하며, 플러그 간의 브릿지 발생을 방지할 수 있는 반도체소자 제조 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위해 본 발명은, 소정 공정이 완료된 기판 상에 절연막을 형성하는 단계; 상기 절연막 상에 일방향으로 배치되며 이웃하는 제1 및 제2 전도막 패턴을 형성하는 단계; 상기 제1 및 제2전도막 패턴 사이의 상기 절연막을 선택적으로 식각하여 상기 기판을 노출시키는 단계; 상기 노출된 기판에 전기적으로 접속되며, 상기 제1 및 제2전도막 패턴 사이에서 상기 제1 및 제2전도막 패턴과 동일 방향으로 배치된 전도막을 형성하는 단계; 상기 제1 및 제2전도막 패턴과 교차하는 방향으로 소정의 폭을 갖도록 배치된 포토레지스트 패턴을 형성하는 단계; 및 상기 포토레지스트 패턴을 식각마스크로 상기 전도막을 선택적으로 식각하여 상기 제1 및 제2전도막 패턴 사이에서 서로 분리된 복수의 플러그를 형성하는 단계를 포함하는 반도체소자 제조 방법을 제공한다.
본 발명은, 홀 타입 등의 마스크 패턴 형성 등 종래의 복잡하고 어려운 스토 리지노드 콘택용 마스크 패턴을 사용하지 않고, 도전패턴(예컨대, 비트라인)의 식각 및 스페이서 형성시 하부의 전도층(예컨대, 비트라인 사이의 플러그)을 노출시킨 후, 플러그 형성용 전도막을 증착하여 스토리지노드용 플러그를 먼저 형성 한 후, 에치백과 라인 형태의 패턴 등 비교적 간단한 포토레지스트 패턴 형성 공정을 도입하고 이를 통해 플러그 물질을 제거함으로써, 스토리지노드용 콘택 플러그를 형성한다.
이로 인해, 브릿지 발생을 방지할 뿐만아니라, 공정 마진을 향상시킬 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 3a 내지 도 3e는 본 발명의 일실시예에 따른 반도체소자의 스토리지노드 콘택용 플러그 형성 공정을 도시한 단면도이다.
여기서, 도 3a 내지 도 3e의 각 (a)는 평면도이며, 각 (b)는 (a)를 a-a'방향으로 절취한 단면도이다.
도 3a의 (a)를 참조하면, x방향으로 직선 형태로 뻗은 복수의 워드라인(WL1 ∼ WL4)이 배치되어 있으며, 워드라인(WL1 ∼ WL4) 사이에는 기판의 활성영역(예컨대, 소스/드레인 접합, 도시하지 않음)과 콘택된 제1플러그(10)가 형성되어 있다. 워드라인(WL1 ∼ WL4)과 교차하는 방향 즉, y 방향으로 직선 형태로 뻗은 복수의 비트라인(BL1 ∼ BL3)이 배치되어 있다.
도 3a의 (b)를 참조하여 구체적인 공정 과정을 살펴 본다.
반도체소자를 이루기 위한 여러 요소가 형성된 기판(도시하지 않음) 상에 게이트전극 패턴(여기서는 워드라인, 도시하지 않음)을 형성한다.
이어서, 게이트전극 패턴 사이의 기판에 이온주입 등의 방법을 통해 소스/드레인 접합 등의 불순물접합층을 내포하는 활성영역을 형성한다.
게이트전극 패턴은 통상 하드마스크/전도막/게이트절연막의 구조를 갖는다. 게이트전극 패턴 측벽을 감싸도록 스페이서를 형성한다.
이어서, 그 상부가 평탄화된 제1절연막(도시하지 않음, 일명 '워드라인 절연막' 이라 함)을 통상적인 산화막 계열의 물질막 또는 유동성산화막(Flowable oxide) 등을 이용하여 형성한 다음, 제1절연막 상에 반사방지막(도시하지 않음) 특히, 유기 계열(Organic)의 반사방지막을 도포한 후, 반사방지막 상에 포토레지스트를 도포한 다음, KrF 또는 ArF 등의 노광원을 이용한 사진식각 공정을 통해 제1플러그 형성을 위한 포토레지스트 패턴(도시하지 않음)을 형성한다.
이어서, 포토레지스트 패턴을 식각마스크로 제1절연막을 선택적으로 식각하여 기판의 활성영역을 노출시키는 콘택홀(도시하지 않음)을 형성한다.
이어서, 포토레지스트 스트립 공정을 통해 포토레지스트 패턴을 제거하고, 세정 공정을 통해 콘택홀 내에 존재하는 식각 잔류물을 제거한 다음, 증착 또는 선택적 에피택셜 성장 등의 방법을 통해 콘택홀에 플러그용 전도성 물질을 콘택시킨 후, CMP 또는 에치백 공정을 통해 격리된(Isolated) 제1플러그(10)를 형성한다.
여기서는, 도 3a의 (b)에서는 도면의 간략화를 위해서 제1플러그(10) 하부의 구성 요소는 생략하였다.
이어서, 제1플러그(10)가 형성된 전면에 산화막 계열의 물질막을 이용하여 제2절연막(11)을 형성한다. 제2절연막(11)으로는 BPSG(Boro Phospho Silicate Glass)막, BSG(Boro SIlicate Glass)막, PSG(Phospho SIlicate Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(High Density Plasma) 산화막 등을 사용한다.
이어서, 제1플러그(10) 중 다른 일부와 비트라인콘택(Bitline contact, 도시하지 않음)을 통해 접속되도록 비트라인(BL2, BL3)을 형성한다.
구체적으로, 제2절연막(11) 상에 비트라인 콘택 형성을 위한 포토레지스트 패턴(도시하지 않음)을 형성한 다음, 포토레지스트 패턴을 식각마스크로 제2절연막(11)을 선택적으로 식각하여 제1플러그(10) 표면을 오픈시키는 비트라인 콘택홀(도시하지 않음)을 형성한다.
다음으로, 오픈된 제1플러그(10) 표면에 콘택된 비트라인 콘택 플러그(도시하지 않음)를 형성한 후, Ti, TiN, Ta, TaN 등이 단독 또는 조합된 배리어막(12)과 텅스텐, 텅스텐 나이트라이드, 텅스텐 실리사이드, 폴리실리콘 등이 단독 또는 조합된 비트라인용 전도막(13)과 질화막 계열을 이용한 하드마스크(14)를 적층한 다음, 비트라인 패턴 형성을 위한 마스크 패턴을 이용하여 하드마스크(14)와 전도막(13) 및 제2절연막(11)을 식각하여 배리어막(12)과 전도막(20)과 하드마스크(21)가 적층된 비트라인(BL2, BL3)을 형성한다.
이어서, 비트라인(BL2, BL3)이 형성된 전체 프로파일을 따라 스페이서 형성용 물질막을 증착한 다음, 전면식각 공정을 통해 비트라인(BL2, BL3) 측벽에 스페이서(15)를 형성한다. 스페이서(15)는 후속 스토리지노드 콘택 형성을 위한 식각 공정에서 비트라인(BL2, BL3)이 어택받는 것을 방지하기 위한 것이다. 스페이서 형성용 물질막으로는 산화막 계열에 대해 식각선택비를 갖는 질화막 계열의 물질막을 이용한다.
한편, 경우에 따라서는 스페이서 형성용 물질막으로 질화막 계열에 비해 유전 상수가 낮은 산화막 계열을 사용할 수도 있다.
이어서, 제2절연막(11)을 선택적으로 제거하여 비트라인(BL2, BL3) 사이의 제1플러그(10, 스토리지노드 콘택이 이루어질 플러그)를 노출시킨다.
도 3a의 (b)는 그 측면에 스페이서(15)를 갖는 비트라인(BL2, BL3)과, 비트라인(BL2, BL3) 사이의 제2절연막(11)이 식각되어 제1플러그(10)가 노출된 공정 단면을 나타낸다. 한편, 도 3a의 (a)에서는 스페이서(15)를 생략하였다.
이어서, 도 3b에 도시된 바와 같이, 제2플러그(스토리지노드용 콘택 플러그) 형성을 위한 전도막(16a)을 전면에 증착하여 노출된 제1플러그(10)와 전기적으로 접속되도록 한다.
제2플러그 형성용 전도막(16a)으로는 폴리실리콘막, 텅스텐막 또는 텅스텐 나이트라이드를 사용할 수 있다.
이어서, CMP 또는 에치백 공정을 실시하여 비트라인(BL1 ∼ BL3) 상단에 있는 전도막(16a)를 제거하여 도 3c의 (a)에 도시된 바와 같이 비트라인(BL1 ∼ BL3) 과 동일한 방향으로 비트라인(BL1 ∼ BL3)을 제외한 부분에서만 전도막(16b)이 잔류하도록 한다.
한편, 전도막(16b)으로 폴리실리콘막을 사용하는 경우 전술한 바와 같은 증착과 에치백 또는 CMP의 제거 공정 뿐만이 아닌 도 3a에서 바로 SEG 공정을 실시하여 도 3c와 같은 공정 단면을 얻을 수 있다.
한편, 도 3c의 (b)와 같은 단면에서는 구분이 되지 않으나, 도 3c의 (a)와 같은 평면에서는 전도막(16b)끼리 격리가 이루어지지 않았음을 알 수 있다.
따라서, 전도막(16b)간의 격리를 위한 공정을 실시한다.
즉, 도 3d의 (a)에 도시된 바와 같이, 비트라인(BL1 ∼ BL3)과 동일한 방향으로 비트라인(BL1 ∼ BL3) 사이를 매립하여 제1플러그(10)에 콘택된 전도막(16b)과 교차하는 방향(비트라인(BL1 ∼ BL3)과 교차하는 방향)으로 여기서는, 워드라인(WL1 ∼ WL4) 사이와 오버랩되는 상부 사이에 'W'의 폭을 갖는 포토레지스트 패턴(17)을 형성한다.
이어서, 도3e에 도시된 바와 같이, 포토레지스트 패턴(17)을 식각마스크로 전도막(16b)을 식각하여 서로 격리된 복수의 제2플러그(16c) 즉, 스토리지노드용 콘택 플러그를 형성한 다음, 포토레지스트 스트립 공정을 실시하여 포토레지스트 패턴(17)을 제거한다.
이 때, 통상의 건식 식각 공정을 사용하거나, 습식 식각 방식을 사용할 수도 있으며, 스페이서(15)와 워드라인(WL1 ∼ WL4) 상부의 하드마스크는 식각이 거의 되지 않으므로 충분한 식각 타겟으로 전도막(16b)을 과도 식각(Over etch)할 수 있 다.
전술한 본 발명은, 고집적 반도체 소자 제조시 그 마스크 공정이 가장 까다로운 스토리지노드용 콘택 플러그 형성 기술에 있어서, 스토리지노드용 콘택홀 형성을 위한 마스크 패턴 형성 공정을 생략하고, 비교적 단순한 공정인 증착과 에치백 등을 통해 스토리지노드용 콘택 플러그를 형성할 수 있어, 공정의 단순화와 공정 마진을 높일 수 있으며, 아울러 소자 불량 발생 확률을 줄일 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 예에서는 비트라인 사이의 스토리지노드용 콘택 플러그 형성 공정을 그 예로 하였으나, 이외에도 워드라인 사이에 랜딩 플러그 콘택을 형성하는 등 전도막 패턴 사이에 플러그 구조를 형성하는 모두 반도체소자의 제조 공정에 적용이 가능하다.
상술한 바와 같은 본 발명은, 복잡한 공정인 스토리지노드 콘택 플러그 형성 공정을 단순화하여 공정 마진을 높임과 아울러, 스토리지노드 콘택 플러그 형성에 따른 소자의 불량 발생을 줄일 수 있어 궁극적으로, 반도체소자의 수율 및 생산성 을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.

Claims (7)

  1. 소정 공정이 완료된 기판 상에 절연막을 형성하는 단계;
    상기 절연막 상에 일방향으로 배치되며 이웃하는 제1 및 제2 전도막 패턴을 형성하는 단계;
    상기 제1 및 제2전도막 패턴 사이의 상기 절연막을 선택적으로 식각하여 상기 기판을 노출시키는 단계;
    상기 노출된 기판에 전기적으로 접속되며, 상기 제1 및 제2전도막 패턴 사이에서 상기 제1 및 제2전도막 패턴과 동일 방향으로 배치된 전도막을 형성하는 단계;
    상기 제1 및 제2전도막 패턴과 교차하는 방향으로 소정의 폭을 갖도록 배치된 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각마스크로 상기 전도막을 선택적으로 식각하여 상기 제1 및 제2전도막 패턴 사이에서 서로 분리된 복수의 플러그를 형성하는 단계
    를 포함하는 반도체소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 제1 및 제2전도막 패턴은 비트라인 패턴인 것을 특징으로 하는 반도체소자 제조 방법.
  3. 제 2 항에 있어서,
    상기 플러그는, 스토리지노드용 콘택 플러그인 것을 특징으로 하는 반도체소자 제조 방법.
  4. 제 1 항에 있어서,
    상기 전도막을 형성하는 단계는,
    상기 제1 및 제2전도막 패턴을 포함한 전면에 전도막을 증착하는 단계와, 상기 제1 및 제2전도막 패턴 상부가 노출되는 타겟으로 상기 전도막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
  5. 제 4 항에 있어서,
    상기 전도막을 제거하는 단계에서, 에치백 또는 화학기계적연마 공정을 이용하는 것을 특징으로 하는 반도체소자 제조 방법.
  6. 제 1 항에 있어서,
    상기 전도막을 형성하는 단계는,
    상기 선택적 에피택셜 성장 방식을 이용하여 제1 및 제2전도막 패턴 사이에 상기 전도막을 형성하는 것을 특징으로 하는 반도체소자 제조 방법.
  7. 제 4 항 또는 제 6 항에 있어서,
    상기 전도막은 폴리실리콘막을 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
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