KR101061171B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 게이트 하드마스크막의 원치않은 과도한 식각의 발생을 방지할 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 최상부에 하드마스크막을 구비한 수개의 게이트가 형성된 반도체 기판을 제공하는 단계; 상기 게이트들을 덮도록 기판 전면 상에 제1층간절연막을 증착하는 단계; 상기 제1층간절연막을 식각하여 소정개의 게이트 및 게이트들간 기판영역을 노출시키는 제1콘택홀을 형성하는 단계; 상기 제1콘택홀이 매립되도록 제1층간절연막 상에 제1폴리실리콘막을 증착하는 단계; 상기 제1폴리실리콘막 상에 비트라인 콘택이 형성될 영역을 노출시키는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각장벽으로 이용하여 노출된 제1폴리실리콘막 부분을 식각하여 게이트 하드마스크를 노출시키는 제2콘택홀을 형성하는 단계; 상기 제2콘택홀의 내벽상에 절연막 스페이서를 형성하는 단계; 상기 절연막 스페이서를 포함한 제2콘택홀을 매립하도록 제1폴리실리콘막 상에 제2폴리실리콘막을 증착하는 단계; 상기 제1층간절연막이 노출되도록 상기 제2 및 제1 폴리실리콘막과 절연막 스페이서를 CMP하여 비트라인용 랜딩플러그 폴리 및 스토리지 전극용 랜딩플러그 폴리를 형성하는 단계; 전면에 제2층간절연막을 형성하는 단계; 및 상기 제2층간절연막을 식각하여 비트라인용 랜딩플러그 폴리를 노출시키는 제3콘택홀을 형성하는 단계;를 포함한다.
Description
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
도 2는 종래 기술의 문제점을 설명하기 위한 단면도.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
30: 반도체 기판 31: 소자분리막
32: 게이트 폴리실리콘막 33: 텅스텐 실리사이드막
34: 게이트 하드마스크막 35: 게이트
36: 게이트 스페이서 37: 제1층간절연막
39: 제1폴리실리콘막 40: 감광막 패턴
41: 절연막 스페이서 42: 제2폴리실리콘막
43: 제2층간절연막 44: 제3콘택홀
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 게이트 하드마스크막의 원치않은 과도한 식각의 발생을 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 메모리 소자의 고집적화가 진행됨에 따라, 고집적 반도체 소자의 제조시 한정된 공간에 더 많은 단위 셀들을 구비시키기 위하여, 단위 셀의 실질적인 면적의 감소와 더불어, 콘택 사이즈의 크기도 함께 감소되고 있다. 이에 따라, 실리콘 기판과 비트라인 및 상기 실리콘 기판과 캐패시터 사이를 전기적으로 연결하기 위한 콘택홀의 형성에 큰 어려움을 겪고 있으며, 이러한 문제를 해결하기 위한 하나의 기술로서 자기정렬콘택(Self Aligned Contact:SAC) 기술이 제안되었다.
상기 SAC 기술은 비트라인 및 캐패시터가 형성될 셀 영역 부분을 노출시키는 콘택홀(Landing Plug Contact:LPC)을 형성한 후, 상기 콘택홀 내에 비트라인용 및 캐패시터용 랜딩 플러그 폴리(Landing Plug Poly:LPP)를 매립시킴으로써, 후속에서 형성될 비트라인 및 캐패시터와 실리콘 기판간의 전기적 연결이 용이하게 되도록 한다.
종래 기술에 따른 SAC 기술을 이용한 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a를 참조하면, 반도체 기판(10)에 소자분리막(11)을 형성한 다음, 기판 전면 상에 게이트 산화막, 게이트 폴리실리콘막(12), 텅스텐 실리사이드막(13), 게이트 하드마스크막(14)을 차례로 형성하고, 이들을 패터닝하여 게이트(15)를 형성 한다. 이어서, 상기 게이트(15)의 양측벽에 버퍼 산화막과 게이트 스페이서 산화막을 형성하고, 이들을 블랭킷 식각하여 게이트 스페이서(16)를 형성한다.
도 1b를 참조하면, 상기 기판 결과물 상에 제1층간절연막(17)을 증착한 후, 감광막 패턴(18)을 형성한다.
도 1c를 참조하면, 감광막 패턴(18)을 식각장벽으로 이용하여 제1층간절연막(17)을 식각하고, 이를 통해 소정개의 게이트 및 게이트들 사이의 기판영역을 노출시키는 콘택홀을 형성한다. 이어서, 콘택홀을 매립하도록 기판 전면 상에 제2폴리실리콘막(19)를 증착한다.
도 1d를 참조하면, 게이트 하드마스크막(14)이 드러나도록 기판 전면을 CMP하여 비트라인용 랜딩플러그 폴리(19a; landing plug poly, 이하 LPP라 칭함) 및 스토리지 전극용 LPP를 형성한다.
그러나, 종래의 기술에 따르면, 도 2에 도시한 바와 같이, LPP 형성 이후 기판 결과물 상에 제2층간절연막(20)을 증착하고 이를 식각하여 비트라인 콘택홀(21)을 형성하는 공정에 있어서, 비트라인용 LPP(19a)와 콘택홀(21)간의 오버랩 마진(overlap margin)이 부족하여 게이트 하드마스크 산화막이 식각된다. 또한, 비트라인 콘택홀에 전도성 물질을 매립하기 전에 세정공정을 실시하게 되면 게이트의 버퍼 산화막이 손실되어 게이트 텅스텐 실리사이드의 일부가 드러난다. 따라서, 후속 공정인 전도성 물질 매립시 게이트와 비트라인 콘택이 쇼트된다. 이와같은 이유로, 스토리지 노드 콘택 형성시에도 스토리지 노드 콘택과 게이트의 쇼트가 발 생한다.
따라서, 본 발명은 상기한 바와 같은 선행기술에 내재되었던 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 게이트 하드마스크막의 원치않은 과도한 식각의 발생을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 있다.
또한, 본 발명의 다른 목적은 게이트와 비트라인간 브릿지 발생을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위해, 본 발명의 일면에 따라, 최상부에 하드마스크막을 구비한 수개의 게이트가 형성된 반도체 기판을 제공하는 단계; 상기 게이트들을 덮도록 기판 전면 상에 제1층간절연막을 증착하는 단계; 상기 제1층간절연막을 식각하여 소정개의 게이트 및 게이트들간 기판영역을 노출시키는 제1콘택홀을 형성하는 단계; 상기 제1콘택홀이 매립되도록 제1층간절연막 상에 제1폴리실리콘막을 증착하는 단계; 상기 제1폴리실리콘막 상에 비트라인 콘택이 형성될 영역을 노출시키는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각장벽으로 이용하여 노출된 제1폴리실리콘막 부분을 식각하여 게이트 하드마스크를 노출시키는 제2콘택홀을 형성하는 단계; 상기 제2콘택홀의 내벽상에 절연막 스페이서를 형성하는 단계; 상기 절연막 스페이서를 포함한 제2콘택홀을 매립하도록 제1폴리실리콘막 상에 제2폴리실리콘막을 증착하는 단계; 상기 제1층간절연막이 노출되도록 상기 제2 및 제1 폴리실리콘막과 절연막 스페이서를 CMP하여 비트라인용 랜딩플러그 폴리 및 스토리지 전극용 랜딩플러그 폴리를 형성하는 단계; 상기 비트라인용 랜딩플러그 폴리 및 스토리지 전극용 랜딩플러그 폴리를 포함한 전면 상에 제2층간절연막을 형성하는 단계; 및 상기 제2층간절연막을 식각하여 비트라인용 랜딩플러그 폴리를 노출시키는 제3콘택홀을 형성하는 단계;를 포함하는 반도체 소자의 제조방법이 제공된다.
본 발명의 다른 일면에 따라, 상기 절연막 스페이서는 질화막 또는 산화막을 사용한다.
(실시예)
이하, 첨부된 도면을 참고하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 3a를 참조하면, 반도체 기판(30)에 액티브 영역을 정의하기 위해 소자분리막(31)을 형성한다. 그런다음, 기판(30) 전면 상에 게이트 산화막, 게이트 폴리실리콘막(32), 텅스텐 실리사이드막(33), 게이트 하드마스크막(34)을 차례로 형성하고, 이들을 패터닝하여 게이트(35)를 형성한다. 이어서, 상기 기판 전면 상에 버퍼 산화막과 게이트 스페이서 산화막을 차례로 형성한 후, 이들을 블랭킷 식각하여 게이트(35)의 양측벽에 게이트 스페이서(36)를 형성한다.
그런다음, 기판 결과물 상에 제1층간절연막(37)을 증착하고, 제1층간절연막(37) 상에 랜딩플러그 콘택홀을 형성할 영역을 노출시키는 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 식각장벽으로 이용하여 제1층간절연막(37)을 식각하고, 이를 통해 소정개의 게이트 및 게이트들 사이의 기판영역을 노출시키는 제1콘택홀을 형성한다.
이어서, 제1콘택홀을 매립하도록 기판 전면 상에 제1폴리실리콘막(39)을 증착하고, 제1폴리실리콘막(39) 상에 비트라인 콘택이 형성될 영역을 노출시키는 감광막 패턴(40)을 형성한다.
도 3b를 참조하면, 감광막 패턴(40)을 식각장벽으로 이용하여 노출된 제1폴리실리콘막(39) 부분을 식각하여 게이트 하드마스크막(34)를 노출시키는 제2콘택홀을 형성한다.
도 3c를 참조하면, 감광막 패턴(40)을 제거한 후 제2콘택홀을 포함한 기판 전면 상에 절연막을 증착하고, 이를 블랭킷 식각하여 제2콘택홀의 내벽상에 절연막 스페이서(41)를 형성한다. 절연막 스페이서는 산화막 또는 질화막으로 이루어진다.
도 3d를 참조하면, 절연막 스페이서(41)를 포함한 제2콘택홀을 매립하도록 제1폴리실리콘(39)막 상에 제2폴리실리콘막(42)을 증착한다.
도 3e를 참조하면, 상기 제1층간절연막(37)이 노출되도록 제2폴리실리콘막(42), 제1폴리실리콘막(39) 및 절연막 스페이서(41)를 CMP하여 비트라인용 LPP(39a,42a) 및 스토리지 전극용 LPP(39b)를 형성한다.
도 3f를 참조하면, 기판 결과물 상에 제2층간절연막(43)을 형성한 다음, 비트라인 콘택이 형성될 영역의 제2층간절연막(43)을 식각하여 비트라인용 LPP(42a)를 노출시키는 제3콘택홀(44)을 형성한다.
여기서, 게이트 하드마스크막(34)의 상부에 절연막 스페이서(41a)를 형성해 줌으로써, 비트라인 콘택홀(44) 식각시 하드마스크의 식각을 방지할 수 있다. 그 러므로, 종래에 발생하던 비트라인 콘택과 게이트 간의 브릿지를 방지할 수 있다.
이상에서와 같이, 본 발명은 게이트 하드마스크막의 상부에 절연막 스페이서를 형성해 줌으로써, 비트라인 콘택홀 식각시 하드마스크의 식각을 방지할 수 있다. 그러므로, 종래에 발생하던 비트라인 콘택과 게이트 간의 브릿지를 방지할 수 있다.
또한, 산화막 스페이서를 사용하여 랜딩플러그의 면적을 넓히고, CMP 타겟을 줄일 있으므로, 게이트 하드마스크 산화막의 증착 두께를 낮출 수 있다.
본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니고 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.
Claims (2)
- 최상부에 하드마스크막을 구비한 수개의 게이트가 형성된 반도체 기판을 제공하는 단계;상기 게이트들을 덮도록 기판 전면 상에 제1층간절연막을 증착하는 단계;상기 제1층간절연막을 식각하여 소정개의 게이트 및 게이트들간 기판영역을 노출시키는 제1콘택홀을 형성하는 단계;상기 제1콘택홀이 매립되도록 제1층간절연막 상에 제1폴리실리콘막을 증착하는 단계;상기 제1폴리실리콘막 상에 비트라인 콘택이 형성될 영역을 노출시키는 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 식각장벽으로 이용하여 노출된 제1폴리실리콘막 부분을 식각하여 게이트 하드마스크를 노출시키는 제2콘택홀을 형성하는 단계;상기 제2콘택홀의 내벽상에 절연막 스페이서를 형성하는 단계;상기 절연막 스페이서를 포함한 제2콘택홀을 매립하도록 제1폴리실리콘막 상에 제2폴리실리콘막을 증착하는 단계;상기 제1층간절연막이 노출되도록 상기 제2 및 제1폴리실리콘막과 절연막 스페이서를 CMP하여 비트라인용 랜딩플러그 폴리 및 스토리지 전극용 랜딩플러그 폴리를 형성하는 단계;상기 비트라인용 랜딩플러그 폴리 및 스토리지 전극용 랜딩플러그 폴리를 포함한 전면 상에 제2층간절연막을 형성하는 단계; 및상기 제2층간절연막을 식각하여 비트라인용 랜딩플러그 폴리를 노출시키는 제3콘택홀을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서, 상기 절연막 스페이서는 질화막 또는 산화막으로 이루어진 것을 특징으로 하는 반도체 소자의 제조방법.
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