KR100345066B1 - 에스램소자의제조방법 - Google Patents
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Abstract
본 발명은 에스램 소자의 제조방법을 개시한다. 개시된 본 발명의 에스램 소자의 제조방법은, 발명의 에스램 소자의 제조방법은, 소자분리막과 게이트 전극들 및 접합 영역들이 형성되고, 전체 상부에 질화막과 제1 IPO 및 제2 IPO가 순차적으로 형성된 반도체 기판을 제공하는 단계; 상기 제2 IPO와 제1 IPO 및 질화막을 식각하여 소자분리막 상에 형성된 게이트 전극의 일부분 및 이에 인접된 접합 영역의 일부분을 노출시키는 제1콘택홀과, 이웃하는 게이트 전극들 사이의 접합 영역을 노출시키는 제2콘택홀을 형성하는 단계; 상기 제1 및 제2콘택홀의 내벽과 제2 IPO 상에 베리어 금속막을 증착하고, 상기 베리어 금속막 상에 제1 및 제2콘택홀을 매립하도록 텅스텐막을 증착하는 단계; 상기 제2콘택홀 상부의 텅스텐막 부분 상에 상기 제2콘택홀 보다 큰 폭을 갖는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 마스크로하는 식각 공정으로 상기 텅스텐막을 과도 식각하여, 상기 제1콘택홀 내에 함몰된 형상의 제1텅스텐 플러그를 형성하고, 제2콘택홀에는 상부가 패드 형상을 갖는 제2텅스텐 플러그를 형성하는 단계: 상기 감광막 패턴을 제거하고, 전체 상부에 산화막을 증착하는 단계; 상기 산화막을 애치백하여 상기 제2텅스텐 플러그의 상부 표면의 일부 두께를 노출시키는 단계; 및 상기 산화막과 노출된 제2텅스텐 플러그 상에 제2텅스텐 플러그와 콘택되게 금속라인을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 보다 상세하게는 에스램(SRAM) 소자에서의 금속라인 형성방법에 관한 것이다.
일반적으로 에스램(SRAM : Static Random Access Memory)은 디램(DRAM)과는 달리 주기적으로 저장된 정보를 재충전시킬 필요가 없으며, 디램에 비하여 설계가 용이하고, 잠재적인 문제가 적게 발생하는 장점이 있다. 또한, 에스램은 빠른 스피드와 저전력 소모 및 단순 작동으로 소자를 구동시킬 수 있기 때문에, 매우 각광받고 있는 반도체 메모리 소자이다.
도 1a 및 도 1b는 종래 기술에 따른 에스램 소자의 제조방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
우선, 도 1a에 도시된 바와 같이, 트랜지스터들이 형성된 반도체 기판(1) 상에 질화막(4), 제1 IPO(Inter Poly Oxide : 5) 및 제2 IPO(6)를 차례로 형성하고, 그런다음, 적소에 제1금속라인, 예컨데, 전극(Node) 형성을 위한 제1콘택홀(C1)을 형성한다. 여기서, 제1콘택홀(C1)은 셀 크기를 줄여주기 위하여, BLC(Borderless Contact) 방법, 즉, 접합 영역(2)과 소자분리막(3) 상부의 일부 영역을 함께 노출시키도록 형성한다.
다음으로, 도 1b에 도시된 바와 같이, 제1콘택홀(C1) 내에 텅스텐을 매립시켜 제1텅스텐 플러그(8a)를 형성한 후, 전체 상부에 층간절연막(9)을 형성한다. 그런다음, 상기 층간절연막(9), 제2 IPO(6), 제1 IPO(5) 및 질화막(4)을 동시에 식각하여 적소에 제2금속라인, 예컨데, 비트라인을 형성하기 위한 제2콘택홀(C2)을 형성한다. 이어서, 상기 제2콘택홀(C2) 내부에 텅스텐을 매립시켜 제2텅스텐 플러그(8b)를 형성하고, 그리고나서 상기 층간절연막(9) 상에 상기 제2텅스텐 플러그(8b)와 콘택되는 제2금속라인(10)을 형성한다.
그러나, 상기와 같은 종래 기술에 따른 에스램 소자의 제조방법은, 셀 크기가 감소되고 있는 추세에서, 제2금속라인과 BLC간의 브릿지(bridge) 발생을 고려할 때, 셀 레이아웃(Layout)에 어려움이 있다.
또한, 제2콘택홀의 형성시에는 식각 부분의 토폴로지(Topology)가 높고, 아울러, 장비 특성에 기인하여 접합 영역의 표면 일부가 함께 식각됨으로써, SRAM 소자의 결합 및 신뢰성이 저하되는 문제점도 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 셀 레이아웃의 어려움을 해소하며, 아울러, 소자의 신뢰성 저하를 방지할 수 있는 에스램 소자의 제조방법을 제공하는데, 그 목적이 있다.
도 1a 및 도 1b는 종래 기술에 따른 에스램 소자의 제조방법을 설명하기 위한 공정 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 에스램 소자의 제조방법을 설명하기 위한 공정 단면도.
(도면의 주요 부분에 대한 부호의 설명)
11 : 반도체 기판 12 : 게이트 전극
13 : 접합 영역 14 : 소자분리막
15 : 질화막 16 : 제1 IPO
17 : 제2 IPO 18: 제1베리어 금속막
19 : 텅스텐막 20 : 감광막 패턴
21 : 제1텅스텐 플러그 22 : 제2텅스텐 플러그
23 : BPSG막 24 : 제2베리어 금속막
25 : 금속라인
상기와 같은 목적을 달성하기 위한 본 발명의 에스램 소자의 제조방법은, 소자분리막과 게이트 전극들 및 접합 영역들이 형성되고, 전체 상부에 질화막과 제1 IPO 및 제2 IPO가 순차적으로 형성된 반도체 기판을 제공하는 단계; 상기 제2 IPO와 제1 IPO 및 질화막을 식각하여 소자분리막 상에 형성된 게이트 전극의 일부분 및 이에 인접된 접합 영역의 일부분을 노출시키는 제1콘택홀과, 이웃하는 게이트전극들 사이의 접합 영역을 노출시키는 제2콘택홀을 형성하는 단계; 상기 제1 및 제2콘택홀의 내벽과 제2 IPO 상에 베리어 금속막을 증착하고, 상기 베리어 금속막상에 상기 제1 및 제2콘택홀을 매립하도록 텅스텐막을 증착하는 단계; 상기 제2콘택홀 상부의 텅스텐막 부분 상에 상기 제2콘택홀 보다 큰 폭을 갖는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 마스크로하는 식각 공정으로 상기 텅스텐막을 과도 식각하여, 상기 제1콘택홀 내에 함몰된 형상의 제1텅스텐 플러그를 형성하고, 동시에, 제2콘택홀에는 상부가 패드 형상을 갖는 제2텅스텐 플러그를 형성하는 단계; 상기 감광막 패턴을 제거하고, 전체 상부에 산화막을 증착하는 단계; 상기 산화막을 에치백하여, 상기 제2텅스텐 플러그의 상부 표면의 일부 두께를 노출시키는 단계; 및 상기 산화막과 노출된 제2텅스텐 플러그 상에 상기 제2텅스텐 플러그와 콘택되게 금속라인을 형성하는 단계를 포함한다.
본 발명에 따르면, 제2콘택홀을 제1콘택홀의 형성시에 함께 형성하기 때문에, 하부막의 토폴로지로 인한 접합 영역의 손상을 방지할 수 있고, 아울러, 제1텅스텐 플러그를 함몰된 형태로 형성함으로써, 금속라인의 레이아웃을 보다 용이하게 수행할 수 있다.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 에스램 소자의 제조방법을 설명하기 위한 공정 단면도이다.
우선, 도 2a에 도시된 바와 같이, 소자분리막(14)이 형성되고, 게이트 전극(12) 및 접합 영역(13)을 포함한 트랜지스터들이 형성된 반도체 기판(11) 상에 질화막(15), 제1 IPO(Inter Poly Oxide : 16) 및 제2 IPO(17)를 순차적으로 형성한다. 그런 다음, 공지된 사진식각 공정을 이용해서 상기 제2 및 제1 IPO(17, 16)와 질화막을 식각하여, 적소에 제1콘택홀(C1) 및 제2콘택홀(C2)을 동시에 형성한다. 여기서, 상기 제1콘택홀(C1)은 소자분리막(14) 상에 형성된 게이트 전극의 일부분과 이에 인접된 접합 영역의 일부분으 노출시키는 방법, 즉, BLC 방법으로 형성한다.
한편, 상기 제1 및 제2콘택홀(C1, C2)의 형성시, 토폴로지가 높지 않기 때문에 접합 영역(13)의 손상은 발생되지 않는다.
다음으로, 도 2b에 도시된 바와 같이, 전체 상부에 Ti/TiN막으로된 제1베리어 금속막(18)을 소정 두께로 증착하고, 상기 제1베리어 금속막(18) 상에 제1 및 제2콘택홀(C1, C2)을 매립시킬 수 있을 정도의 두께로 텅스텐막(19)을 증착한다. 상기 제1베리어 금속막(18)은 텅스텐막의 결합력을 향상시킴과 동시에 저항을 낮추기 위하여 형성하는 것이다. 이어서, 상기 제2콘택홀(C2) 상부의 텅스텐막(18) 부분 상에 상기 제2콘택홀(C2)의 폭 보다는 큰 폭을 갖는 감광막 패턴(20)을 형성한다.
그 다음, 도 2c에 도시된 바와 같이, 감광막 패턴(20)을 마스크로 하는 식각공정으로 상기 텅스텐막을 과도식각한다. 이 결과, 제1콘택홀(C1) 내에는 제1텅스텐 플러그(21)가 형성되며, 이때, 상기 제1텅스텐 플러그(21)는 상기 제1콘택홀(C1) 내에서 함몰된 형태로 형성된다. 또한, 제2콘택홀(C2)에는 제2텅스텐 플러그(22)가 형성되며, 이때, 감광막 패턴(20)에 의해 소정 폭의 텅스텐막이 잔류됨으로써, 그 상부 부분이 패드 형상을 갖게 된다.
다음으로, 도 2d에 도시된 바와 같이, 감광막 패턴을 제거한 상태에서, 전체 상부에 평탄화막으로서 BPSG막(23)을 5,000Å 이상의 두께, 바람직하게는 5,000∼ 6,000Å 두께로 증착하고, 이어서, 제2텅스텐 플러그(22)의 상부면 소정 두께가 노출될 때까지 상기 BPSG막(23)을 에지백한다. 이때, 상기 BPSG막 대신에 그와 유사한 특성을 갖는 막을 사용하는 것도 가능하다.
상기에서, BPSG막(23)의 에치백시에는 텅스텐막과 산화막간의 식각 선택비에 기인하여, 상기 텅스텐막은 식각되지 않는다. 따라서, 에치백 공정을 수행하게 되면, BPSG막(23)의 표면 평탄화만 이루어진다.
도 2e를 참조하면, 다마신(Damascene) 공정을 수행하여 제2텅스텐 플러그 (22)와 콘택되는 금속라인(25)을 형성한다. 자세하게, BPSG막(23) 상에 제2텅스텐 플러그(22) 및 이에 인접된 상기 BPSG막 부분을 노출시키는 감광막 패턴(도시안됨)을 형성하고, 이어서, 노출된 부분에 제2베리어 금속막(24) 및 소정의 금속막을 형성하여 금속라인(25)을 형성한다. 이후, 감광막 패턴은 제거된다.
여기서, 제2베리어 금속막(24)은 제2텅스텐 플러그와 금속막간의 접촉 특성을 향상시키기 위한 것이다.
이상에서와 같이, 본 발명은 제1콘택홀과 제2콘택홀을 동시에 형성하면서, 제1텅스텐 플러그를 함몰되게 형성하기 때문에, 금속라인과 BLC간의 브릿지 발생을 방지할 수 있게 되며, 결국, 셀 레이아웃의 어려움을 해소할 수 있다.
또한, 제1콘택홀가 제2콘택홀을 함께 형성함으로써, 제2콘택홀을 형성하기 위한 식각 공정에서 접합 영역이 손상되는 것을 방지할 수 있고, 그래서, 에스램 소자의 신뢰성도 향상시킬 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (3)
- 소자분리막과 게이트 전극들 및 접합 영역들이 형성되고, 전체 상부에 질화막과 제1 IPO 및 제2 IPO가 순차적으로 형성된 반도체 기판을 제공하는 단계:상기 제2 IPO와 제1 IPO 및 질화막을 식각하여 소자분리막 상에 형성된 게이트 전극의 일부분 및 이에 인접된 접합 영역의 일부분을 노출시키는 제1콘택홀과, 이웃하는 게이트 전극들 사이의 접합 영역을 노출시키는 제2콘택홀을 형성하는 단계:상기 제1 및 제2콘택홀의 내벽과 제2 IPO 상에 베리어 금속막을 증착하고, 상기 베리어 금속막 상에 상기 제1 및 제2콘택홀을 매립하도록 텅스텐막을 증착하는 단계:상기 제2콘택홀 상부의 텅스텐막 부분 상에 상기 제2콘택홀 보다 큰 폭을 갖는 감광막 패턴을 형성하는 단계:상기 감광막 패턴을 마스크로하는 식각 공정으로 상기 텅스텐막을 과도 식각하여, 상기 제1콘택홀 내에 함몰된 형상의 제1텅스텐 플러그를 형성하고, 동시에, 제2콘택홀에는 상부가 패드 형상을 갖는 제2텅스텐 플러그를 형성하는 단계:상기 감광막 패턴을 제거하고, 전체 상부에 산화막을 증착하는 단계:상기 산화막을 에치백하여, 상기 제2텅스텐 플러그의 상부 표면의 일부 두께를 노출시키는 단계: 및상기 산화막과 노출된 제2텅스텐 플러그상에 상기 제2텅스텐 플러그와 콘택되게 금속라인을 형성하는 단계를 포함하는 것을 특징으로 하는 에스램 소자의 제조방법.
- 제 1 항에 있어서, 상기 산화막은 5,000∼6,000Å 두께로 증착하는 것을 특징으로 하는 에스램 소자의 제조방법.
- 제 1 항에 있어서, 상기 금속라인을 형성하는 단계는,상기 산화막 상에 상기 제2텅스텐 플러그 및 이에 인접된 상기 산화막 부분을 노출시키는 감광막 패턴을 형성하는 단계:상기 노출된 제2텅스텐 플러그 및 산화막 상에 베리어 금속막을 증착하는 단계: 및상기 베리어 금속막 상에 금속막을 증착하는 단계를 포함하는 것을 특징으로 하는 에스램 소자의 제조방법.
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|---|---|---|---|---|
| JPH08288393A (ja) * | 1995-02-15 | 1996-11-01 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
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1998
- 1998-12-24 KR KR1019980057985A patent/KR100345066B1/ko not_active IP Right Cessation
Patent Citations (1)
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