KR20040057783A

KR20040057783A - 반도체소자의 비트라인 형성 방법

Info

Publication number: KR20040057783A
Application number: KR1020020084585A
Authority: KR
Inventors: 이성권
Original assignee: 주식회사 하이닉스반도체
Priority date: 2002-12-26
Filing date: 2002-12-26
Publication date: 2004-07-02

Abstract

본 발명은 비트라인 콘택홀과 비트라인의 오정렬에 따라 비트라인 식각시 언더컷이 발생하는 문제점을 해결할 수 있는 반도체소자 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 전도층 상의 절연막을 선택적으로 식각하여 상기 전도층 표면을 노출시키는 오픈부를 형성하는 단계; 상기 오픈부 상부 양단에서 과도 증착되도록 하는 단차피복성이 열악한 증착 방식을 통해 상기 오픈부가 형성된 프로파일을 따라 베리어용 금속막을 형성하는 단계; 상기 베리어용 금속막 상에 상기 오픈부를 매립하는 비트라인용 금속막을 형성하는 단계; 상기 비트라인용 금속막 상에 하드마스크용 절연막을 형성하는 단계; 및 상기 하드마스크용 절연막과 상기 비트라인용 금속막 상기 베리어용 금속막을 차례로 식각하여 비트라인 패턴을 형성는 단계-이 때 상기 오픈부 양단에 과도 증착된 상기 베리어용 금속막에 의해 상기 전도층의 어택이 방지됨을 포함하는 반도체소자의 비트라인 형성 방법을 제공한다.

Description

반도체소자의 비트라인 형성 방법{METHOD FOR FORMING OF BITLINE OF SEMICONDUCTOR DEVICE}

본 발명은 반도체소자 제조방법에 관한 것으로 특히, 오정렬에 따른 비트라인의 어택을 방지할 수 있는 반도체소자의 비트라인 형성 방법에 관한 것이다.

일반적으로 반도체 장치는 그 내부에 다수의 반도체 장치들을 포함하여 이루어진다. 반도체 장치가 고집적화되면서 일정한 셀(Cell) 면적상에 고밀도로 반도체 소자들을 형성하여야 하며, 이로 인하여 반도체 소자, 예를 들면 트랜지스터, 캐패시터들의 크기는 점차 줄어들고 있다. 특히 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 장치에서 디자인 룰(Design rule)이 감소하면서 셀의 내부에 형성되는 반도체 소자들의 크기가 점차 작아지고 있다. 실제로 최근 반도체 DRAM 장치의 최소 선폭은 0.115㎛ 이하로 형성된다. 따라서 셀을 이루는 반도체 소자들의 제조 공정에 많은 어려움들이 발생하고 있다.

예컨대, 비트라인 콘택홀과 비트라인의 정렬 마진은 더욱 부족하여 비트라인의 식각시에 비트라인 콘택홀이 비트라인과 완전히 중첩되지 않아 비트라인 콘택홀의 일부가 노출되게 된다.

도 1은 워드라인과 비트라인을 포함한 전도막패턴을 개략적으로 도시한 평면도이다.

도 1을 참조하면, 일방향으로 다수의 게이트전극 예컨대, 워드라인(W/L)이 배치되어 있으며, 워드라인(W/L)과 교차하는 방향으로 다수의 비트라인(B/L)이 배치되어 있다. 비트라인(B/L)은 랜딩플러그콘택(Landing Plug Contact; 이하 LPC라 함) 공정을 통해 기판의 활성영역(도시하지 않음)과 콘택된 플러그와 그 상부에 형성된 비트라인콘택(BLC)를 통해 콘택되어 있으며(공정에 따라 LPC와 BLC 사이에 콘택 패드를 추가로 사용하기도 한다), LPC 공정시 후속 캐패시터 형성을 위한 스토리지노드콘택(Storage Node Contact, SNC)도 동시에 형성되어 있다.

한편, 예컨대 4G DRAM에서는 마스크 레이아웃에서 비트라인 콘택홀(Hole)에 비해 비트라인(B/L)의 크기가 10％ ∼ 30％ 정도 작음을 알 수 있다. 이는 콘택 마스크 작업시 사용되는 노광장비의 해상도 한계에 기인되는 문제이다. 또한, 이로 인해 콘택 마스크 작업시 정렬이 완벽하더라도 비트라인 식각 단계에서 베리어막으로 사용되는 하부의 금속층이 손실되며, 베리어막의 하부에 존재하는 폴리실리콘층의 표면이 손상되어 접촉저항의 불량이 발생하게 되어 반도체소자가 정상적으로 동작하지 않도록 한다.

이러한 문제점은 반도체소자의 집적도가 증가함에 따라 전술한 바와 같이 셀 레이아웃의 제조 단계에서 비트라인이 더욱 비트라인 콘택홀을 충분히 감싸주지 못하게 하여 오정렬 마진 부족은 더욱 심각해 진다.

도 2는 비트라인과 비트라인 콘택홀을 도시한 평면 SEM 사진이며, 도 3은 비트라인이 형성된 반도체소자의 단면 SEM 사진이다.

도 2를 참조하면, 다수의 비트라인(B/L)이 일방향으로 배치되어 있고, 각 비트라인(B/L) 하부에는 비트라인 콘택홀(Hole)이 형성되어 있으며, 비트라인 콘택홀(Hole)의 폭이 비트라인(B/L)에 비해 큼을 확인할 수 있으며, 이러한 폭의 차이는 반도체 기술의 미세화가 진행됨에 따라 더욱 심화될 것이다.

도 3을 참조하면, 다수의 비트라인(B/L)이 형성되어 있고, 이들의 하부에서 전술한 바와 같은 비트라인(B/L) 식각 공정에서 언더컷(A)이 발생했음을 알 수 있다.

이하, 종래의 비트라인(B/L)형성 공정을 간략히 살펴본다.

도 4a 내지 도 4e는 종래기술에 따른 반도체소자의 비트라인 형성 공정을 도시한 단면도이다.

도 4a는 비트라인 콘택 패드 형성을 위한 오픈부(49)가 형성된 단면을 도시한다.

구체적으로, 반도체소자를 이루기 위한 여러 요소가 형성된 기판(40) 상에 LOCOS 또는 STI 공정을 통해 필드산화막(도시하지 않음)을 형성하여 활성영역과 소자분리영역을 구분한다.

활성영역에 이웃하는 다수의 전도막패턴 예컨대, 게이트전극 패턴을 형성하는 바, 산화막 게열의 게이트절연막(42)을 증착하고, 그 상부에 텅스텐 등의 금속막, 텅스텐 질화막 같은 금속 질화막, 텅스텐 실리사이드 등의 금속 실리사이드 또는 폴리실리콘 등을 단독 또는 조합하여 게이트 전도막(43)을 증착한 다음, 질화막계열의 하드마스크용 절연막(44)을 증착한다.

이어서, 게이트전극 패턴 형성용 포토레지스트 패턴(도시하지 않음)을 형성한 다음, 게이트전극 패턴을 식각마스크로 하드마스크용 절연막(44)과 게이트전도막(43) 및 게이트절연막(42)을 선택적으로 식각함으로써 게이트절연막(42)/게이트 전도막(43)/하드마스크 절연막(44)의 스택 구조를 이루는 게이트전극 패턴을 형성한다.

하드마스크용 절연막(44)은 실리콘질화막 또는 실리콘산화질화막 등의 질화막 계열을 사용하는 것이 바람직하다.

이어서, 게이트전극 패턴이 형성된 전체 프로파일을 따라 질화막 계열의 식각정지막(45a)을 얇게 증착한다. 여기서, 식각정지막(45a)의 물질로 질화막 계열의 물질을 사용하는 이유는 후속 플러그 형성을 위한 SAC 식각 공정시 층간절연막인 산화막과의 식각선택비를 얻을 수 있고, 또한 게이트전극 패턴의 식각 손실을 방지하기 위한 것이다.

여기서, 게이트전극 패턴 사이에 이온주입 마스크(도시하지 않음)를 이용한 이온주입 공정을 통해 소스/드레인 등의 불순물접합층(41)을 형성하는 공정은 생략한다.

계속해서, 게이트전극 패턴과 기판(40) 상부를 충분히 덮으며 층간절연을 위해 BPSG막 등의 산화막 계열의 제1절연막(46)을 형성한다.

여기서, 제1절연막(46)은 전술한 BPSG막 이외에 PSG(Phospho Silicate Glass)막 또는 BSG(Boro Silicate Glass)막 등을 그 예로 들 수 있으며, 이들은 통상적으로 증착 후 소정의 온도에서 열처리하여 플로우시키는 공정이 수반된다.

다음으로, 게이트전극 패턴 사이의 기판(40) 구체적으로, 기판(40) 표면의 불순물접합층(41)과 후속 공정에 의해 상부에 형성될 소자간의 전기적 연결을 위한 콘택 플러그 형성을 위해 셀콘택 오픈마스크(도시하지 않음)를 형성한 다음, 셀콘택 오픈마스트를 식각마스크로 제1절연막(46)을 선택적으로 식각하여 게이트전극 패턴 사이의 불순물접합층(41)을 오픈시키는 콘택홀(도시하지 않음)을 형성한다.

이러한 SAC 식각 공정에 의해 식각정지막(45a)는 식각되어 오픈되는 영역에서 경사 프로파일을 갖도록 하며, 그 자신은 스페이서(45b) 형태로 게이트전극 패턴 측벽에 남는다.

이어서, 오픈되어 노출된 불순물접합층(41)에 콘택되며 콘택홀을 충분히 매립하도록 폴리실리콘 또는 텅스텐(W) 등의 전도성 물질을 증착한 다음, CMP 등의 평탄화 공정을 실시한다.

도 4a에서는 하드마스크 절연막(44) 상부와 플러그(47)가 평탄화되어 있으며, 이 때 평탄화 높이를 굳이 하드마스크 절연막(44)에 맞출 필요는 없으며, 하드마스크 절연막(44) 상부의 제1절연막(46)의 일부와 평탄화시킬 수도 있다.

한편, 전술한 제1절연막(46) 식각시에는 통상의 SAC 공정시 사용하는 불소계플라즈마 예컨대, C₂F₄, C₂F₆, C₃F₈, C₄F₆, C₅F₈또는 C₅F₁₀등의 CxFy(x,y는 1 ∼ 10)를 주식각가스로 하며, 여기에 SAC 공정시 폴리머를 발생시키기 위한 가스 즉, CH₂F₂, C₃HF₅또는 CHF₃등의 가스를 첨가하며, 이 때 캐리어 가스로 He, Ne, Ar 또는 Xe 등의 비활성 가스를 사용한다.

여기서, 셀콘택 오픈마스크는 홀타입(Hole type), 바타입(Bar type) 또는 티타입(T Type) 등의 형태를 사용할 수 있다.

계속해서, 플러그(47)가 형성된 전면에 제2절연막(48)을 증착한 다음, 비트라인 콘택 패드 형성을 위한 마스크를 이용하여 제2절연막(48)을 선택적으로 식각하여 플러그(47)를 노출시키는 오픈부(49)를 형성한다.

여기서, 제2절연막(36b)은 BPSG막, HTO막, MTO막, HDP산화막, TEOS막 또는 APL막을 이용한다.

이어서, 도 4b에 도시된 바와 같이, 오픈부(49)가 형성된 프로파일을 따라 베리어막(50a)을 형성한 다음, 그 상부에 오픈부(49)를 충분히 매립할 수 있을 정도록 콘택 패드 형성을 위한 금속막(51a)을 증착한다.

여기서, 콘택 패드 형성을 위한 금속막(51a)은 알루미늄 또는 텅스텐을 포함하는 물질을 이용하는 것이 바람직하다.

베리어막(50a)은 통상 Ti/TiN 구조 또는 TiSi₂/Ti/TiN 구조로 이루어지며, 주로 텅스텐 등의 금속막(51a) 형성에 따른 플러그(47)와 불순물접합층(41)의 어택을 방지하며, TiSi₂는 플러그(47)와 콘택 패드 형성용 금속막(51a) 사이의 콘택 저항을 낮추는 오믹 콘택을 이루게 한다.

이어서, 전면식각 또는 CMP 등의 평탄화 공정을 통해 도 4c에 도시된 바와 같이 베리어막(50b)과 콘택 패드(51b)가 오픈부에 매립된 형태가 되도록 한다.

도 4c는 콘택 패드가 매립되어 평탄화된 단면을 나타낸다.

이어서, 도 4d에 도시된 바와 같이 콘택 패드(51b)가 형성된 전면에 비트라인 형성용 금속막(52a)과 비트라인 하드마스크용 절연막(53a)을 차례로 증착한 다음, 비트라인 형성용 포토레지스트 패턴(54)을 형성한다.

여기서, 도 2에 도시된 바와 같이 콘택 패드의 폭(W1)은 비트라인의 폭(W2)보다 큼을 알 수 있다.

계속해서, 포토레지스트 패턴(54)을 식각마스크로 비트라인 하드마스크용 절연막(53a)과 비트라인 형성용 금속막(52a)을 차례로 식각하여 금속막(52b)과 하드마스크(53b)가 적층된 구조의 비트라인 패턴(B/L)을 형성한다.

이어서, 포토레지스트 패턴(54)을 제거하고, 세정 공정을 실시하여 식각에 따른 부산물을 제거한다.

여기서, 비트라인 형성용 금속막은 텅스텐, 구리 또는 알루미늄을 포함하는 물질을 이용하며, 도 4e는 비트라인 패턴(B/L)이 형성된 단면을 나타낸다.

한편, 오정렬이 발생하여 포토레지스트 패턴(54)의 폭(W2)이 하부 콘택 패드의 폭(W1)에 비해 좁아 비트라인(B/L) 패턴 형성을 위한 도 4d의 식각 공정에서 과도 식각이 이루어질 경우, 비트라인 하드마스크용 절연막(53a)과 비트라인 형성용 금속막(52a)에 비해 비교적 식각 내성이 약한 제2절연막(48)에 대한 언더컷(55)이 발생하게 된다. 이로 인해 게이트전극의 하드마스크(44)와 플러그(47)가 어택을 받게 되어, 반도체소자의 불량을 발생시킨다.

한편, 비트라인 콘택홀의 하부 임계치수(Bottom CD)를 크게하기 위해 제2절연막(48)의 두께를 감소(예컨대 1000Å 이하)시킬 경우 이러한 언더컷 현상은 더욱 심화된다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 비트라인 콘택홀과 비트라인의 오정렬에 따라 비트라인 식각시 언더컷이 발생하는 문제점을 해결할 수 있는 반도체소자 제조방법을 제공하는데 그 목적이 있다.

도 1은 워드라인과 비트라인을 포함한 전도막패턴을 개략적으로 도시한 평면도.

도 2는 비트라인과 비트라인 콘택홀을 도시한 평면 SEM 사진.

도 3은 비트라인이 형성된 반도체소자의 단면 SEM 사진.

도 4a 내지 도 4e는 종래기술에 따른 반도체소자의 비트라인 형성 공정을 도시한 단면도.

도 5a 내지 도 5d는 본 발명의 일실시예에 따른 반도체소자의 비트라인 형성 공정을 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명 *

60 : 기판 61: 불순물접합층

62 : 게이트절연막 63: 게이트 전도막

64 : 하드마스크 절연막 65a : 식각정지막

65b : 스페이서 66 : 제1절연막

67 : 플러그 68 : 제2절연막

70' : 베리어막 72' : 비트라인용 금속막

73' : 비트라인 하드마스크 74' : 포토레지스트 패턴

상기의 목적을 달성하기 위해 본 발명은, 전도층 상의 절연막을 선택적으로 식각하여 상기 전도층 표면을 노출시키는 오픈부를 형성하는 단계; 상기 오픈부 상부 양단에서 과도 증착되도록 하는 단차피복성이 열악한 증착 방식을 통해 상기 오픈부가 형성된 프로파일을 따라 베리어용 금속막을 형성하는 단계; 상기 베리어용 금속막 상에 상기 오픈부를 매립하는 비트라인용 금속막을 형성하는 단계; 상기 비트라인용 금속막 상에 하드마스크용 절연막을 형성하는 단계; 및 상기 하드마스크용 절연막과 상기 비트라인용 금속막 상기 베리어용 금속막을 차례로 식각하여 비트라인 패턴을 형성는 단계-이 때 상기 오픈부 양단에 과도 증착된 상기 베리어용 금속막에 의해 상기 전도층의 어택이 방지됨을 포함하는 반도체소자의 비트라인 형성 방법을 제공한다.

본 발명은 비트라인 콘택 패드 형성을 위한 비트라인 콘택홀 즉, 오픈부를 형성한 다음, 오픈부가 형성된 프로파일 따라 베리어막을 형성할 때, 단차피복성이 열악한 증착 조건으로 증착하여 오픈부 상부의 양단 모서리에서 베리어막이 과잉 증착되도록 함으로써, 후속 비트라인 식각시 오정렬에 따라 플러그 방향으로 과도 식각이 진행되더라도 오픈부 상부 양단에 과잉 증착된 베리어막에 의해 베리어막 하부의 언더컷을 방지하고자 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.

도 5a 내지 도 5d는 본 발명의 일실시예에 따른 반도체소자의 비트라인 형성 공정을 도시한 단면도이다.

도 5a는 비트라인 콘택 패드 형성을 위한 오픈부(69, 예컨대 비트라인 콘택홀)가 형성된 단면을 도시한다.

구체적으로, 반도체소자를 이루기 위한 여러 요소가 형성된 기판(60) 상에 LOCOS 또는 STI 공정을 통해 필드산화막(도시하지 않음)을 형성하여 활성영역과 소자분리영역을 구분한다.

활성영역에 이웃하는 다수의 전도막패턴 예컨대, 게이트전극 패턴을 형성하는 바, 산화막 게열의 게이트절연막(62)을 증착하고, 그 상부에 텅스텐 등의 금속막, 텅스텐 질화막 같은 금속 질화막, 텅스텐 실리사이드 등의 금속 실리사이드 또는 폴리실리콘 등을 단독 또는 조합하여 게이트 전도막(63)을 증착한 다음, 질화막 계열의 하드마스크 절연막(64)을 증착한다.

이어서, 게이트전극 패턴 형성용 포토레지스트 패턴(도시하지 않음)을 형성한 다음, 게이트전극 패턴을 식각마스크로 하드마스크용 절연막(64)과 게이트전도막(63) 및 게이트절연막(62)을 선택적으로 식각함으로써 게이트절연막(62)/게이트 전도막(63)/하드마스크 절연막(64)의 스택(적층) 구조를 이루는 게이트전극 패턴을 형성한다.

하드마스크용 절연막(64)은 실리콘질화막 또는 실리콘산화질화막 등의 질화막 계열을 사용하는 것이 바람직하다.

이어서, 게이트전극 패턴이 형성된 전체 프로파일을 따라 질화막 계열의 식각정지막(65a)을 얇게 증착한다. 여기서, 식각정지막(65a)의 물질로 질화막 계열의 물질을 사용하는 이유는 후속 플러그 형성을 위한 SAC 식각 공정시 층간절연막인 산화막과의 식각선택비를 얻을 수 있고, 또한 게이트전극 패턴의 식각 손실을 방지하기 위한 것이다.

여기서, 게이트전극 패턴 사이에 이온주입 마스크(도시하지 않음)를 이용한 이온주입 공정을 통해 소스/드레인 등의 불순물접합층(61)을 형성하는 공정은 생략한다.

계속해서, 게이트전극 패턴과 기판(60) 상부를 충분히 덮으며 층간절연을 위해 BPSG막 등의 산화막 계열의 제1절연막(66)을 형성한다.

여기서, 제1절연막(66)은 BPSG(Boro Phospho Silicate Glass)막,PSG(Phospho Silicate Glass)막 또는 BSG(Boro Silicate Glass)막 등을 그 예로 들 수 있으며, 이들은 통상적으로 증착 후 소정의 온도에서 열처리하여 플로우시키는 공정이 수반된다.

또한, 제1절연막(66) 물질로 HDP(High Density Plasma) 산화막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 APL(Advanced Planarization Layer)막을 사용할 수도 있다.

다음으로, 게이트전극 패턴 사이의 기판(60) 구체적으로, 기판(60) 표면의 불순물접합층(61)과 후속 공정에 의해 상부에 형성될 소자간의 전기적 연결을 위한 콘택 플러그 형성을 위해 셀콘택 오픈마스크(도시하지 않음)를 형성한 다음, 셀콘택 오픈마스트를 식각마스크로 제1절연막(66)을 선택적으로 식각하여 게이트전극 패턴 사이의 불순물접합층(61)을 오픈시키는 콘택홀(도시하지 않음)을 형성한다.

이러한 SAC 식각 공정에 의해 식각정지막(65a)은 식각되어 오픈되는 영역에서 경사 프로파일을 갖도록 하며, 그 자신은 스페이서(65b) 형태로 게이트전극 패턴 측벽에 남는다.

이어서, 오픈되어 노출된 불순물접합층(61)에 콘택되며 콘택홀을 충분히 매립하도록 폴리실리콘 또는 텅스텐(W) 등의 전도성 물질을 증착한 다음, CMP 등의 평탄화 공정을 실시한다.

도 5a에서는 하드마스크 절연막(64) 상부와 플러그(67)가 평탄화되어 있으며, 이 때 평탄화 높이를 굳이 하드마스크 절연막(64)에 맞출 필요는 없으며, 하드마스크 절연막(64) 상부의 제1절연막(66)의 일부와 평탄화시킬 수도 있다.

한편, 전술한 제1절연막(66) 식각시에는 통상의 SAC 공정시 사용하는 불소계플라즈마 예컨대, C₂F₄, C₂F₆, C₃F₈, C₄F₆, C₅F₈또는 C₅F₁₀등의 CxFy(x,y는 1 ∼ 10)를 주식각가스로 하며, 여기에 SAC 공정시 폴리머를 발생시키기 위한 가스 즉, CH₂F₂, C₃HF₅또는 CHF₃등의 가스를 첨가하며, 이 때 캐리어 가스로 He, Ne, Ar 또는 Xe 등의 비활성 가스를 사용한다.

여기서, 셀콘택 오픈마스크는 홀타입, 바타입 또는 티타입 등의 다양한 형태를 가질 수 있다.

계속해서, 플러그(67)가 형성된 전면에 제2절연막(68)을 증착한 다음, 비트라인 콘택 패드 형성을 위한 마스크를 이용하여 제2절연막(68)을 선택적으로 식각하여 플러그(67)를 노출시키는 오픈부(69) 즉, 비트라인 콘택홀를 형성한다.

이어서, 도 5b에 도시된 바와 같이, 오픈부(69)가 형성된 프로파일을 따라 베리어용 금속막(70)을 형성한다.

이 때, 단차피복성이 불량한 공정 방식(또는 공정 조건)을 적용하여 오픈부(69) 상부의 양단에서 오버행 구조(71)로 베리어용 금속막(70) 증착되도록 한다.

이러한, 단차피복성이 불량한 증착 방식으로는 물리기상증착(Physical Vapor Deposition; 이하 PVD라 함) 방식이 있다.

따라서, 후속 비트라인 식각시 비트라인 콘택홀에 비해 비트라인 식각 마스크의 폭이 작아 비트라인 콘택홀 양 측면에서의 제2절연막(68)에 대한 과도 식각이 이루어지더라도 상대적으로 두꺼운 베리어용 금속막(71)에 의해 하부에 대한 언더컷을 방지할 수 있다.

베리어용 금속막(70)은 통상 Ti, TiN, TaN, TiW 또는 TiSi₂의 단층 또는 다층 구조 예컨대, Ti/TiN 구조 또는 TiSi₂/Ti/TiN 구조로 이루어지며, 주로 텅스텐 등의 비트라인용 금속막 증착에 따른 플러그(67)와 불순물접합층(61)의 어택을 방지하며, TiSi₂는 플러그(67)와 콘택 패드 형성용 비트라인 금속막 사이의 콘택 저항을 낮추는 오믹 콘택을 이루게 한다.

이어서, 도 5c에 도시된 바와 같이 베리어용 금속막(70)이 형성된 전면에 오픈부(69)를 충분히 매립할 수 있을 정도록 비트라인 형성을 위한 금속막(72)을 증착한다.

여기서, 비트라인 형성을 위한 금속막(72)은 알루미늄 또는 텅스텐을 포함하는 물질을 이용하는 것이 바람직하며, 주로 CVD 방식이나 PVD 방식을 이용하여 증착한다.

이어서, 비트라인 형성용 금속막(72) 상에 비트라인 하드마스크용 절연막(73)을 증착한 다음, 비트라인 형성용 포토레지스트 패턴(74)을 형성한다.

여기서, 콘택 플러그(67)의 폭(W3)은 비트라인 형성을 위한 포토레지스트 패턴(74)의 폭(W4)보다 큼을 알 수 있다.

계속해서, 포토레지스트 패턴(74)을 식각마스크로 비트라인 하드마스크용 절연막(73)과 비트라인 형성용 금속막(72) 및 베리어용 금속막(70)을 차례로 식각하여 금속막(72')과 하드마스크(73') 및 베리어막(70')이 적층된 구조의 비트라인 패턴(B/L)을 형성한다.

따라서, 전술한 바와 같이 오버행 구조로 오픈부 상단 양측에 두텁게 증착된 베리어용 금속막(70)을 통해 언더컷에 따른 플러그(67) 등의 어택을 방지할 수 있다.

이어서, 포토레지스트 패턴(74')을 제거하고, 세정 공정을 실시하여 식각에 따른 부산물을 제거한다.

도 5d는 비트라인 패턴(B/L)이 형성된 단면을 나타낸다.

전술한 본 발명은, 비트라인 콘택홀 형성 후 그 프로파일을 따라 베리어용 금속막을 증착함에 있어서, 비트라인 콘택홀 양측 상단에서 콘택홀 저면에 비해 과도 증착되도록 하는 단차피복성이 열악한 증착 방식을 통해 오정렬에 따라 비트라인의 폭이 하부 콘택홀의 폭보다 작더라도 베리어용 금속막을 증착하여 후속 비트라인 패턴 형성을 위한 식각 공정에서 과도 식각이 발생하여도 콘택홀 양단에 과도 증착된 베리어용 금속막에 의해 하부의 어택을 방지할 수 있음을 실시예를 통해 알아 보았다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 바와 같은 본 발명은, 비트라인 식각에 따른 플러그 등 하부의 어택을 방지할 수 있어, 반도체소자의 수율을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.

Claims

전도층 상의 절연막을 선택적으로 식각하여 상기 전도층 표면을 노출시키는 오픈부를 형성하는 단계;

상기 오픈부 상부 양단에서 과도 증착되도록 하는 단차피복성이 열악한 증착 방식을 통해 상기 오픈부가 형성된 프로파일을 따라 베리어용 금속막을 형성하는 단계;

상기 베리어용 금속막 상에 상기 오픈부를 매립하는 비트라인용 금속막을 형성하는 단계;

상기 비트라인용 금속막 상에 하드마스크용 절연막을 형성하는 단계; 및

상기 하드마스크용 절연막과 상기 비트라인용 금속막 상기 베리어용 금속막을 차례로 식각하여 비트라인 패턴을 형성는 단계-이 때 상기 오픈부 양단에 과도 증착된 상기 베리어용 금속막에 의해 상기 전도층의 어택이 방지됨

를 포함하는 반도체소자의 비트라인 형성 방법.
제 1 항에 있어서,

상기 베리어용 금속막을 형성하는 단계에서, 물리기상증착 방식을 사용하는 것을 특징으로 하는 반도체소자의 비트라인 형성 방법.
제 1 항에 있어서,

상기 베리어용 금속막은, Ti, TiN, TaN, TiW 및 TiSi₂로 이루어진 그룹으로부터 선택된 적어도 하나의 물질을 포함하는 것을 특징으로 하는 반도체소자의 비트라인 형성 방법.