KR20040057509A - 콘택 저항을 감소시킬수 있는 반도체소자 제조 방법 - Google Patents

콘택 저항을 감소시킬수 있는 반도체소자 제조 방법 Download PDF

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KR20040057509A
KR20040057509A KR1020020084266A KR20020084266A KR20040057509A KR 20040057509 A KR20040057509 A KR 20040057509A KR 1020020084266 A KR1020020084266 A KR 1020020084266A KR 20020084266 A KR20020084266 A KR 20020084266A KR 20040057509 A KR20040057509 A KR 20040057509A
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Abstract

본 발명은 비트라인 콘택홀 등의 오픈부 형성시 절연막 두께 상승에 따른 식각 프로파일의 열화와 이에 따른 콘택 면적 감소로 인한 콘택 저항 증가를 최소화할 수 있는 반도체소자 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 이웃하는 다수의 도전패턴이 형성된 기판 상에 제1절연막을 형성하는 단계; 상기 제1절연막을 관통하여 상기 도전패턴 사이의 상기 기판에 콘택된 플러그를 형성하되, 상기 플러그 상부가 상기 도전패턴과 상기 제1절연막 상부에 비해 돌출되도록 하는 단계; 상기 플러그가 형성된 전면에 평탄화된 제2절연막을 형성하는 단계-상기 돌출된 플러그 상부에서의 상기 제2절연막의 두께가 주변영역 상부에서의 상기 제2절연막의 두께에 비해 얇게 됨; 상기 제2절연막을 선택적으로 식각하여 상기 플러그 표면을 노출시키는 오픈부를 형성하는 단계; 및 상기 오픈부를 채우며 플러그에 콘택된 콘택 패드를 형성하는 단계를 포함하는 반도체소자 제조 방법을 제공한다.

Description

콘택 저항을 감소시킬수 있는 반도체소자 제조 방법{METHOD FOR FABRICATION OF SEMICONDUCTOR DEVICE WITH DECREASED CONTACT RESISTANCE}
본 발명은 반도체소자 제조방법에 관한 것으로 특히, 콘택 저항을 감소시킬 수 있는 반도체소자 제조방법에 관한 것이다.
일반적으로 반도체 장치는 그 내부에 다수의 반도체 장치들을 포함하여 이루어진다. 반도체 장치가 고집적화되면서 일정한 셀(Cell) 면적상에 고밀도로 반도체 소자들을 형성하여야 하며, 이로 인하여 반도체 소자, 예를 들면 트랜지스터, 캐패시터들의 크기는 점차 줄어들고 있다. 특히 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 장치에서 디자인 룰(Design rule)이 감소하면서 셀의 내부에 형성되는 반도체 소자들의 크기가 점차 작아지고 있다. 실제로 최근 반도체 DRAM 장치의 최소 선폭은 0.115㎛ 이하로 형성된다. 따라서 셀을 이루는 반도체 소자들의 제조 공정에 많은 어려움들이 발생하고 있다.
예컨대, 비트라인 콘택홀과 비트라인의 정렬 마진은 더욱 부족하여 비트라인의 식각시에 비트라인 콘택홀이 비트라인과 완전히 중첩되지 않아 비트라인 콘택홀의 일부가 노출되게 된다.
도 1은 워드라인과 비트라인을 포함한 전도막패턴을 개략적으로 도시한 평면도이다.
도 1을 참조하면, 일방향으로 다수의 게이트전극 예컨대, 워드라인(W/L)이 배치되어 있으며, 워드라인(W/L)과 교차하는 방향으로 다수의 비트라인(B/L)이 배치되어 있다. 비트라인(B/L)은 랜딩플러그콘택(Landing Plug Contact; 이하 LPC라 함) 공정을 통해 기판의 활성영역(도시하지 않음)과 콘택된 플러그와 그 상부에 형성된 비트라인콘택(BLC)를 통해 콘택되어 있으며(공정에 따라 LPC와 BLC 사이에 콘택 패드를 추가로 사용하기도 한다), LPC 공정시 후속 캐패시터 형성을 위한 스토리지노드콘택(Storage Node Contact, SNC)도 동시에 형성되어 있다.
한편, 예컨대 4G DRAM에서는 마스크 레이아웃에서 비트라인 콘택홀(Hole)에 비해 비트라인(B/L)의 크기가 10％ ∼ 30％ 정도 작음을 알 수 있다. 이로인해 콘택 마스크 작업시 오정렬이 발생할 경우, 해상도의 한계 등으로 인해 비트라인 식각 단계에서 베리어막으로 사용되는 하부의 금속층이 소실되며, 베리어막의 하부에 존재하는 폴리실리콘층의 표면이 손상되어 접촉저항의 불량이 발생하게 되어 반도체소자가 정상적으로 동작하지 않도록 한다.
이하, 종래의 비트라인(B/L) 콘택 플러그 형성용 콘택홀 형성 공정을 간략히 살펴본다.
도 2a와 도 2b는 종래기술에 따른 반도체소자의 비트라인 콘택홀 형성 공정을 도시한 단면도이다.
도 2a는 비트라인 콘택 패드 형성을 위한 포토레지스트 패턴(29)이 형성된단면을 도시한다.
그 형성 공정을 구체적으로 살펴보면, 반도체소자를 이루기 위한 여러 요소가 형성된 기판(20) 상에 LOCOS 또는 STI 공정을 통해 필드산화막(도시하지 않음)을 형성하여 활성영역과 소자분리영역을 구분한다.
활성영역에 이웃하는 다수의 전도막패턴 예컨대, 게이트전극 패턴을 형성하는 바, 산화막 계열의 게이트절연막(22)을 증착하고, 그 상부에 텅스텐 등의 금속막, 텅스텐 질화막 같은 금속 질화막, 텅스텐 실리사이드 등의 금속 실리사이드 또는 폴리실리콘 등을 단독 또는 조합하여 게이트 전도막(23)을 증착한 다음, 질화막 계열의 하드마스크용 절연막을 증착한다.
이어서, 게이트전극 패턴 형성용 포토레지스트 패턴(도시하지 않음)을 형성한 다음, 게이트전극 패턴을 식각마스크로 하드마스크용 절연막(24)과 게이트전도막(23) 및 게이트절연막(22)을 선택적으로 식각함으로써, 게이트절연막(22)/게이트 전도막(23)/하드마스크 절연막(24)의 스택 구조를 이루는 게이트전극 패턴을 형성한다.
하드마스크 절연막(24)은 실리콘질화막 또는 실리콘산화질화막 등의 질화막 계열을 사용하는 것이 바람직하다.
이어서, 게이트전극 패턴이 형성된 전체 프로파일을 따라 질화막 계열의 식각정지막(25a)을 얇게 증착한다. 여기서, 식각정지막(25a)의 물질로 질화막 계열의 물질을 사용하는 이유는 후속 플러그 형성을 위한 SAC 식각 공정시 층간절연막인 산화막과의 식각선택비를 얻을 수 있고, 또한 게이트전극 패턴의 식각 손실을 방지하기 위한 것이다.
여기서, 게이트전극 패턴 사이에 이온주입 마스크(도시하지 않음)를 이용한 이온주입 공정을 통해 소스/드레인 등의 불순물접합층(21)을 형성하는 공정은 생략한다.
계속해서, 게이트전극 패턴과 기판(20) 상부를 충분히 덮으며 층간절연을 위해 BPSG막 등의 산화막 계열의 제1절연막(26)을 형성한다.
여기서, 제1절연막(26)은 전술한 BPSG막 이외에 PSG(Phospho Silicate Glass)막 또는 BSG(Boro Silicate Glass)막 등을 그 예로 들 수 있으며, 이들은 통상적으로 증착 후 소정의 온도에서 열처리하여 플로우시키는 공정이 수반된다.
다음으로, 게이트전극 패턴 사이의 기판(20) 구체적으로, 기판(20) 표면의 불순물접합층(21)과 후속 공정에 의해 상부에 형성될 소자간의 전기적 연결을 위한 콘택 플러그 형성을 위해 셀콘택 오픈마스크(도시하지 않음)를 형성한 다음, 셀콘택 오픈마스트를 식각마스크로 제1절연막(26)을 선택적으로 식각하여 게이트전극 패턴 사이의 불순물접합층(21)을 오픈시키는 콘택홀(도시하지 않음)을 형성한다.
이러한 SAC 식각 공정에 의해 식각정지막(25a)은 식각되어 오픈되는 영역에서 경사 프로파일을 갖도록 하며, 그 자신은 스페이서(25b) 형태로 게이트전극 패턴 측벽에 남는다.
이어서, 오픈되어 노출된 불순물접합층(21)에 콘택되며 콘택홀을 충분히 매립하도록 폴리실리콘 또는 텅스텐(W) 등의 전도성 물질을 증착한 다음, CMP 등의 평탄화 공정을 실시한다.
한편, 전술한 제1절연막(26) 식각시에는 통상의 SAC 공정시 사용하는 불소계플라즈마 예컨대, C2F4, C2F6, C3F8, C4F6, C5F8또는 C5F10등의 CxFy(x,y는 1 ∼ 10)를 주식각가스로 하며, 여기에 SAC 공정시 폴리머를 발생시키기 위한 가스 즉, CH2F2, C3HF5또는 CHF3등의 가스를 첨가하며, 이 때 캐리어 가스로 He, Ne, Ar 또는 Xe 등의 비활성 가스를 사용한다.
여기서, 셀콘택 오픈마스크는 홀타입(Hole type), 바타입(Bar type) 또는 티타입(T Type) 등의 형태를 사용할 수 있다.
계속해서, 플러그(27)가 형성된 전면에 제2절연막(28)을 증착한 다음, 제2절연막(28) 상부에 비트라인 콘택 패드 형성을 위한 포토레지스트 패턴(29)을 형성한다.
이어서, 포토레지스트 패턴(29)을 식각마스크로 제2절연막(28)을 선택적으로 식각하여 플러그(27)를 노출시키는 오픈부(30) 즉, 비트라인 콘택홀을 형성한다.
한편, 반도체소자의 집적도가 증가함에 따라 그 임계치수가 감소하고 소자의 수직 배열이 증가하여 갈수록 종횡비는 증가하게 된다. 이로 인해 제2절연막(28)의 두께는 증가하게 된다.
제2절연막(28)의 두께 증가로 인해 오픈부(30) 형성시 식각 타겟이 증가하게 되고, 이로 인해 오픈부(30) 상부의 폭(W1)은 저면에서의 폭(W2)에 비해 상대적으로 커지게 된다.
이러한 오픈부(30) 상부와 저면에서의 폭의 차이는 제2절연막(28)의 두께 증가로 인한 경사 식각 프로파일(31)로 인해 발생한 것이다.
이러한 오픈부(30) 저면에서의 폭의 감소는 결국 비트라인 콘택 패드와 플러그(27) 사이의 접촉 면적을 감소시켜 콘택 저항을 증가시키며, 이는 셀 저항을 증가시켜 결국 반도체소자의 성능과 수율을 떨어뜨리게 된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 비트라인 콘택홀 등의 오픈부 형성시 절연막 두께 상승에 따른 식각 프로파일의 열화와 이에 따른 콘택 면적 감소로 인한 콘택 저항 증가를 최소화할 수 있는 반도체소자 제조 방법을 제공하는데 그 목적이 있다.
도 1은 워드라인과 비트라인을 포함한 전도막패턴을 개략적으로 도시한 평면도.
도 2a와 도 2b는 종래기술에 따른 반도체소자의 비트라인 콘택홀 형성 공정을 도시한 단면도.
도 3은 전술한 종래기술에서 개시된 제2절연막의 두께와 비트라인 콘택홀의 상부와 저면에서의 폭의 변화를 도시한 그래프.
도 4a 내지 도 4e는 본 발명의 일실시예에 따른 반도체소자의 비트라인 형성 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
40 : 기판 41: 불순물접합층
42 : 게이트절연막 43: 게이트 전도막
44 : 하드마스크 절연막 45a : 식각정지막
45b : 스페이서 46 : 제1절연막
49 : 플러그 50 : 제2절연막
53a : 베리어막 53b : 콘택패드용 금속막
54 : 비트라인 금속막 55 : 비트라인 하드마스크
상기의 목적을 달성하기 위해 본 발명은, 이웃하는 다수의 도전패턴이 형성된 기판 상에 제1절연막을 형성하는 단계; 상기 제1절연막을 관통하여 상기 도전패턴 사이의 상기 기판에 콘택된 플러그를 형성하되, 상기 플러그 상부가 상기 도전패턴과 상기 제1절연막 상부에 비해 돌출되도록 하는 단계; 상기 플러그가 형성된 전면에 평탄화된 제2절연막을 형성하는 단계-상기 돌출된 플러그 상부에서의 상기 제2절연막의 두께가 주변영역 상부에서의 상기 제2절연막의 두께에 비해 얇게 됨; 상기 제2절연막을 선택적으로 식각하여 상기 플러그 표면을 노출시키는 오픈부를 형성하는 단계; 및 상기 오픈부를 채우며 플러그에 콘택된 콘택 패드를 형성하는단계를 포함하는 반도체소자 제조 방법을 제공한다.
도 3은 전술한 종래기술에서 개시된 제2절연막의 두께와 비트라인 콘택홀의 상부와 저면에서의 폭(CD)의 변화를 도시한 그래프이다.
도 3을 참조하면, 제2절연막의 두께가 증가할 수록 비트라인 콘택홀 상부의 폭(W1)은 증가하고, 비트라인 콘택홀 저면에서의 폭(W2)이 증가하는 것을 알 수 있다.
따라서, 본 발명은 종래의 문제점을 해결하기 위해 제2절연막의 두께를 얇게 한다. 이를 위해 하부의 플러그가 제1절연막 상부로 돌출되도록 하여 돌출된 플러그 상부에서는 제2절연막의 증착 두께를 주변에 비해 얇도록 한다. 따라서, 비트라인 콘택홀 형성시 플러그 상부에서의 식각 타겟을 줄여 즉, 제2절연막의 두께를 줄여 비트라인 콘택홀 저면에서의 폭을 최대로 확보할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 4a 내지 도 4e는 본 발명의 일실시예에 따른 반도체소자의 비트라인 형성 공정을 도시한 단면도이다.
도 4a는 기판(40)의 불순물접합층(41)과의 콘택을 위한 콘택홀(48)이 형성된 단면을 도시한다.
도 4a의 단면 형성 공정을 구체적으로 살펴보면, 반도체소자를 이루기 위한 여러 요소가 형성된 기판(40) 상에 LOCOS 또는 STI 공정을 통해 필드산화막(도시하지 않음)을 형성하여 활성영역과 소자분리영역을 구분한다.
활성영역에 이웃하는 다수의 전도막패턴 예컨대, 게이트전극 패턴을 형성하는 바, 산화막 게열의 게이트절연막(42)을 증착하고, 그 상부에 텅스텐 등의 금속막, 텅스텐 질화막 같은 금속 질화막, 텅스텐 실리사이드 등의 금속 실리사이드 또는 폴리실리콘 등을 단독 또는 조합하여 게이트 전도막(43)을 증착한 다음, 질화막 계열의 하드마스크 절연막(44)을 증착한다.
이어서, 게이트전극 패턴 형성용 포토레지스트 패턴(도시하지 않음)을 형성한 다음, 게이트전극 패턴을 식각마스크로 하드마스크용 절연막과 게이트전도막(43) 및 게이트절연막(42)을 선택적으로 식각함으로써 게이트절연막(42)/게이트 전도막(43)/하드마스크 절연막(44)의 스택(적층) 구조를 이루는 게이트전극 패턴을 형성한다.
하드마스크 절연막(44)은 산화막과의 식각선택비를 갖는 실리콘질화막 또는 실리콘산화질화막 등의 질화막 계열을 사용하는 것이 바람직하다.
이어서, 게이트전극 패턴이 형성된 전체 프로파일을 따라 질화막 계열의 식각정지막(45a)을 얇게 증착한다. 여기서, 식각정지막(45a)의 물질로 질화막 계열의 물질을 사용하는 이유는 후속 플러그 형성을 위한 SAC 식각 공정시 층간절연용 절연막으로 주로 사용되는 산화막과의 식각선택비를 얻을 수 있고, 또한 게이트전극 패턴의 식각 손실을 방지하기 위한 것이다.
여기서, 게이트전극 패턴 사이에 이온주입 마스크(도시하지 않음)를 이용한 이온주입 공정을 통해 소스/드레인 등의 불순물접합층(41)을 형성하는 공정은 생략한다.
계속해서, 게이트전극 패턴과 기판(40) 상부를 충분히 덮으며 층간절연을 위해 산화막 계열의 제1절연막(46)을 형성한다.
여기서, 제1절연막(46)은 BPSG(Boro Phospho Silicate Glass)막, PSG(Phospho Silicate Glass)막 또는 BSG(Boro Silicate Glass)막, 등을 그 예로 들 수 있으며, 이들은 통상적으로 증착 후 소정의 온도에서 열처리하여 플로우시키는 공정이 수반된다.
또한, 제1절연막(46) 물질로 HDP(High Density Plasma) 산화막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 APL(Advanced Planarization Layer)막을 사용할 수도 있다.
다음으로, 게이트전극 패턴 사이의 기판(40) 구체적으로, 기판(40) 표면의 불순물접합층(41)과 후속 공정에 의해 상부에 형성될 소자간의 전기적 연결을 위한 콘택 플러그 형성을 위해 셀콘택 오픈마스크인 포토레지스트 패턴(47)를 형성한 다음, 포토레지스트 패턴(47)을 식각마스크로 제1절연막(46)을 선택적으로 식각하여 게이트전극 패턴 사이의 불순물접합층(41)을 오픈시키는 콘택홀(48)을 형성한다.
이러한 SAC 식각 공정에 의해 식각정지막(45a)은 식각되어 오픈되는 콘택홀(48) 형성 영역에서 경사 프로파일을 갖도록 하며, 그 자신은 스페이서(45b) 형태로 게이트전극 패턴 측벽에 남는다.
전술한 제1절연막(46) 식각시에는 통상의 SAC 공정시 사용하는 불소계플라즈마 예컨대, C2F4, C2F6, C3F8, C4F6, C5F8또는 C5F10등의 CxFy(x,y는 1 ∼ 10)를 주식각가스로 하며, 여기에 SAC 공정시 폴리머를 발생시키기 위한 가스 즉, CH2F2, C3HF5또는 CHF3등의 가스를 첨가하며, 이 때 캐리어 가스로 He, Ne, Ar 또는 Xe 등의 비활성 가스를 사용한다.
여기서, 셀콘택 오픈마스크는 홀타입, 바타입 또는 티타입 등의 다양한 형태를 가질 수 있다.
이어서, 포토레지스트 스트립(Photoresist strip) 공정을 실시하여 포토레지스트 패턴(47)을 제거한다. 한편, 포토레지스트 패턴(47)과 제1절연막 사이에는 난반사 방지를 위한 유기 계열의 반사방지막(Organic ARC)을 사용하나 도면의 간략화를 위해 생략하였다.
이어서, 오픈되어 노출된 불순물접합층(41)에 콘택되며 콘택홀(48)을 충분히 매립하도록 폴리실리콘 또는 텅스텐(W) 등의 전도성 물질을 증착한 다음, CMP 또는 전면식각 등의 평탄화 공정을 실시하여 플러그(49)을 이웃하는 플러그와 격리시킨다.
이 때, 제1절연막(46)은 하드마스크 절연막(44)이 노출되도록 제거되며, 플러그(49)는 하드마스크 절연막(44)과 제1절연막(46)의 수직 높이에 비해 'd1'의 높이 만큼 돌출되도록 한다.
이는 제1절연막(46)과 플러그(49) 물질에 대한 식각 특성을 고려한 식각 가스 또는 연마용 슬러리를 적절히 사용하면 조절이 가능하다.
또한, CMP 또는 전면식각 과정에서 제1절연막(46)과 플러그(49)가 'd1'의 높이 만큼 모두 남는 식각 타겟으로 하여 평탄화한 다음, 산화막 식각시 사용되는 HF 또는 BOE(Buffered Oxide Etchant)를 이용한 세정 공정을 통해 제1절연막(46) 만을 제거하여 도 4b의 공정 단면을 얻을 수도 있다.
한편, 본 실시예에서는 'd1'은 100Å ∼ 500Å 정도의 두께가 되도록 하는 것이 바람직하다.
계속해서, 플러그(49)가 형성된 전면에 제2절연막(50)을 증착한 다음, 비트라인 콘택 패드 형성을 위한 포토레지스트 패턴(51)을 형성한다.
제2절연막(50) 증착 후 열처리, CMP 또는 전면식각 등의 공정을 통해 후속 포토레지스트 패턴 형성시 공정 마진 확보를 위해 평탄화를 실시한다.
따라서, 도 4c와 같은 공정 단면을 얻게 된다. 한편, 플러그(49)는 제1절연막(460에 비해 'd1' 만큼 돌출되도록 형성되어 있으므로, 플러그(49) 상부에서의 제2절연막(50)의 두께 'd2'는 제1절연막(46)이나 하드마스크 절연막(44) 상부에서의 두께 'd3'에 비해 얇게 된다.
여기서, 제2절연막(50)은 BPSG막, HTO막, MTO막, HDP산화막, TEOS막 또는 APL막을 이용한다.
이어서, 도 4d에 도시된 바와 같이, 포토레지스트 패턴(51)을 식각마스크로 제2절연막(50)을 식각하여 플러그(49) 표면을 노출시키는 오픈부(53) 즉, 비트라인 콘택홀을 형성한다.
이 때, 플러그(49) 상부에서는 제2절연막(50)의 전체 두께에 비해 얇으므로 오픈부(52) 형성시 식각 타겟은 줄어들게 된다. 따라서, 반도체소자의 집적도가 가속화되어 제2절연막(50)의 두께가 증가하더라도 오픈부(52) 형성시 실제 식각되는 타겟은 감소시킬 수 있다.
따라서, 오픈부(52)의 식각 단면에서 수직(Vertical) 프로파일을 얻을 수 있다. 이로 인해 오픈부(52) 저면에서의 폭은 상부에서의 폭에 비해 거의 감소하지 않는다.
이어서, 도 4e에 도시된 바와 같이, 포토레지스트 패턴(51)을 제거한 다음, 오픈부(52)가 형성된 프로파일을 따라 베리어용 물질을 증착한다.
베리어용 물질)은 통상 Ti, TiN, TaN, TiW 또는 TiSi2의 단층 또는 다층 구조 예컨대, Ti/TiN 구조 또는 TiSi2/Ti/TiN 구조로 이루어지며, 주로 텅스텐 등의 비트라인용 금속막 증착에 따른 플러그(49)와 불순물접합층(41)의 어택을 방지하며, TiSi2는 플러그(49)와 콘택 패드 형성용 비트라인 금속막 사이의 콘택 저항을 낮추는 오믹 콘택을 이루게 한다.
이어서, 베리어용 물질막이 증착된 전면에 오픈부(52)를 충분히 매립할 수 있을 정도록 콘택 패드용 물질을 증착한다.
여기서, 콘택 패드용 물질은 알루미늄 또는 텅스텐을 포함하는 물질을 이용하는 것이 바람직하다.
이어서, 제2절연막(50)이 노출되는 식각 타겟으로 베리어용 물질막과 콘택패드용 물질막을 CMP 공정을 통해 제거하여 오픈부(52, 비트라인 콘택홀)에 매립되며 제2절연막(50)과 평탄화된 콘택 패드(53)를 형성한다.
여기서, 도면부호 '53a'는 베리어막을 나타내며, 도면부호 '53b'는 콘택 패드용 물질막을 나타낸다.
계속해서, 콘택 패드(53)가 형성된 전면에 비트라인 형성용 금속막을 증착한다.
여기서, 비트라인 형성용 금속막은 알루미늄 또는 텅스텐을 포함하는 물질을 이용하는 것이 바람직하며, 주로 CVD 방식이나 PVD 방식을 이용하여 증착한다.
이어서, 비트라인 형성용 금속막 상에 비트라인 하드마스크용 절연막을 증착한 다음, 비트라인 형성용 포토레지스트 패턴(도시하지 않음)을 형성한다.
계속해서, 포토레지스트 패턴을 식각마스크로 비트라인 하드마스크용 절연막과 비트라인 형성용 금속막을 차례로 식각하여 금속막(54)과 하드마스크(55)가 적층된 구조의 비트라인 패턴(B/L)을 형성한다.
이어서, 포토레지스트 패턴을 제거하고, 세정 공정을 실시하여 식각에 따른 부산물을 제거한다.
도 4e는 비트라인 패턴(B/L)이 형성된 단면을 나타낸다.
전술한 본 발명은, 플러그 분리 과정에서 플러그를 제1절연막에 비해 돌출되도록 한 다음, 제2절연막을 증착하고 평탄화시킴으로써, 후속 비트라인 콘택홀 형성을 위한 식각 공정에서 그 표면이 노출되어야 할 플러그가 돌출되어 있으므로,제2전연막 식각시 식각 타겟이 줄어들어 거의 수직에 가까운 식각 프로파일을 얻을 수 있다.
이로 인해, 비트라인 콘택홀 저면에서의 폭을 최대로 확보할 수 있어, 궁극적으로 비트라인의 콘택 저항을 감소시킬 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 본 발명의 일실시예에서 제시한 비트라인 콘택홀 형성 공정 뿐만아니라 스토리지노드 콘택홀 또는 금속배선 형성을 위한 비아홀 형성 공정에도 응용이 가능하다.
상술한 바와 같은 본 발명은, 비트라인 콘택홀 저면의 폭을 최대로 확보할 수 있어, 콘택 저항을 감소시킬 수 있으므로, 궁극적으로 반도체소자의 수율을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.

Claims (8)

  1. 이웃하는 다수의 도전패턴이 형성된 기판 상에 제1절연막을 형성하는 단계;
    상기 제1절연막을 관통하여 상기 도전패턴 사이의 상기 기판에 콘택된 플러그를 형성하되, 상기 플러그 상부가 상기 도전패턴과 상기 제1절연막 상부에 비해 돌출되도록 하는 단계;
    상기 플러그가 형성된 전면에 평탄화된 제2절연막을 형성하는 단계-상기 돌출된 플러그 상부에서의 상기 제2절연막의 두께가 주변영역 상부에서의 상기 제2절연막의 두께에 비해 얇게 됨;
    상기 제2절연막을 선택적으로 식각하여 상기 플러그 표면을 노출시키는 오픈부를 형성하는 단계; 및
    상기 오픈부를 채우며 플러그에 콘택된 콘택 패드를 형성하는 단계
    를 포함하는 반도체소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 플러그를 형성하는 단계에서, 상기 도전패턴 상부와 상기 제1절연막 상부에 비해 100Å 내지 500Å 만큼 돌출되도록 형성하는 것을 특징으로 하는 반도체소자 제조 방법.
  3. 제 1 항에 있어서,
    상기 플러그를 형성하는 단계는,
    상기 도전패턴 사이를 오픈시키는 콘택홀을 형성하는 단계;
    상기 콘택홀을 채우는 전도성 물질을 증착하는 단계; 및
    상기 전도성 물질과 상기 제1절연막이 상기 도전패턴 상부에 비해 돌출되는 식각 타겟으로 상기 전도성 물질과 상기 제1절연막을 제거하여 평탄화시키되, 상기 플러그에 비해 상기 제1절연막의 식각 속도가 빠르도록 하여 상기 플러그가 상기 제1절연막과 상기 도전패턴 상부에 비해 돌출되도록 하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
  4. 제 1 항에 있어서,
    상기 플러그를 형성하는 단계는,
    상기 도전패턴 사이를 오픈시키는 콘택홀을 형성하는 단계;
    상기 콘택홀을 채우는 전도성 물질을 증착하는 단계;
    상기 전도성 물질과 상기 제1절연막이 상기 도전패턴 상부에 비해 돌출되는 식각 타겟으로 상기 전도성 물질과 상기 제1절연막을 제거하여 평탄화시키는 단계; 및
    상기 플러그에 비해 상기 제1절연막의 식각 속도가 빠르도록 세정 공정을 실시하여 상기 플러그가 상기 제1절연막과 상기 도전패턴 상부에 비해 돌출되도록 하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
  5. 제 1 항에 있어서,
    상기 콘택패드는, Ti, TiN, TaN, TiW 및 TiSi2로 이루어진 그룹으로부터 선택된 적어도 하나의 물질을 포함하는 베리어막을 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
  6. 제 1 항에 있어서,
    상기 도전패턴은, 게이트전극 패턴인 것을 특징으로 하는 반도체소자 제조 방법.
  7. 제 6 항에 있어서,
    상기 오픈부는, 비트라인 콘택홀인 것을 특징으로 하는 반도체소자 제조 방법.
  8. 제 8 항에 있어서,
    상기 콘택 패드를 형성하는 단계 후, 상기 콘택 패드 상에 비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
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