KR100571632B1 - 반도체소자 제조 방법 - Google Patents
반도체소자 제조 방법 Download PDFInfo
- Publication number
- KR100571632B1 KR100571632B1 KR1020020084493A KR20020084493A KR100571632B1 KR 100571632 B1 KR100571632 B1 KR 100571632B1 KR 1020020084493 A KR1020020084493 A KR 1020020084493A KR 20020084493 A KR20020084493 A KR 20020084493A KR 100571632 B1 KR100571632 B1 KR 100571632B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- forming
- bpsg
- pattern
- semiconductor device
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 47
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 31
- 239000005380 borophosphosilicate glass Substances 0.000 claims abstract description 30
- 238000005530 etching Methods 0.000 claims abstract description 22
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 230000002093 peripheral effect Effects 0.000 claims abstract description 17
- 238000001039 wet etching Methods 0.000 claims abstract description 7
- 230000000873 masking effect Effects 0.000 claims abstract description 5
- 230000015572 biosynthetic process Effects 0.000 abstract description 7
- 238000009413 insulation Methods 0.000 abstract description 6
- 230000007547 defect Effects 0.000 abstract description 4
- 230000035515 penetration Effects 0.000 abstract description 4
- 239000010408 film Substances 0.000 description 125
- 239000010410 layer Substances 0.000 description 22
- 150000004767 nitrides Chemical class 0.000 description 8
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 238000004140 cleaning Methods 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- -1 tungsten nitride Chemical class 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000006227 byproduct Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
- H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 셀콘택 플러그 형성 후 주변회로영역의 절연막을 제거함에 따른 셀영역에서의 습식 용액의 침투로 인한 반도체소자의 불량을 방지할 수 있는 반도체소자 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 기판의 셀영역과 주변회로영역에 복수의 전도막패턴을 형성하는 단계; 상기 전도막패턴이 형성된 전면에 평탄화된 BPSG막을 형성하는 단계; 상기 BPSG막 상에 TEOS막 또는 HDP 산화막을 형성하는 단계; 상기 셀영역에서 상기 TEOS막 또는 HDP 산화막과 상기 BPSG막을 관통하여 상기 전도막패턴 사이의 상기 기판에 콘택된 플러그를 형성하는 단계; 상기 셀영역을 마스킹하는 포토레지스트 패턴을 형성하는 단계; 및 습식 식각 공정을 통해 상기 포토레지스트 패턴을 식각마스크로 상기 주변회로영역의 상기 상기 TEOS막 또는 HDP 산화막과 상기 BPSG막을 제거하는 단계를 포함하는 반도체소자 제조방법을 제공한다.
SAC, 플러그, 침투(Enchroachment), 게이트전극 패턴, 절연막, 습식 식각.
Description
도 1은 SAC 식각 후 콘택 개구부 확장을 위한 세정 전후의 평면 SEM 사진.
도 2는 플러그 형성을 위한 SAC 공정이 완료된 반도체소자를 도시한 평면도.
도 3a 내지 도 3d는 도 1을 각각 A-A' 및 B-B' 방향으로 절취한 종래기술에 따른 반도체소자의 공정 단면도.
도 4a 내지 도 4d는 도 1을 각각 A-A' 및 B-B' 방향으로 절취한 본 발명의 일실시예에 따른 반도체소자의 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
40 : 기판 41 : 게이트절연막
42 : 게이트전극용 전도막 43 : 하드마스크용 절연막
44 : 식각정지막 44' : 식각된 식각정지막
45a : BPSG막 45b : TEOS막 또는 HDP 산화막
48 : 플러그 49 : 포토레지스트 패턴
G1, G2 : 게이트전극 패턴
50 : TEOS막 또는 HDP 산화막과 BPSG막이 제거된 상태
본 발명은 반도체소자 제조방법에 관한 것으로 특히, 셀 콘택 패드 형성 후에 주변회로영역 상에 소스/드레인 형성(Post LP1 Source Drain; PLSD) 공정시 주변회로영역에서의 절연막 제거 방법에 관한 것이다.
반도체소자의 집적도가 증가함에 따라 공정 마진이 절대적으로 부족해지고 있다, 이에 따라 셀영역의 콘택 형성시 자기정렬콘택(Self Align Contact; 이하 SAC이라 함) 식각 방식이 도입되었다. 하지만, SAC 식각 방식으로 식각할 경우에 콘택 저면의 면적(즉, 콘택되는 면적)의 감소는 불가피하며, 집적도가 증가할수록 피식각층의 종횡비(Aspect ratio)는 커지게 되며, 이러한 종횡비의 증가는 결국 콘택 면적을 더욱 감소시키는 원인이 된다.
따라서, 통상의 SAC 식각에 의한 셀콘택 형성 후에는 콘택 저면의 오픈되는 면적(콘택 개구부)을 최대로 확보하기 위해 습식 세정 공정을 실시하여 절연막으로 사용되는 BPSG(Boro Phospho Silicate Glass)막을 일부 식각한다.
도 1은 SAC 식각 후 콘택 개구부 확장을 위한 세정 전후의 평면 SEM 사진을 도시한다.
도 1의 (a)는 SAC 식각 공정 후 복수의 전도막패턴(110) 사이에 복수의 콘택 홀(120)이 형성된 평면을 도시하고 있으며, 콘택홀(120)에 전도막패턴(110)과 교차하는 방향으로 콘택홀(120)과 인접하여 복수의 절연막패턴(100)이 형성되어 있다.
여기서, 전도막패턴(110)은 게이트전극 패턴 이나, 비트라인 패턴 또는 금속배선을 포함하며, 도면에서는 라인 형태(Line type)의 패턴을 그 일예로 하였다.
도 1의 (b)는 도 1의 (a)의 공정 후 콘택홀(120)의 개구부를 확장하기 위해 습식 세정을 실시한 후의 공정 평면을 도시하고 있다.
이러한 습식 세정의 경우 산화막 계열인 절연막패턴(100)의 식각 특성을 고려하여 통상 불산계 용액을 사용한다. 하지만, 이러한 불산계 용액의 사용에 따라 절연막패턴(100)의 침식(130) 현상이 발생하며, 이로 인해 반도체소자의 전체적인 절연 특성이 열화된다.
한편, 반도체 메모리 예컨대, DRAM(Dynamic Random Access Memory) 소자의 제조 공정은, 전술한 바와 같이 셀영역에 콘택홀을 형성한 다음 선택적 에피택셜 성장(Selective Epitaxial Growth; 이하 SEG라 함) 또는 증착 공정을 통해 콘택홀을 통해 하부(예컨대, 기판의 소스/드레인 영역)과 전기적으로 도통되는 플러그를 형성한 다음, 주변회로영역에 대한 PLSD 공정을 실시한다.
도 2는 플러그 형성을 위한 SAC 공정이 완료된 반도체소자를 도시한 평면도이다.
도 2를 참조하면, 활성층을 포함하는 기판(20)에 절연막(25) 패턴이 국부적으로 배치되어 있으며, 절연막(25) 패턴과 교차되는 방향으로 게이트전극(G1, G2)이 복수 배치되어 있다.
여기서, 도면부호 '27'는 플러그 형성을 위해 오픈되는 영역 즉, 콘택홀을 나타내며, X-X'은 셀영역을, Y-Y'은 주변회로영역을 나타낸다.
도 3a 내지 도 3d는 도 1을 각각 A-A' 및 B-B' 방향으로 절취한 종래기술에 따른 반도체소자의 공정 단면도인 바, 이하 도 2a 내지 도 2d를 참조하여 종래기술에 따른 반도체소자 제조 공정을 살펴본다.
먼저, 도 3a에 도시된 바와 같이, 반도체소자를 이루기 위한 여러 요소가 형성된 기판(20) 상에 게이트절연막(21)과 게이트전극용 전도막(22)과 하드마스크용 절연막(23)을 차례로 증착한 후, 게이트전극 마스크를 이용한 사진식각 공정을 실시하여 하드마스크용 절연막(23)/게이트전극용 전도막(22)/게이트절연막(21)의 적층 구조의 게이트전극 패턴(G1, G2)을 형성한다.
게이트절연막(21)은 산화막 계열을 이용하고, 전도막(22)은 텅스텐, 텅스텐질화막 또는 텅스텐 실리사이드 등을 단독 또는 적층하여 사용한다. 하드마스크용 절연막(23)은 실리콘질화막 또는 실리콘산화질화막 등의 질화막 계열을 사용한다.
하드마스크용 절연막(23)으로 질화막 계열을 사용하는 것은, 산화막 계열인 층간절연용 절연막과의 식각선택비를 갖는 질화막 계열을 사용함으로써 플러그 형성을 위한 SAC 공정에서 식각 프로파일을 얻을 수 있도록 함과 동시에 SAC 식각 공정에서 게이트전극 패턴(G1, G2)의 손실을 방지하기 위한 것이다.
하드마스크용 절연막(23)으로 질화막 계열을 사용하는 것은, 산화막 계열인 층간절연용 절연막과의 식각선택비를 갖는 질화막 계열을 사용함으로써 플러그 형성을 위한 SAC 공정에서 식각 프로파일을 얻을 수 있도록 함과 동시에 SAC 식각 공정에서 게이트전극 패턴(G1, G2)의 손실을 방지하기 위한 것이다.
이어서, 질화막 계열의 식각정지막(24)을 증착하는 바, 게이트전극 패턴(G1, G2)이 형성된 프로파일을 따라 얇게 증착되도록 한다.
식각정지막(24)이 형성된 기판(20) 전면에 층간절연 및 게이트전극 패턴(G1, G2) 간을 분리시키기 위한 산화막 계열의 절연막(25)을 증착하며, 절연막(25)은 BPSG(Boro Phospho Silicate Glass)막을 사용한다.
이어서, 절연막(25) 상에 셀콘택 오픈 마스크인 포토레지스트 패턴(25)을 형성한 다음, 포토레지스트 패턴(26)을 식각마스크로 절연막(25)을 선택적으로 식각하여 셀영역(X-X')에서 게이트전극 패턴(G1) 사이의 기판(20) 영역(예컨대, 소스/드레인 등의 불순물접합층)을 노출시키는 오픈부(27)를 형성한다(B-B' 방향으로 절취한 부분에서는 절연막(25) 패턴 사이의 기판(20) 영역이 노출됨).
도 3b는 플러그 형성을 위한 오픈부(27)가 형성된 공정 단면을 나타낸다.
이어서, 포토레지스트 스트립(Photoresist strip) 공정을 실시하여 포토레지스트 패턴(26)을 제거하고, 불산계 용액을 이용한 세정 공정을 실시하여 식각 부산물을 제거하며, 오픈부(27)의 개구부를 확장시킨다.
오픈부(27)가 형성된 전면에 플러그 형성을 위한 전도성 물질을 증착하여 오픈부(26) 형성시 노출된 기판(20)에 전기적으로 도통되도록 한다.
플러그 물질은 통상적으로 사용되는 폴리실리콘이나, 텅스텐 등을 사용하며, 그 하부에 Ti/TiN 등의 베리어막을 포함할 수도 있다.
이어서, 게이트전극 패턴(G1, G2) 상부에서 절연막(25)이 일부 남는 연마 타겟으로 CMP 공정을 실시하여 절연막(25)에 의해 분리되어 서로 격리된 복수의 플러그(28)를 형성한다.
도 3c는 복수의 분리된 플러그(28)가 형성된 공정 단면을 나타낸다.
이어서, 도 3d에 도시된 바와 같이 습식 식각 공정을 통해 주변회로영역(Y- Y')에서의 절연막(25)을 제거한다.
구체적으로, 셀영역(X-X') 상부 만을 마스킹하는 포토레지스트 패턴(29)을 형성한 다음, BOE(Buffered Oxide Etchant) 또는 HF 등의 습식 용액을 사용하여 주변회로영역(Y-Y')에서의 절연막(25)을 선택적으로 제거한다.
한편, 전술한 습식 용액을 사용한 식각 공정 중 습식 용액이 주변회로영역(Y-Y')에 인접한 셀영역(X-X')으로 습식 용액이 침투(Enchroachment)하게 된다(31).
이로 인해 셀영역(X-X')에서의 절연막(25)이 과도 식각되어 플러그가 노출되된다(32). 특히, 절연막(25)으로 주로 사용되는 BPSG막의 경우 포토레지스트와의 접착력이 나쁘기 때문에 BPSG막과 포토레지스트 패턴 사이의 틈세를 통해 습식 용액이 침투(31)하여 공극(30)을 발생시킨다. 이러한 공극(30)은 셀 분리를 위한 CMP 공정시 CMP 연마제가 끼거나 이로 인해 비트라인콘택 형성을 위한 SAC 식각 공정에서 비트라인 간의 전기적 단락을 유발하는 원인이 되기도 한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 셀콘택 플러그 형성 후 주변회로영역의 절연막을 제거함에 따른 셀영역에서의 습식 용액의 침투로 인한 반도체소자의 불량을 방지할 수 있는 반도체소자 제조방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위해 본 발명은, 기판의 셀영역과 주변회로영역에 복수의 전도막패턴을 형성하는 단계와, 상기 전도막패턴이 형성된 상기 기판의 전면에 평탄화된 BPSG막을 형성하는 단계와, 상기 BPSG막 상에 TEOS막 또는 HDP 산화막을 형성하는 단계와, 상기 셀영역에 상기 TEOS막 또는 HDP 산화막과 상기 BPSG막을 식각하여 상기 전도막패턴 사이로 상기 기판이 노출되는 오픈부를 형성하는 단계와, 상기 오픈부가 매립되도록 플러그를 형성하는 단계와, 상기 셀영역을 마스킹하는 포토레지스트 패턴을 형성하는 단계와, 습식 식각 공정을 통해 상기 포토레지스트막으로 이루어진 포토레지스트 패턴을 식각마스크로 상기 주변회로영역의 상기 상기 TEOS막 또는 HDP 산화막과 상기 BPSG막을 제거하는 단계를 포함하는 반도체소자 제조방법을 제공한다.
본 발명은, 절연막으로 주로 사용되는 BPSG막의 포토레지스트와의 나쁜 접착 특성으로 인해 PLSD 공정에서의 절연막과 포토레지스트 패턴 사이로 습식 용액이 침투하여 소자 불량을 초래하는 것을 방지하기 위해 게이트전극 등의 전도막패턴을 형성한 다음, BPSG막 등을 이용하여 제1절연막을 증착 및 평탄화하고 다시 그 상부에 포토레지스트와 비교적 접착력이 우수한 HDP(High Density Plasma) 산화막 또는 TEOS(Tetra Ethyl Ortho Silicate)막을 사용함으로써, 포토레지스트와 절연막 간의 접착력을 증대시켜 PLSD 공정에서의 습식 용액에 의한 포토레지스트 패턴과 절연막 사이의 침투를 방지하고자 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 4a 내지 도 4d는 도 1을 각각 A-A' 및 B-B' 방향으로 절취한 본 발명의 일실시예에 따른 반도체소자의 공정 단면도인 바, 이하 도 4a 내지 도 4d를 참조하여 본 발명에 따른 반도체소자 제조 공정을 살펴본다.
먼저, 도 4a에 도시된 바와 같이, 반도체소자를 이루기 위한 여러 요소가 형성된 기판(40) 상에 게이트절연막(41)과 게이트전극용 전도막(42)과 하드마스크용 절연막(43)을 차례로 증착한 후, 게이트전극 마스크를 이용한 사진식각 공정을 실시하여 하드마스크용 절연막(43)/게이트전극용 전도막(42)/게이트절연막(41)의 적층 구조의 게이트전극 패턴(G1, G2)을 형성한다.
게이트절연막(41)은 산화막 계열을 이용하고, 게이트전극용 전도막(42)은 텅스텐, 텅스텐질화막 또는 텅스텐 실리사이드 등을 단독 또는 적층하여 사용한다. 하드마스크용 절연막(43)은 실리콘질화막 또는 실리콘산화질화막 등의 질화막 계열을 사용한다.
하드마스크용 절연막(43)으로 질화막 계열을 사용하는 것은, 산화막 계열인 층간절연용 절연막과의 식각선택비를 갖는 질화막 계열을 사용함으로써 플러그 형성을 위한 SAC 공정에서 식각 프로파일을 얻을 수 있도록 함과 동시에 SAC 식각 공정에서 게이트전극 패턴(G1, G2)의 손실을 방지하기 위한 것이다.
하드마스크용 절연막(43)으로 질화막 계열을 사용하는 것은, 산화막 계열인 층간절연용 절연막과의 식각선택비를 갖는 질화막 계열을 사용함으로써 플러그 형성을 위한 SAC 공정에서 식각 프로파일을 얻을 수 있도록 함과 동시에 SAC 식각 공정에서 게이트전극 패턴(G1, G2)의 손실을 방지하기 위한 것이다.
이어서, 질화막 계열의 식각정지막(44)을 증착하는 바, 게이트전극 패턴(G1, G2)이 형성된 프로파일을 따라 얇게 증착되도록 한다.
식각정지막(44)이 형성된 기판(40) 전면에 층간절연 및 게이트전극 패턴(G1, G2) 간을 분리시키기 위한 산화막 계열의 절연막을 증착한다.
한편, 본 실시예에서는 통상적으로 층간절연용 절연막으로 사용되는 BPSG막의 포토레지스트와의 나쁜 접착 특성을 고려하여 2중 구조의 절연막을 형성한다.
즉, BPSG막(45a)을 증착한 다음 평탄화한 후, TEOS막 또는 HDP 산화막(45b)을 증착한다. 이는 TEOS막과 HDP 산화막은 BPSG막에 비해 포토레지스트와의 접착 특성이 우수한 것을 이용한 것이다.
이어서, TEOS막 또는 HDP 산화막(45b) 상에 셀콘택 오픈 마스크인 포토레지스트 패턴(46)을 형성한 다음, 포토레지스트 패턴(46)을 식각마스크로 TEOS막 또는 HDP 산화막(45b)과 BPSG막(45a)을 선택적으로 식각하여 셀영역(X-X')에서 게이트전극 패턴(G1) 사이의 기판(40) 영역(예컨대, 소스/드레인 등의 불순물접합층)을 노출시키는 오픈부(47)를 형성한다(B-B' 방향으로 절취한 부분에서는 절연막(45) 패턴 사이의 기판(40) 영역이 노출됨).
도 4b는 플러그 형성을 위한 오픈부(47)가 형성된 공정 단면을 나타낸다.
이어서, 포토레지스트 스트립 공정을 실시하여 포토레지스트 패턴(46)을 제거하고, 세정 공정을 실시하여 식각 부산물을 제거하며, 오픈부(47)의 개구부를 확장시킨다. 이 때, 종래의 BPSG막을 단층으로 사용하는 경우에 비해 절연막의 과도 식각을 방지할 수 있다.
오픈부(47)가 형성된 전면에 플러그 형성을 위한 전도성 물질을 증착하여 오픈부(47) 형성시 노출된 기판(40)에 전기적으로 도통되도록 한다.
플러그 물질은 통상적으로 사용되는 폴리실리콘이나, 텅스텐 등을 사용하며, 그 하부에 Ti/TiN 등의 베리어막을 포함할 수도 있다.
이어서, 게이트전극 패턴(G1, G2) 상부에서 TEOS막 또는 HDP 산화막(45b)이 일부 남는 연마 타겟으로 CMP 공정을 실시하여 절연막(45)에 의해 분리되어 서로 격리된 복수의 플러그(48)를 형성한다.
도 4c는 복수의 분리된 플러그(48)가 형성된 공정 단면을 나타낸다.
이어서, 도 4d에 도시된 바와 같이 습식 식각 공정을 통해 주변회로영역(Y-Y')에서의 TEOS막 또는 HDP 산화막(45b)과 BPSG막(45a)을 도면부호 '50'과 같이 제거한다.
구체적으로, 셀영역(X-X') 상부 만을 마스킹하는 포토레지스트 패턴(49)을 형성한 다음, 포토레지스트 패턴(49)을 식각마스크로 주변회로영역(Y-Y')에서의 TEOS막 또는 HDP 산화막(45b)과 BPSG막(45a) 제거한다.
이 때, 습식 식각 용액으로 BOE 또는 HF 등의 습식 용액을 사용한다.
전술한 바와 같이 이루어지는 본 발명은, 게이트전극 등의 전도막패턴을 형성한 다음, BPSG막을 증착 및 평탄화하고 다시 그 상부에 포토레지스트와 비교적 접착력이 우수한 HDP 산화막 또는 TEOS막을 사용함으로써, 포토레지스트와 절연막 간의 접착력을 증대시켜, PLSD 공정에서 절연막으로 주로 사용되는 BPSG막의 포토레지스트와의 나쁜 접착 특성으로 인해 PLSD 공정에서의 절연막과 포토레지스트 패턴 사이로 습식 용액이 침투하여 소자 불량을 초래하는 것을 방지할 수 있음을 실 시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은, 주변회로영역에서의 절연막 제거시 셀영역에서의 습식 용액의 침투에 따른 소자 특성 열화를 방지할 수 있어, 궁극적으로 반도체소자의 수율을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.
Claims (3)
- 기판의 셀영역과 주변회로영역에 복수의 전도막패턴을 형성하는 단계;상기 전도막패턴이 형성된 상기 기판의 전면에 평탄화된 BPSG막을 형성하는 단계;상기 BPSG막 상에 TEOS막 또는 HDP 산화막을 형성하는 단계;상기 셀영역에 형성된 상기 TEOS막 또는 HDP 산화막과 상기 BPSG막을 선택적으로 식각하여 상기 전도막패턴 사이로 상기 기판이 노출되는 오픈부를 형성하는 단계;상기 오픈부가 매립되도록 플러그를 형성하는 단계;상기 셀영역을 마스킹하는 포토레지스트 패턴을 형성하는 단계; 및습식 식각 공정을 통해 상기 포토레지스트막으로 이루어진 포토레지스트 패턴을 식각마스크로 상기 주변회로영역의 상기 상기 TEOS막 또는 HDP 산화막과 상기 BPSG막을 제거하는 단계를 포함하는 반도체소자 제조방법.
- 제 1 항에 있어서,상기 전도막패턴은, 게이트전극 패턴인 것을 특징으로 하는 반도체소자 제조방법.
- 제 1 항에 있어서,상기 습식 식각하는 단계에서, BOE 또는 HF를 사용하는 것을 특징으로 하는 반도체소자 제조방법.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020020084493A KR100571632B1 (ko) | 2002-12-26 | 2002-12-26 | 반도체소자 제조 방법 |
US10/617,182 US7179744B2 (en) | 2002-12-26 | 2003-07-11 | Method for fabricating semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020020084493A KR100571632B1 (ko) | 2002-12-26 | 2002-12-26 | 반도체소자 제조 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20040057702A KR20040057702A (ko) | 2004-07-02 |
KR100571632B1 true KR100571632B1 (ko) | 2006-04-17 |
Family
ID=37350260
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020020084493A KR100571632B1 (ko) | 2002-12-26 | 2002-12-26 | 반도체소자 제조 방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100571632B1 (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7879703B2 (en) | 2008-01-21 | 2011-02-01 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device for reducing thermal burden on impurity regions of peripheral circuit region |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100827666B1 (ko) | 2007-05-08 | 2008-05-07 | 삼성전자주식회사 | 반도체 장치들 및 그의 형성방법들 |
-
2002
- 2002-12-26 KR KR1020020084493A patent/KR100571632B1/ko not_active IP Right Cessation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7879703B2 (en) | 2008-01-21 | 2011-02-01 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device for reducing thermal burden on impurity regions of peripheral circuit region |
Also Published As
Publication number | Publication date |
---|---|
KR20040057702A (ko) | 2004-07-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4456880B2 (ja) | 半導体装置及びその製造方法 | |
US6720269B2 (en) | Semiconductor device having a self-aligned contact structure and methods of forming the same | |
KR100587635B1 (ko) | 반도체소자의 제조 방법 | |
US6784084B2 (en) | Method for fabricating semiconductor device capable of reducing seam generations | |
KR20030003906A (ko) | 반도체 소자의 콘택 형성방법 및 그에 따라 제조된 반도체메모리 소자 | |
JP2000208729A5 (ko) | ||
KR100616499B1 (ko) | 반도체소자 제조 방법 | |
KR100505450B1 (ko) | 다마신 공정을 이용한 반도체소자 제조 방법 | |
US20040219729A1 (en) | Flash memory device | |
US7179744B2 (en) | Method for fabricating semiconductor device | |
KR100507862B1 (ko) | 반도체소자 제조 방법 | |
KR100505443B1 (ko) | 반도체소자 제조방법 | |
KR100571632B1 (ko) | 반도체소자 제조 방법 | |
KR100477825B1 (ko) | 반도체소자 제조 방법 | |
US7109080B2 (en) | Method of forming capacitor over bitline contact | |
KR100945225B1 (ko) | 반도체소자 제조 방법 | |
KR100522419B1 (ko) | 반도체소자 제조 방법 | |
KR100471411B1 (ko) | 플러그 심을 억제할 수 있는 반도체소자 제조방법 | |
KR20020002574A (ko) | 반도체 소자의 콘택플러그 형성방법 | |
KR100964271B1 (ko) | 반도체소자 제조 방법 | |
KR20050061736A (ko) | 반도체소자 제조 방법 | |
KR20070055880A (ko) | 반도체 소자 제조방법 | |
KR20050059483A (ko) | 반도체 소자의 플러그 형성 방법 | |
KR20040057509A (ko) | 콘택 저항을 감소시킬수 있는 반도체소자 제조 방법 | |
KR20040057504A (ko) | 반도체소자 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
AMND | Amendment | ||
E902 | Notification of reason for refusal | ||
AMND | Amendment | ||
E601 | Decision to refuse application | ||
J201 | Request for trial against refusal decision | ||
AMND | Amendment | ||
B701 | Decision to grant | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20110325 Year of fee payment: 6 |
|
LAPS | Lapse due to unpaid annual fee |