KR100919675B1 - 반도체소자 제조 방법 - Google Patents

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KR100919675B1 KR1020020084048A KR20020084048A KR100919675B1 KR 100919675 B1 KR100919675 B1 KR 100919675B1 KR 1020020084048 A KR1020020084048 A KR 1020020084048A KR 20020084048 A KR20020084048 A KR 20020084048A KR 100919675 B1 KR100919675 B1 KR 100919675B1
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Abstract

본 발명은 오정렬에 따른 스토리지노드콘택과 비트라인콘택 간의 전기적 단락을 방지할 수 있는 반도체소자 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 기판 상의 제1절연막을 관통하여 상기 기판에 콘택된 복수의 플러그를 형성하는 단계; 상기 플러그가 형성된 전면에 제2절연막을 형성하는 단계; 상기 제2절연막을 관통하여 상기 플러그 중 일부와 콘택되는 비트라인콘택 플러그를 형성하는 단계; 상기 비트라인콘택 플러그 상에 비트라인 형성용 물질막을 형성하는 단계; 상기 비트라인 형성용 물질막을 선택적으로 식각하여 비트라인을 형성하는 단계; 및 상기 비트라인의 형성에 의해 노출되면서 스토리지노드콘택 예정 영역에 인접한 상기 비트라인콘택 플러그의 일부분을 식각하는 단계를 포함하는 반도체소자 제조방법을 제공한다.
비트라인콘택, 비트라인콘택 플러그, 스토리지노드콘택 플러그, 공정 마진, 오정렬.

Description

반도체소자 제조 방법{METHOD FOR FABRICATION OF SEMICONDUCTOR DEVICE}
도 1은 비트라인 형성을 위한 워드라인과 비트라인을 포함한 전도막패턴이 개략적으로 도시된 반도체소자의 평면도.
도 2는 도 1을 X-X' 방향으로 절취한 단면도.
도 3은 도 1에서 비트라인콘택의 오정렬이 발생하였을 경우에 대한 X-X' 단면도.
도 4a 내지 도 4d는 본 발명의 일실시예에 따른 반도체소자 제조 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
40 : 기판 41 : 게이트 전도막
42 : 하드마스크용 절연막 43, 52 : 식각정지막
44 : 불순물접합층 45 : 제1절연막
46 : 플러그 47 : 제2절연막
48 : 비트라인콘택 플러그 49 : 비트라인 전도막
50 : 비트라인 하드마스크용 절연막 53 : 제3절연막
51 : 식각된 비트라인콘택 플러그 54 : 스토리지노드콘택 플러그
본 발명은 반도체소자 제조 방법에 관한 것으로 특히, 자기정렬콘택(Self Align Contact; 이하 SAC이라 함)의 오정렬에 따른 공정 마진을 개선할 수 있는 반도체소자 제조방법에 관한 것이다.
반도체소자의 집적도가 증가함에 따라 단위 소자의 수직 배열 구조가 사용되고 있으며, 이들 단위 소자간의 전기적 연결을 위해 플러그 형성기술이 채용되었는 바, 현재는 이러한 콘택 플러그 형성 기술이 반도체소자 공정 기술에 있어서 일반화되었다.
도 1은 비트라인 형성을 위한 워드라인과 비트라인을 포함한 전도막패턴이 개략적으로 도시된 반도체소자의 평면도이다.
도 1을 참조하면, 일방향으로 복수의 게이트전극 예컨대, 워드라인(W/L)이 배치되어 있으며, 워드라인(W/L)과 교차하는 방향으로 비트라인(B/L)이 배치되어 있다. 비트라인(B/L)은 랜딩플러그콘택(Landing plug contact)을 통해 기판의 활성영역(도시하지 않음)과 비트라인콘택(BLC)를 통해 콘택되어 있으며, LPC1 공정시 후속 캐패시터 형성을 위한 스토리지노드콘택(Storage node contact, SNC)이 형성되어 있다.
한편, 전술한 반도체소자의 제조 공정 중 스토리지노드콘택을 형성하는 공정에서 반도체소자기 고집적화될 수록 디자인 룰(Design rule)에 따른 공정 마진이 감소되어 오버레이(Overay) 마진이 감소한다.
따라서, 스토리지노드 콘택 등을 형성하기 위한 SAC 식각용 마스크의 오정렬이 발생하였을 경우에는 비트라인콘택과 후속 공정에 의해 형성되는 스토리지노드 콘택 간의 전기적 단락 현상을 유발할 수 있다.
도 1에서 비트라인콘택(BLC)과 스토리지노드콘택(SNC) 간의 간격이 'd'로 비교적 근접하여 있음을 주지할 수 있으며, 만일 비트라인콘택(BLC)을 형성하는 SAC 마스크의 형성시 화살표 방향으로 오정렬이 발생하였을 경우 스토리지노드콘택(SNC)와 비트라인콘택(BLC) 간의 단락이 발생한다.
도 2는 도 1을 X-X' 방향으로 절취한 단면도이다.
도 2를 참조하면, 기판(10) 상에 전도막(11)과 하드마스크(12)로 구성된 워드라인(W/L)이 일정 간격으로 배치되어 있으며, 워드라인(W/L) 측벽에는 스페이서(13)가 형성되어 있다.
워드라인(W/L) 사이에는 기판(10)의 불순물접합층(14)과 콘택된 플러그(16)가 제1절연막(15, 일명 워드라인 절연막이라 함) 및 하드마스크(12)와 실질적으로 평탄화되어 형성되어 있다. 비트라인콘택 플러그(18)가 제2절연막(17)을 관통하여 플러그(16)에 콘택되어 있으며, 비트라인콘택 플러그(18) 상부에는 비트라인(B/L)이 형성되어 있다. 비트라인(B/L)은 제3절연막(19, 일명 비트라인 절연막이라 함)에 의해 서로 격리되어 있으며, 스토리지노드콘택 플러그(20)가 제3절연막(19)과 제2절연막(17)을 관통하여 플러그(16)에 콘택되어 있다.
이렇듯, 오정렬이 발생하지 않을 경우에는 소자의 특성에 큰 문제가 발생하지 않는다.
도 3은 도 1에서 비트라인콘택의 오정렬이 발생하였을 경우에 대한 X-X' 단면을 도시한다.
도 3을 참조하면, 도 1에서 화살표 방향으로 비트라인콘택(BLC)의 오정렬이 발생하였다. 따라서, 비트라인콘택 플러그(18)는 화살표 방향 즉, 스토리지노드콘택 방향으로 이동하게 된다. 따라서, 비트라인콘택 플러그(18)와 스토리지노드 콘택 플러그(20)은 도시된 '21'과 같이 서로 근접하게 된다.
스토리지노드콘택의 경우 비트라인과 오버랩시킨다. 따라서, 스토리지노드콘택 플러그와 비트라인콘택 플러그는 적어도 200Å ∼ 300Å 정도의 간격을 간격을 가져야 한다.
따라서, 오정렬 마진이 부족할 경우 제2절연막(17)의 절연성이 감소하여 스토리지노드콘택 플러그와 비트라인콘택 플러그(또는 비트라인) 간의 전기적 단락이 발생한다.
또한, 비트라인콘택의 상부 CD(Critical Dimension)가 증가했을 경우에도 스토리지노드콘택 플러그와 비트라인콘택 플러그(또는 비트라인) 간의 전기적 단락이 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 오정렬에 따른 스토리지노드콘택과 비트라인콘택 간의 전기적 단락을 방지할 수 있는 반도체소자 제조 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위해 본 발명은, 기판 상의 제1절연막을 관통하여 상기 기판에 콘택된 복수의 플러그를 형성하는 단계; 상기 플러그가 형성된 전면에 제2절연막을 형성하는 단계; 상기 제2절연막을 관통하여 상기 플러그 중 일부와 콘택되는 비트라인콘택 플러그를 형성하는 단계; 상기 비트라인콘택 플러그 상에 비트라인 형성용 물질막을 형성하는 단계; 상기 비트라인 형성용 물질막을 선택적으로 식각하여 비트라인을 형성하는 단계; 및 상기 비트라인의 형성에 의해 노출되면서 스토리지노드콘택 예정 영역에 인접한 상기 비트라인콘택 플러그의 일부분을 식각하는 단계를 포함하는 반도체소자 제조방법을 제공한다.
본 발명은 비트라인콘택 플러그를 형성한 다음, 비트라인콘택 플러그에서 스토리지노드콘택 예정 영역과 인접한 영역에 해당하는 그 일부를 제거함으로써, 비트라인콘택 형성시 스토리지노드콘택 예정 영역으로 오정렬이 발생하더라도 비트라인콘택 플러그와 후속 공정에서 형성되는 스토리지노드콘택 플러그간에 최소한의 간격을 갖도록 한다.
이 때, 스토리지노드 방향의 비트라인의 CD 보다 넓은 비트라인콘택의 CD의 일부를 리세스시키는 것이 바람직하다.
이로 인해 스토리지노드콘택 플러그와 비트라인콘택 플러그(비트라인) 간의 전기적 단락을 방지한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 4a 내지 도 4d는 본 발명의 일실시예에 따른 반도체소자 제조 공정을 도시한 단면도이다.
도 4a는 게이트전극 패턴 사이에 플러그(46)가 형성된 공정 단면을 나타낸다.
공정을 구체적으로 살펴 보면, 반도체소자를 이루기 위한 여러 요소가 형성된 기판(40) 상에 LOCOS 또는 STI 공정을 통해 필드산화막(도시하지 않음)을 형성하여 활성영역과 소자분리영역을 구분한다.
활성영역에 이웃하는 복수의 전도막패턴 예컨대, 게이트전극 패턴을 형성하는 바, 산화막 계열의 게이트절연막(도시하지 않음)을 증착하고, 그 상부에 텅스텐 등의 금속막, 텅스텐 질화막 같은 금속 질화막, 텅스텐 실리사이드 등의 금속 실리사이드 또는 폴리실리콘 등을 단독 또는 조합하여 게이트 전도막(41)을 증착한 다음, 질화막 계열의 하드마스크용 절연막(42)을 증착한다.
이어서, 게이트전극 패턴 형성용 포토레지스트 패턴(도시하지 않음)을 형성 한 다음, 상기 포토레지스트 패턴을 식각마스크로 하드마스크용 절연막(42)과 게이트 전도막(41)과 게이트절연막을 식각함으로써, 하드마스크용 절연막(42)과 게이트 전도막(41) 및 게이트절연막이 적층된 구조의 게이트전극 패턴을 형성한다.
계속해서, 게이트전극 패턴이 형성된 전체 프로파일을 따라 질화막 계열의 식각정지막(43)을 얇게 증착한다. 여기서, 식각정지막(43)의 물질로 질화막 계열의 물질을 사용하는 이유는 후속 플러그 형성을 위한 SAC 식각 공정시 층간절연용 절연막으로 주로 사용되는 산화막과의 식각선택비를 얻을 수 있고, 또한 게이트전극 패턴의 식각 손실을 방지하기 위한 것이다.
이어서, 이온주입 마스크(도시하지 않음)를 이용한 이온주입 공정을 통해 게이트전극 패턴 사이에 소스/드레인 등의 불순물접합층(44)을 형성하는 구체적인 공정은 생략한다.
이어서, 게이트전극 패턴과 기판(40) 상부를 충분히 덮으며 층간절연을 위해 BPSG막 등의 산화막 계열의 제1절연막(45)을 증착한다.
여기서, 제1절연막(45)은 전술한 BPSG막 이외에 PSG막 또는 BSG막 등을 그 예로 들 수 있으며, 이들은 통상적으로 증착 후 소정의 온도에서 열처리하여 플로우시키는 공정이 수반된다. 또한, HDP 산화막이나 APL막을 이용할 수도 있으며, 그 두께는 5000Å ∼ 10000Å 정도가 되도록 한다.
다음으로, 게이트전극 패턴 사이의 기판(40) 구체적으로, 기판(40) 표면의 불순물접합층(44)을 노출시키는 공정을 실시한다.
구체적으로, 불순물접합층(44) 상부에 콘택되는 플러그를 형성하기 위한 SAC 식각 공정을 실시하는 바, 셀콘택 오픈마스크인 포토레지스트 패턴(도시하지 않음)을 형성한 다음, 포토레지스트 패턴을 식각마스크로 제1절연막(45)과 식각정지막(43)을 선택적으로 식각하여 게이트전극 패턴 사이의 불순물접합층(44)을 오픈시키는 콘택홀을 형성한다.
이 때, 포토레지스트 패턴과 제1절연막(45) 사이에 반사방지막(ARC, 도시하지 않음)을 형성하며, 이 때 주로 유기(Organic) 계열을 사용하며, 그 두께는 500Å ∼ 1000Å 정도가 되도록 한다.
이러한 SAC 식각 공정에 의해 식각정지막(43)은 식각되어 오픈되는 영역에서 즉, 콘택홀이 형성되는 게이트전극 패턴 측벽에서 경사 프로파일을 갖도록 하며, 그 자신은 스페이서 형태로 게이트전극 패턴 측벽에 남는다.
전술한 SAC 식각 공정 중, 유기 계열의 반사방지막을 식각하는 공정에서는 Co, Ar 또는 O2를 사용하고, 30mTorr ∼ 60mTorr압력 하에서 1000W ∼ 1800W의 파워를 사용한다. 이 때, 하부와의 식각선택비는 3:1 정도를 유지하는 것이 바람직하다.
전술한 제1절연막(45) 식각시에는 통상의 SAC 공정시 사용하는 불소계플라즈마 예컨대, C2F4, C2F6, C3F8, C4 F6, C5F8 또는 C5F10 등의 CxFy(x,y는 1 ∼ 10)를 주식각가스로 하며, 여기에 SAC 공정시 폴리머를 발생시키기 위한 가스 즉, CH2F2, C3HF5 또는 CHF3 등의 가스를 첨가하며, 이 때 캐리어 가스로 He, Ne, Ar 또는 Xe 등의 비활성 가스를 사용한다.
식각 공정시 15mTorr ∼ 50mTorr압력 하에서 1000W ∼ 2000W의 정도의 파워를 사용하는 것이 바람직하다.
여기서, 셀콘택 오픈마스크인 포토레지스트 패턴(28)으로 홀타입(Hole type), 바타입(Bar type) 또는 티타입(T Type) 등의 다양한 형상을 사용할 수 있다. 이어서, 포토레지스트 패턴을 제거한 다음, 세정 공정을 실시한다.
세정 용액으로는 황산(H2SO4)과 과수(H2O2)가 섞인 혼합 용액이나 300:1 비율의 BOE(Buffered Oxide Etchant)를 사용하며, 식각 잔류물(예컨대, 폴리머)를 제거하고 콘택홀 저면의 폭을 확장시킨다.
도 4a에서 'BLC'는 비트라인콘택 예정 영역이고, 'SNC'는 스토리지노드콘택 예정 영역이다.
계속해서, 오픈되어 노출된 불순물접합층(44)에 콘택되며 콘택홀을 충분히 매립하도록 폴리실리콘 또는 텅스텐(W) 등의 플러그용 전도성 물질막을 증착한 다음, 하드마스크는 절연막(42)이 노출되는 연마 타겟으로 CMP 등의 평탄화 공정을 실시한다.
다음으로, 격리된 복수의 플러그(46)가 형성된 전면에 제2절연막(47)을 형성한 후, 비트라인 콘택 정의를 위한 포토레지스트 패턴(도시하지 않음)을 형성한 다음, 포토레지스트 패턴을 식각마스크로 제2절연막(47)을 선택적으로 식각하여 복수의 플러그(46) 중 비트라인콘택이 이루어질 플러그(46) 표면을 오픈시키는 비트라인 콘택홀(도시하지 않음)을 형성한다.
다음으로, 오픈된 플러그(46) 표면에 콘택된 비트라인콘택 플러그(48)를 형성한다. 도 4b는 비트라인콘택 플러그(48)가 형성된 공정 단면을 나타낸다.
비트라인콘택 플러그(48)는 텅스텐을 주로 사용하고, 그 하부에 플러그(46)의 어택을 방지하기 위한 베리어막을 포함한다. 베리어막은 Ti/TiN 또는 Ta/TaN 구조의 금속막을 이용하며, 500Å ∼ 1500Å 정도의 두께로 형성하는 것이 바람직하다.
이어서, 비트라인 형성을 위한 텅스텐을 포함하는 금속막과 질화막 계열의 하드마스크용 절연막을 적층한다.
이어서, 비트라인 패턴 형성을 위한 포토레지스트 패턴을 형성한 다음, 이를 식각마스크로 하드마스크용 절연막과 비트라인용 전도막을 식각하여 전도막(49)과 하드마스크용 절연막(50)이 적층된 구조의 비트라인을 형성한다.
이 때, 도 4c에 도시된 바와 같이 스토리지노드콘택 예정 영역(SNC)과 인접한 영역에 해당하는 비트라인콘택 플러그(48)에서 그 일부를 제거함으로써, 비트라인콘택 형성시 스토리지노드콘택 예정 영역으로 오정렬이 발생하더라도 비트라인콘택 플러그와 후속 공정에서 형성되는 스토리지노드콘택 플러그간에 최소한의 간격을 갖도록 한다.
이 때, 스토리지노드 방향의 비트라인의 CD 보다 넓은 비트라인콘택의 CD의 일부를 리세스시키는 것이 바람직하며, 이로 인해 스토리지노드콘택 플러그과 비트라인콘택 플러그(비트라인) 간의 전기적 단락을 방지한다.
전도막(49)은 500Å ∼ 1500Å 정도의 두께로 형성하고, 하드마스크용 절연 막(50)은 2000Å ∼ 4000Å 정도의 두께로 형성한다.
본 실시예에서는 하드마스크용 절연막(50) 식각시에는 CF4/CHF3/O2/Ar를 사용하였고, 20mTorr ∼ 70mTorr의 압력 하에서 300W ∼ 1000W의 파워를 사용한다.
전도막(49) 식각시 과도 식각을 통해 비트라인의 폭을 초과하는 비트라인콘택 플러그(48) 만을 일부 식각하거나, 비트라인 형성 후 별도의 식각 공정을 통해 리세스시킬 수 있다.이 때, SF6/BCl3/N2/Cl2의 혼합가스를 사용하며, 20mTorr ∼ 70mTorr의 압력 하에서 300W ∼ 1000W의 파워를 사용한다.
도면부호 '51'은 비트라인콘택 플러그(48)가 리세스된 상태를 나타내며, 그 깊이는 300Å ∼ 1000Å 정도가 되도록 하는 것이 바람직하다.
도 4c는 비트라인이 형성되고, 비트라인콘택 플러그의 스토리지노드콘택 예정 영역과 인접하며 비트라인의 CD를 초과하는 일부가 리세스된 공정 단면을 나타낸다.
이어서, 리세스된(51) 비트라인콘택 플러그(48)와 비트라인이 형성된 전체 프로파일을 따라 질화막 계열의 식각정지막(52)을 증착한다. 식각정지막(52)은 후속 스토리지노드콘택 형성을 위한 식각 공정에서 비트라인의 어택을 방지하기 위한 것이다.
이어서, 전면에 산화막 계열의 제3절연막(53)을 증착한 다음, 도 4d에 도시된 바와 같이, 플러그(44) 중 스토리지노드콘택 형성용 플러그(44) 표면을 오픈시켜 스토리지노드 콘택홀을 형성하기 위한 포토레지스트 패턴(도시하지 않음)을 형 성한다.
계속해서, 포토레지스트 패턴을 식각마스크로 제3절연막(53)과 식각정지막(52) 및 제2절연막(47)을 차례로 식각하여 오픈부 즉, 스토리지노드 콘택홀을 형성한다.
전술한 건식의 식각 공정은 통상적인 SAC 공정용 레시피(Recipe)를 적용한 식각 공정으로서, 산화막 계열의 층간절연막과 질화막 계열의 식각정지막 및 하드마스크용 절연막이 고선택비를 갖도록 제1식각가스로 C3F8, C4F8, C5F8, C4F6 또는 C2F4 등의 다량의 폴리머를 유발하는 과탄소 함유가스를 사용한다.
또한, 전술한 고선택비에 식각 공정 윈도우(Window)를 증가시켜 재현성 있는 식각 공정을 확보하기 위한 제2식각가스로 CHF3, C2HF5, CH2F 2, CH3F, CH2, CH4, C2H4 또는 H2 등을 사용할 수 있다.
또한, 플라즈마 안정 및 스퍼터링 효과를 증가시켜 식각 멈춤 등을 개선시키기 위한 제3식각가스로 He, Ne, Ar, Kr 도는 Xe 등의 불활성가스를 사용할 수 있다.
한편, 전술한 제1 내지 제3 식각가스를 각각 혼합하여 사용할 수 있으며, 제1식각가스에 윈도우가 넓은 식각 공정을 확보하기 위해 CxHyFz(x,y,z ≥2)를 혼합하여 사용할 수 있다.
이어서, 스토리지노드 콘택홀을 매립하는 전도성 물질을 증착한 다음, 제3절연막(53)이 노출되는 연마 타겟으로 전도성 물질을 제거하여 스토리지노드콘택 플 러그(54)를 형성한다.
도 4d는 스토리지노드콘택 플러그가 형성된 공정 단면을 나타내며, 도시된 바와 같이 비트라인콘택 플러그가 리세스됨으로써(51) 스토리지노드콘택 플러그(54)와 'D'의 간격을 유지할 수 있다.
따라서, 스토리지노드콘택과 비트라인콘택(또는 비트라인) 간의 전기적 단락 문제를 극복할 수 있다.
전술한 바와 같이 이루어지는 본 발명은, 비트라인콘택 플러그를 형성한 다음, 비트라인콘택 플러그에서 스토리지노드콘택 예정 영역과 인접한 영역에 해당하는 그 일부를 제거함으로써, 비트라인콘택 형성시 스토리지노드콘택 예정 영역으로 오정렬이 발생하더라도 비트라인콘택 플러그와 후속 공정에서 형성되는 스토리지노드콘택 플러그간에 최소한의 간격을 갖도록 함으로써, 스토리지노드콘택 플러그와 비트라인콘택 플러그(비트라인) 간의 전기적 단락을 방지할 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은, 비트라인콘택 플러그(비트라인)과 스토리지노드콘택 플러그 간의 전기적 단락을 방지할 수 있어, 궁극적으로 반도체소자의 수율을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.

Claims (6)

  1. 기판 상의 제1절연막을 관통하여 상기 기판에 콘택된 복수의 플러그를 형성하는 단계;
    상기 플러그가 형성된 전면에 제2절연막을 형성하는 단계;
    상기 제2절연막을 관통하여 상기 플러그 중 일부와 콘택되는 비트라인콘택 플러그를 형성하는 단계;
    상기 비트라인콘택 플러그 상에 비트라인 형성용 물질막을 형성하는 단계;
    상기 비트라인 형성용 물질막을 선택적으로 식각하여 비트라인을 형성하는 단계; 및
    상기 비트라인의 형성에 의해 노출되면서 스토리지노드콘택 예정 영역에 인접한 상기 비트라인콘택 플러그의 일부분을 식각하는 단계
    를 포함하는 반도체소자 제조방법.
  2. 제 1 항에 있어서,
    상기 비트라인콘택 플러그의 일부분을 식각하는 단계는,
    상기 비트라인 형성용 물질막을 식각하여 비트라인을 형성하는 단계에서, 과도 식각을 진행함으로써 이루어지는 것을 특징으로 하는 반도체소자 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 비트라인콘택 플러그는, 텅스텐을 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  4. 제 3 항에 있어서,
    상기 비트라인콘택 플러그의 일부를 식각하는 단계에서, SF6/BCl3/N2/Cl 2의 혼합가스를 사용하는 것을 특징으로 하는 반도체소자 제조방법.
  5. 제 1 항에 있어서,
    상기 비트라인콘택 플러그의 일부를 식각하는 단계에서, 300Å 내지 1000Å의 두께 만큼 식각하는 것을 특징으로 하는 반도체소자 제조방법.
  6. 제 1 항에 있어서,
    상기 비트라인콘택 플러그의 일부를 식각하는 단계 후,
    제3절연막을 증착하는 단계;
    상기 제3절연막을 선택적으로 식각하여 상기 복수의 플러그 중 상기 스토리지노드콘택 예정 영역에 해당하는 플러그를 노출시키는 스토리지노드 콘택홀을 형성하는 단계; 및
    상기 플러그를 매립하는 스토리지노드콘택 플러그를 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체소자 제조방법.
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