KR20020091887A - 콘택 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 콘택 형성 방법에 관한 것이다. 본 발명은, 랜딩 플러그 콘택 형성 전에 스페이서용 질화막을 얇게 증착하여 콘택 형성시 콘택 영역의 면적을 넓게 확보하며, 콘택 형성을 위한 층간절연막 식각 후 질화막을 다시 한 번 얇게 증착함으로써, 후속의 세정 공정에 따른 층간절연막의 손실을 방지함과 동시에 콘택 오픈 결함을 방지할 수 있는 콘택 형성 방법을 제공하는데 그 목적이 있다. 이를 위해 본 발명은, 다수의 도전패턴이 형성된 기판 상의 표면을 따라 제1보호막 및 층간절연막을 차례로 형성하는 제1단계; 상기 층간절연막를 선택적으로 식각하여 상기 도전패턴 사이의 상기 제1보호막을 노출시키는 제2단계; 상기 노출된 제1보호막을 선택적으로 식각하여 상기 도전패턴 양측벽 및 상기 도전패턴 사이의 기판 상에 상기 제1보호막을 잔류시키는 제3단계; 상기 식각시 발생된 상기 제1보호막 상의 부산물을 제거하는 제4단계; 상기 제4단계가 완료된 결과물 표면을 따라 제2보호막을 형성하는 제5단계; 및 상기 제2보호막 및 상기 제1보호막을 선택적으로 식각하여 상기 도전패턴 사이의 기판을 노출시키는 제6단계를 포함하여 이루어지는 콘택 형성 방법을 제공한다.

Description

콘택 형성 방법{A forming method of contact}
본 발명은 반도체 장치의 제조 방법에 관한 것으로 특히, 콘택 형성 방법에 관한 것으로 더욱 상세하게는, 랜딩 플러그 콘택(Landing plug contact) 형성 방법에 관한 것이다.
통상적인 플러그는 콘택 형성 부위에만 수직 방향으로 형성된다. 한편, 집적도를 향상시키기 위한 소자의 적층 구조를 형성하기 위하여 플러그 상에 형성될 다른 도전 패턴과의 콘택을 위한 또 다른 플러그가 형성되는 바, 이러한 다층의 플러그가 중첩되게 됨에 따라 상부로 갈수록 콘택의 사이즈가 감소하게 되어 집적도를 감소시키며 오정렬에 따른 쇼트가 발생할 가능성이 높아져 공정마진이 감소하는 결과를 초래하므로 콘택 형성 부위 및 그 주변 영역까지 확장시켜 콘택 마진을 높일 수 있는 랜딩 플러그를 주로 이용하게 되었다.
그러나, 반도체 소자의 고집적화에 따라 이러한 랜딩 플러그 콘택 사이즈도 점점 작아지게 되어 오정렬(Misalign)과 콘택 오픈 결함(Contact open fail) 등의 문제가 발생하는 바, 이러한 문제점 역시 소자의 집적도 및 수율 향상을 위해 해결해야 할 과제로 남아 있다.
도 1a 내지 도 1c는 종래기술에 콘택 형성 공정을 도시한 단면도이며, 도 2는 도 1b에서 층간절연막이 선택적으로 식각된 구조를 도시한 평면도이다.
먼저, 도 1a에 도시된 바와 같이, 반도체 소자를 형성하기 위한 여러 요소가형성된 기판(1) 상에 게이트용 폴리실리콘층(3)과 텅스텐 실리사이드 등의 게이트용 실리사이드층(4)이 적층된 다수의 워드라인을 형성한다.
구체적으로, 기판(1)과 게이트용 폴리실리콘층(3) 사이에 게이트 산화막(2)을 형성하며, 게이트용 실리사이드층(4) 상에 후속의 자기 정렬 식각 등에 의한 게이트의 손실을 방지하기 위한 하드마스크 질화막(5)을 형성한다.
이어서, 워드라인을 포함하는 기판 전면에 워드라인 스페이서용 질화막(6)과 층간절연막(7)을 차례로 형성한 후, 화학 기계적 연마(Chemical Mechanical Polishing; 이하 CMP라 함) 공정으로 층간절연막(7)을 평탄화시킨 다음, 후속 공정에 의해 형성될 전하저장 전극(Storage node)과 비트라인(Bitline)과 연결되는 콘택 부분을 정의하기 위해 층간절연막(7) 상에 감광막 패턴(9)을 형성한다.
여기서, a-a' 및 b-b' 방향은 도 2의 평면도 상에서 구조물을 그 방향으로 절단한 방향을 도시한 것이다.
다음으로, 도 1b에 도시된 바와 같이, 감광막 패턴(10)을 식각 마스크로 한 식각 공정으로 층간절연막(7)의 노출된 부분을 식각하여, 전하저장 전극과 비트라인과 연결하는 랜딩 플러그 콘택(8)을 동시에 자기정렬 콘택(Self-Aligned Contact; 이하 SAC라 함) 방법으로 형성한다.
다음으로, 도 1c에 도시된 바와 같이, 세정 공정을 실시하여 콘택 형성에 따른 폴리머 등의 레지듀(A)를 제거한다.
한편, SAC 공정시 하드마스크 질화막(5)의 어택(Attack)을 최소화하기 위해 선택비가 높은 식각 물질을 사용하며, 하드마스크 질화막(5)과 스페이서용질화막(6)은 식각시 다량의 폴리머를 유발하게 되어 발생되는 폴리머에 의해 콘택 형성 부위에 경사(A)를 유발하게 되므로써, 'B'와 같이 오픈되는 영역이 좁아져 전체적인 소자의 저항을 증가시키는 요인으로 작용하거나, 심할 경우 'C'와 같이 콘택 오픈 결함이 발생하게 되는 바, 이것은 집적화가 가속화됨에 따라 더욱 큰 문제로 부각될 가능성이 있으며, 이러한 폴리머는 세정공정을 통해 용이하게 제거되지 않는다.
또한, 이러한 폴리머(A)를 제거하여 콘택 부분의 면적을 높이기 위해 세정 공정을 증가시킬 경우 'D'와 같이 층간절연막(7)의 손실이 심하게 되어 결국, 층간절연막의 고유의 특성인 소자간 아이솔레이션(Isolation)을 떨어뜨려 그에 따른 소자간의 쇼트의 가능성이 증대된다.
도 3은 상기 도 1c에 도시된 층간절연막(7)의 손실(D)을 나타내는 SEM(Scanning Electron Microscopy) 사진이다.
다음으로, 도면에 도시되지는 않았지만 결과물 전면에 플러그 콘택용 폴리실리콘을 증착한 후, CMP 공정으로 하드마스크 질화막(5)이 충분히 노출되는 시점까지 플러그 콘택용 폴리실리콘층과 층간절연막(7) 및 스페이서용 질화막(6)을 연마하여 폴리 콘택 형성 공정을 완료한다.
상기한 바와 같이 종래의 랜딩 플러그 형성 방법은 고집적화에 따른 콘택 사이즈의 감소와 다층 배선 구조에 부응하기에는 미약한 치명적인 문제점이 있다.
상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, 랜딩 플러그 콘택 형성 전에 스페이서용 질화막을 얇게 증착하여 콘택 형성시 콘택 영역의 면적을 넓게 확보하며, 콘택 형성을 위한 층간절연막 식각 후 질화막을 다시 한 번 얇게 증착함으로써, 후속의 세정 공정에 따른 층간절연막의 손실을 방지함과 동시에 콘택 오픈 결함을 방지할 수 있는 콘택 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래기술에 따른 콘택 형성 공정을 도시한 단면도,
도 2는 층간절연막이 선택적으로 식각된 구조를 도시한 평면도,
도 3은 상기 도 1c에 도시된 층간절연막의 손실을 나타내는 SEM 사진,
도 4a 내지 도 4d는 본 발명에 콘택 형성 공정을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
40 : 기판
41 : 게이트 산화막
42 : 게이트용 폴리실리콘층
43 : 게이트용 실리사이드층
44 : 하드마스크 질화막
45 : 제1보호막
46 : 층간절연막
47 : 제2보호막
48 : 콘택홀
상기와 같은 문제점을 해결하기 위해 본 발명은, 다수의 도전패턴이 형성된 기판 상의 표면을 따라 제1보호막 및 층간절연막을 차례로 형성하는 제1단계; 상기 층간절연막를 선택적으로 식각하여 상기 도전패턴 사이의 상기 제1보호막을 노출시키는 제2단계; 상기 노출된 제1보호막을 선택적으로 식각하여 상기 도전패턴 양측벽 및 상기 도전패턴 사이의 기판 상에 상기 제1보호막을 잔류시키는 제3단계; 상기 식각시 발생된 상기 제1보호막 상의 부산물을 제거하는 제4단계; 상기 제4단계가 완료된 결과물 표면을 따라 제2보호막을 형성하는 제5단계; 및 상기 제2보호막 및 상기 제1보호막을 선택적으로 식각하여 상기 도전패턴 사이의 기판을 노출시키는 제6단계를 포함하여 이루어지는 콘택 형성 방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한도 4a 내지 도 4d를 참조하여 상세하게 설명한다.
도 4a 내지 도 4d는 본 발명의 일실시예에 따른 콘택 형성 공정을 도시한 단면도이다.
먼저, 도 4a에 도시된 바와 같이, 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판(40) 상에 게이트용 폴리실리콘층(42)과 텅스텐 실리사이드 등의 게이트용 실리사이드층(43)이 적층된 다수의 도전패턴 예컨대, 워드라인(이하 워드라인이라 함)을 형성한다.
즉, 기판(40)과 게이트용 폴리실리콘층(42) 사이에 게이트 산화막(41)을 형성하며, 게이트용 실리사이드층(43) 상에 후속의 자기 정렬 식각 등에 의한 게이트의 손실을 방지하기 위한 하드마스크 질화막(44)을 형성한다.
이어서, 워드라인을 포함하는 기판 전면에 워드라인 스페이서용 질화막 등의 보호막(45)과 층간절연막(46)을 차례로 형성한 후, CMP 공정으로 층간절연막(46)을 평탄화시킨 다음, 후속 공정에 의해 형성될 전하저장 전극과 비트라인과 연결되는 콘택 부분을 정의하기 위해 층간절연막(46) 상에 감광막 패턴(49)을 형성한다.
구체적으로, 상기 보호막(45)은 통상적인 스페이서용 질화막 보다 얇은 50Å ∼ 200Å의 두께로 하며, 층간절연막(46)은, BPSG(BoroPhosphorSilicate Glass), HDP(High Density Plasma) 산화막 또는 PSG(Phospho-Silicate Glass) 등의 산화막 계열 물질막을 이용한다.
여기서, a-a' 및 b-b' 방향은 도 2의 평면도 상에서 구조물을 그 방향으로 절단한 방향을 도시한 것이다.
다음으로, 도 4b에 도시된 바와 같이, 감광막 패턴(49)을 식각 마스크로 한 식각 공정으로 층간절연막(46)을 선택적으로 식각하여, 전하저장 전극과 비트라인과 연결하는 콘택 형성 예정 영역을 정의하는 바, 이때 워드라인 사이의 보호막(45)이 노출되도록 하며, 노출된 보호막(45)을 선택적으로 식각하여 워드라인 양측벽과 워드라인 사이의 기판(40) 상에 보호막(45)이 잔류하도록 하는 바, 15 mTorr 내지 50 mTorr의 압력 및 1000W 내지 2000W의 파워를 유지하며 C4F8, CH2F2, Ar, O2, Co 등의 가스 또는 이들의 혼합가스를 이용한다.
이때, b-b' 방향의 단면에서는 층간절연막(46) 사이의 기판(40)이 노출된다.
이어서, 식각시 발생하는 부산물인 폴리머를 제거하기 위해 세정공정을 실시하는 바, 황산(H2SO4)과 과산화수소수(H2O2)가 300:1로 혼합된 완충산화막 식각제(Buffered Oxide Etchant; BOE)를 이용하여 70초 ∼ 200초 동안 실시한다.
따라서, 보호막(45)을 종래에 비해 얇게 증착함으로써, 식각시 공정 마진이 증가되며, 이에따라 생성되는 폴리머의 양도 줄어들게 되어 콘택 영역에서의 면적이 넓어짐과 동시에 후속 공정에 다른 콘택 오픈 결함의 확률을 최소화할 수 있다.
다음으로, 도 4c에 도시된 바와 같이, 결과물 표면을 따라 질화막 등의 보호막(47)을 50Å ∼ 200Å의 두께의 두께로 얇게 형성한다.
다음으로, 도 4d에 도시된 바와 같이, 보호막(47)과 보호막(45)를 선택적으로 식각하여 워드라인 사이의 기판(40)을 노출시키는 콘택홀(48)을 형성한 후 세정 상기한 바와 같은 동일한 조건 하에 세정 공정을 실시하여 부산물인 폴리머를 제거하는 바, b-b'에서는 이러한 세정시 보호막(47)이 층간절연막(46)의 측벽을 보호하는 스페이서 형태로 잔류하게 되어 층간절연막(46)의 손실을 방지하게 되며, a-a'에서는 세정 공정을 통해 폴리머를 충분히 제거하며, 보호막(45)에 의해 미리 콘택 영역이 확보됨에 따라 콘택 오픈 결함 등의 문제점을 방지할 수 있게 되며, 콘택 영역 감소에 따른 저항 증가를 최소화할 수 있게 된다.
여기서, 콘택홀(48) 형성을 위한 식각시, 20 mTorr ∼ 50 mTorr의 압력 및 300W ∼ 800W의 파워 하에서 실시하며, CF4, CHF3, Ar 등의 가스 또는 이들의 혼합가스를 이용한다.
다음으로, 도면에 도시되지는 않았지만 결과물 전면에 플러그 콘택용 폴리실리콘을 증착한 후, CMP 공정으로 하드마스크 질화막(44)이 충분히 노출되는 시점까지 플러그 콘택용 폴리실리콘층과 층간절연막(46) 및 보호막(45)을 연마하거나, 선택적 에피택셜 성장(Selective Epitaxial Growth; SEG)법을 이용하여 콘택홀(48) 내부를 부분 매립함으로써 후속의 CMP 공정을 생략할 수도 있다.
상기한 바와 같이 이루어지는 본 발명은, 랜딩 플러그 콘택 형성 전에 스페이서용 질화막을 얇게 증착하여 콘택 형성시 콘택 영역의 면적을 넓게 확보하며, 콘택 형성을 위한 층간절연막 식각 후 질화막을 다시 한 번 얇게 증착함으로써, 후속의 세정 공정에 따른 층간절연막의 손실을 방지함과 동시에 콘택 오픈 결함을 방지할 수 있음을 실시예를 통해 알아 보았다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은, 콘택 형성시 넓은 콘택 영역을 확보함으로써, 콘택 저항저감 및 콘택 오픈 결함을 방지할 수 있으며, 세정 공정에 따른 층간절연막의 손실을 방지하여 소자간 쇼트의 가능성을 최소화함으로써, 궁극적으로 소자의 특성 및 수율을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.

Claims (9)

  1. 반도체 소자 제조 방법에 있어서,
    다수의 도전패턴이 형성된 기판 상의 표면을 따라 제1보호막 및 층간절연막을 차례로 형성하는 제1단계;
    상기 층간절연막를 선택적으로 식각하여 상기 도전패턴 사이의 상기 제1보호막을 노출시키는 제2단계;
    상기 노출된 제1보호막을 선택적으로 식각하여 상기 도전패턴 양측벽 및 상기 도전패턴 사이의 기판 상에 상기 제1보호막을 잔류시키는 제3단계;
    상기 식각시 발생된 상기 제1보호막 상의 부산물을 제거하는 제4단계;
    상기 제4단계가 완료된 결과물 표면을 따라 제2보호막을 형성하는 제5단계; 및
    상기 제2보호막 및 상기 제1보호막을 선택적으로 식각하여 상기 도전패턴 사이의 기판을 노출시키는 제6단계
    를 포함하여 이루어지는 콘택 형성 방법.
  2. 제 1 항에 있어서,
    상기 제1, 2 보호막은, 질화막인 것을 특징으로 하는 콘택 형성 방법.
  3. 제 1 항에 있어서,
    상기 제1, 2 보호막은, 50Å 내지 200Å의 두께인 것을 특징으로 하는 콘택 형성 방법.
  4. 제 1 항에 있어서,
    상기 제2단계의 식각은, 15 mTorr 내지 50 mTorr의 압력 및 1000W 내지 2000W의 파워 하에서 실시하는 것을 특징으로 하는 콘택 형성 방법.
  5. 제 4 항에 있어서,
    상기 제2단계의 식각은, C4F8, CH2F2, Ar, O2또는 CO 중 적어도 어느 하나의 가스를 이용하는 것을 특징으로 하는 콘택 형성 방법.
  6. 제 1 항에 있어서,
    상기 제4단계는, 황산과 과산화수소수가 300대 1의 비율로 혼합된 완충 산화막 에천트를 이용하는 것을 특징으로 하는 콘택 형성 방법.
  7. 제 1 항에 있어서,
    상기 제4단계는, 70초 내지 200초 동안 실시하는 것을 특징으로 하는 콘택 형성 방법.
  8. 제 1 항에 있어서,
    상기 제6단계의 식각은, 20 mTorr 내지 50 mTorr의 압력 및 300W 내지 800W의 파워 하에서 실시하는 것을 특징으로 하는 콘택 형성 방법.
  9. 제 8 항에 있어서,
    상기 제6단계의 식각은, CF4, CHF3, 또는 Ar 중 적어도 어느 하나의 가스를 이용하는 것을 특징으로 하는 콘택 형성 방법.
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* Cited by examiner, † Cited by third party
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KR100924005B1 (ko) * 2002-12-26 2009-10-28 주식회사 하이닉스반도체 랜딩플러그를 구비하는 반도체 소자의 제조 방법

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KR100924005B1 (ko) * 2002-12-26 2009-10-28 주식회사 하이닉스반도체 랜딩플러그를 구비하는 반도체 소자의 제조 방법

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