KR20040038049A - 반도체 소자의 콘택 형성 방법 - Google Patents

반도체 소자의 콘택 형성 방법 Download PDF

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Abstract

본 발명은 산화막스페이서와 질화막스페이서의 이중스페이서를 적용할 때 산화막스페이서가 습식케미컬에 의해 어택받는 것을 방지하는데 적합한 반도체 소자의 콘택 형성 방법을 제공하기 위한 것으로, 본 발명의 반도체 소자의 콘택 형성 방법은 반도체 기판 상부에 복수개의 게이트라인을 형성하는 단계, 상기 복수개의 게이트라인의 양측벽에 상기 게이트라인보다 높이가 낮은 제1 게이트스페이서(산화막)를 형성하는 단계, 상기 제1 게이트스페이서를 포함한 상기 반도체 기판상에 식각배리어막을 형성하는 단계, 상기 식각배리어막상에 층간절연막을 형성하는 단계, 상기 층간절연막을 자기정렬방식으로 식각하여 상기 게이트라인 사이에 제공되는 콘택홀을 일부 오픈시키는 단계, 상기 일부 오픈된 콘택홀내에 노출된 상기 식각배리어막을 식각하여 상기 콘택홀내의 상기 제1 게이트스페이서를 에워싸면서 상기 게이트라인의 측벽에 접하는 제2 게이트스페이서(질화막)를 형성하는 단계, 및 상기 콘택홀내에 콘택플러그를 형성하는 단계를 포함한다.

Description

반도체 소자의 콘택 형성 방법{Method of forming contact in semiconductor device}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 랜딩플러그(Landing plug) 구조를 갖는 반도체소자의 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 워드라인과 같은 전도라인 간의 간극이 좁아지고 있으며, 이에 따라 콘택 공정 마진이 줄어들고 있다. 이러한 콘택 공정 마진을 확보하기 위하여 자기정렬콘택(Self Aligned Contact; SAC) 공정을 진행하고 있다.
이 경우 게이트스페이서를 자기정렬콘택 식각시 배리어로 사용하기 위해 질화막을 사용하고 있다.
그러나, 질화막은 산화막에 비해 절연성이 떨어져 어느 일정 두께이상 확보되지 못할 경우 자기정렬콘택 페일(SAC fail)을 발생시키는 문제가 있다.
자기정렬콘택 수율을 개선하기 위해 게이트스페이서인 질화막의 두께를 높일 경우 오픈 면적 감소로 후속 랜딩플러그 콘택 식각시 공정 마진이 감소하고, 이로 인해 콘택이 오픈되지 않는 문제가 발생한다.
따라서, 이와 같은 질화막의 한계를 개선하기 위해 게이트스페이서로 산화막을 적용하는 경우에는, 산화막이 자기정렬콘택 배리어 역할을 못해 자기정렬콘택 페일을 유발하는 문제가 발생한다.
전술한 문제점들을 해결하기 위해 최근에는 게이트스페이서를 산화막과 질화막을 다중층(multi-layer)으로 적용하는 방법이 제안되었다.
도 1a는 종래기술에 따른 반도체 소자를 도시한 도면이다.
도 1a를 참조하면, 반도체 기판(11) 상부에 게이트산화막(12), 폴리실리콘막(13), 텅스텐막(14), 하드마스크(15)의 순서로 적층된 게이트라인이 형성되고, 게이트 라인의 양측벽에 산화막스페이서(16)와 질화막스페이서(17)의 이중 스페이서가 접한다.
그리고, 게이트라인을 포함한 반도체 기판(11) 상부에 층간절연막(18)이 형성되고, 층간절연막(18)이 자기정렬콘택 식각되어 제공하는 콘택홀내에 랜딩플러그 구조의 폴리실리콘 플러그(19)가 형성된다.
그러나, 도 1a의 종래기술에서는 산화막스페이서(16)와 질화막스페이서(17)를 형성한 후 콘택 식각을 수행하므로 콘택오픈불량이 발생하기 쉽고, 아울러 공정마진을 확보하기 어렵다.
또한, 상술한 종래기술은, 도 1b에 도시된 바와 같이, 콘택홀 형성후 수반되는 후속 여러 번의 세정 공정에서 습식케미컬(wet chemical)에 의해 산화막스페이서(16)가 어택(attack) 받고, 이로 인해 플러그용 폴리실리콘막 증착시 자기정렬콘택 페일이 발생하는 문제가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로, 산화막스페이서와 질화막스페이서의 이중스페이서를 적용할 때 산화막스페이서가 습식케미컬에 의해 어택받는 것을 방지하는데 적합한 반도체 소자의 콘택 형성 방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 콘택오픈불량을 억제하고 콘택식각의 공정 마진을 확보하는데 적합한 반도체 소자의 콘택 형성 방법을 제공하는데 있다.
도 1a는 종래기술에 따른 반도체 소자를 도시한 도면,
도 1b는 종래기술에 따른 습식케미컬 어택을 도시한 도면,
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 콘택 형성 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 게이트산화막
23 : 폴리실리콘막 24 : 텅스텐막
25 : 하드마스크 27 : 산화막스페이서
29 : 층간절연막 31 : 콘택홀
32 : 질화막스페이서
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 콘택 형성 방법은 반도체 기판 상부에 복수개의 게이트라인을 형성하는 단계, 상기 복수개의 게이트라인의 양측벽에 상기 게이트라인보다 높이가 낮은 제1 게이트스페이서를 형성하는 단계, 상기 제1 게이트스페이서를 포함한 상기 반도체 기판상에 식각배리어막을 형성하는 단계, 상기 식각배리어막상에 층간절연막을 형성하는 단계, 상기 층간절연막을 자기정렬방식으로 식각하여 상기 게이트라인 사이에 제공되는 콘택홀을 일부 오픈시키는 단계, 상기 일부 오픈된 콘택홀내에 노출된 상기 식각배리어막을 식각하여 상기 콘택홀내의 상기 제1 게이트스페이서를 에워싸면서 상기 게이트라인의 측벽에 접하는 제2 게이트스페이서를 형성하는 단계, 및 상기 콘택홀내에 콘택플러그를 형성하는 단계를 포함함을 특징으로 하며, 상기 제1 게이트스페이서는 산화막이고, 상기 제2 게이트스페이서는 질화막인 것을 특징으로 하고, 상기 제1 게이트스페이서를 형성하는 단계는 상기 복수개의 게이트라인을 포함한 상기 반도체 기판상에 산화막을 증착하는 단계, 및 상기 산화막을 에치백하되 과도식각을 수반하여 상기 산화막으로 된 상기 제1 게이트스페이서를 형성하는 단계를 포함함을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 콘택 형성 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(21) 상부에 게이트산화막(22), 폴리실리콘막(23), 텅스텐막(24), 하드마스크(25)의 순서로 적층된 게이트라인을 형성한다. 여기서, 하드마스크(25)는 질화물을 이용한다.
다음에, 게이트라인을 포함한 반도체 기판(21) 상부에 산화막(26)을 얇게 증착한다.
이때, 산화막(26)은 HTO(High Temperature Oxide), MTO(Middle Temperature Oxide) 또는 USG(Undoped Silicate Glass)를 이용하고, 이들 산화막(26)은 50Å∼100Å 두께로 증착된다.
도 2b에 도시된 바와 같이, 산화막(26)을 에치백하여 게이트라인의 양측벽에 접하는 제1 게이트스페이서(27)를 형성하되, 에치백은 과도 식각을 수반한다.
이때, 제1 게이트스페이서(27)는 얇은 두께의 산화막(26)을 과도식각하여 형성하므로, 게이트라인의 양측벽을 에워싸는 형태가 아닌 게이트라인의 양측벽을 일부 에워싸는 높이로 형성된다. 즉, 자기정렬콘택 페일이 발생하는 위치까지 낮추어 형성한다.
따라서, 적어도 게이트전극을 이루는 텅스텐막(24)의 측면을 덮는 높이로 형성하여 후속 세정에 의한 습식케미컬 어택을 방지한다.
한편, 산화막(26)의 에치백은 20mtorr∼50mtorr의 압력범위에서 300W∼800W의 파워를 인가하면서 CHF3/CF4/Ar의 혼합 가스를 사용하여 진행되며, 제1 게이트스페이서(27)의 높이를 낮추기 위해 산화막(26)의 과도 식각(Over etch)이 수반된다.
도 2c에 도시된 바와 같이, 제1 게이트스페이서(27) 및 게이트라인을 포함한 반도체 기판(21) 상부에 질화막(28)을 증착한다. 이때, 질화막(28)은 50Å∼150Å 두께로 증착된다.
이와 같이, 자기정렬콘택 페일 관점에서 절연효과가 질화막(28)보다 우수한 산화막(26)으로 된 제1 게이트스페이서(27)를 형성하므로 질화막(28)을 얇게 증착해도 된다.
다음에, 질화막(28)상에 층간절연막(29)을 증착한 후, 층간절연막(29)상에 랜딩플러그 마스크(30)를 형성한다. 이때, 층간절연막(29)은 BPSG(Boro Phospho Silicate Glass), PSG(Phosphorous Silicate Glass), HDP(High Density Plasma) 산화막 또는 USG(Undoped Silicate Glass)을 이용하고, 이 층간절연막(29)의 두께는 3000Å∼7000Å이다.
도 2d에 도시된 바와 같이, 랜딩플러그 마스크(30)를 식각마스크로 질화막(28)에서 식각이 멈추도록 층간절연막(29)을 식각하여 게이트라인 사이에 제공되는 콘택홀(31)의 일부를 오픈시킨다. 이상의 과정을 랜딩플러그 콘택 식각(Landing plug contact etch)이라고 일컬으며, 질화막(28)은 식각배리어막(etch barrier) 역할을 한다.
이와 같은 랜딩 플러그 콘택 식각시, 20mtorr∼60mtorr의 압력범위에서 1000W∼2000W의 파워를 인가하고, C4F6/C4F8/CH2F2/O2/Ar/CO의 혼합가스를 식각가스로 이용한다.
도 2e에 도시된 바와 같이, 랜딩플러그 마스크(30)를 스트립한 후 세정과정을 진행한다.
세정공정후, 잔류하는 질화막(28)을 에치백하여 콘택홀(31)을 완전히 오픈시킴과 동시에 콘택홀(31)내에 드러나는 제1 게이트스페이서(27) 및 게이트라인의 측벽에 제2 게이트스페이서(32)를 형성한다.
이때, 질화막(28)의 식각시, 20mtorr∼50mtorr의 압력범위에서 300W∼800W의 파워를 인가하고, C4F6/C4F8/CH2F2/O2/Ar/CO의 혼합가스를 식각가스로 이용한다.
전술한 바와 같은 제2 게이트스페이서(32)는 제1 게이트스페이서(27)가 외부로 노출되지 않도록 에워싸는 형태로 형성되며, 이를 위해 질화막(28) 식각시 과도식각을 진행하지 않는다.
따라서, 산화막으로 된 제1 게이트스페이서(27)를 자기정렬콘택 페일이 발생하는 위치까지 낮추어 형성한 후 질화막으로 된 제2 게이트스페이서(32)를 형성하므로 후속 습식세정 공정에 의한 습식케미컬 어택을 방지한다.
그리고, 콘택홀(31) 오픈시 질화막스페이서(32)를 형성하므로 콘택오픈불량이 방지된다.
도 2f에 도시된 바와 같이, 콘택홀(31)을 채울때까지 층간절연막(29)상에 폴리실리콘막을 증착한 후, 폴리실리콘막을 에치백(etchback) 또는 화학적기계적연마(Chemical Mechanical Polishing; CMP)하여 콘택홀(31)내에 폴리실리콘 플러그(33)를 형성한다.
전술한 실시예에 의하면, 절연효과가 질화막보다 우수한 산화막을 증착하여 제1 게이트스페이서(27)를 미리 형성하므로 질화막(28)을 얇게 증착할 수 있고, 이로써 게이트라인간 오픈 면적을 증대시켜 후속 랜딩플러그 콘택 식각 공정시 콘택오픈불량이 억제되고 공정마진을 증대시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 산화막으로 된 제1 게이트스페이서와 질화막으로 된 제2 게이트스페이서의 이중스페이서를 적용하더라도 후속 세정시의 습식케미컬에 의한 산화막 어택을 방지하므로 자기정렬콘택공정의 수율을 개선할 수 있는 효과가 있다.
또한, 이중스페이서중 하나의 스페이서만 콘택 식각전에 형성하므로 랜딩플러그 콘택 공정시 콘택오픈불량을 방지하면서 공정마진을 증대시킬 수 있으므로 제조 공정의 수율을 향상시키고 공정을 안정화시킬 수 있는 효과가 있다.

Claims (9)

  1. 반도체 기판 상부에 복수개의 게이트라인을 형성하는 단계;
    상기 복수개의 게이트라인의 양측벽에 상기 게이트라인보다 높이가 낮은 제1 게이트스페이서를 형성하는 단계;
    상기 제1 게이트스페이서를 포함한 상기 반도체 기판상에 식각배리어막을 형성하는 단계;
    상기 식각배리어막상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 자기정렬방식으로 식각하여 상기 게이트라인 사이에 제공되는 콘택홀을 일부 오픈시키는 단계;
    상기 일부 오픈된 콘택홀내에 노출된 상기 식각배리어막을 식각하여 상기 콘택홀내의 상기 제1 게이트스페이서를 에워싸면서 상기 게이트라인의 측벽에 접하는 제2 게이트스페이서를 형성하는 단계; 및
    상기 콘택홀내에 콘택플러그를 형성하는 단계
    를 포함함을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  2. 제1 항에 있어서,
    상기 제1 게이트스페이서는 산화막이고, 상기 제2 게이트스페이서는 질화막인 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  3. 제1 항에 있어서,
    상기 제1 게이트스페이서를 형성하는 단계는,
    상기 복수개의 게이트라인을 포함한 상기 반도체 기판상에 산화막을 증착하는 단계; 및
    상기 산화막을 에치백하되 과도식각을 수반하여 상기 산화막으로 된 상기 제1 게이트스페이서를 형성하는 단계
    를 포함함을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  4. 제3 항에 있어서,
    상기 산화막의 에치백은, 20mtorr∼50mtorr의 압력범위에서 300W∼800W의 파워를 인가하면서 CHF3/CF4/Ar의 혼합 가스를 사용하여 진행되는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  5. 제3 항에 있어서,
    상기 산화막은 50Å∼100Å 두께로 증착되는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  6. 제1 항에 있어서,
    상기 콘택홀을 일부 오픈시키는 단계는,
    20mtorr∼60mtorr의 압력범위에서 1000W∼2000W의 파워를 인가하고, C4F6/C4F8/CH2F2/O2/Ar/CO의 혼합가스를 식각가스로 이용하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  7. 제1 항에 있어서,
    상기 제2 게이트스페이서는,
    상기 식각배리어막을 에치백하여 형성하되, 상기 식각배리어막은 질화막인 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  8. 제7 항에 있어서,
    상기 식각배리어막의 에치백은,
    20mtorr∼50mtorr의 압력범위에서 300W∼800W의 파워를 인가하고, C4F6/C4F8/CH2F2/O2/Ar/CO의 혼합가스를 식각가스로 이용하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  9. 제1 항에 있어서,
    상기 식각배리어막은 50Å∼150Å 두께로 증착되는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
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