KR100780607B1 - 반도체 소자의 제조 방법 - Google Patents

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한기현
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Abstract

본 발명은 랜딩플러그콘택 식각 공정시, 콘택홀의 오픈 마진을 확보하면서 게이트 하드마스크질화막의 식각 손실을 방지하여 자기 정렬 콘택 마진을 증가시키는데 적합한 반도체 소자의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체 소자의 제조 방법은 반도체 기판 상에 복수의 게이트라인을 형성하는 단계; 상기 게이트라인 상에 제1셀스페이서막을 형성하는 단계; 상기 제1셀스페이서막 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 상기 게이트라인 사이의 바닥면을 오픈시키는 콘택홀을 형성하는 단계; 상기 콘택홀이 형성된 구조의 전면에 제2셀스페이서막을 형성하는 단계; 상기 제2셀스페이서막 상에 버퍼막을 형성하는 단계; 및 상기 버퍼막, 제2셀스페이서막 및 제1셀스페이서막을 전면 식각하여 상기 게이트라인 사이의 반도체기판의 표면을 노출시키는 단계를 포함를 포함하며, 상술한 본 발명은 셀스페이서막의 단차피복성을 변형시켜, 게이트 라인 상부의 셀스페이서막을 게이트 라인의 측벽 및 반도체 기판 상에서보다 상대적으로 두껍게 증착하므로서, 이후 버퍼산화막 식각시 제거되는 게이트 라인 상부와 측면 질화막의 두께를 보상할 수 있는 효과가 있다.
랜딩플러그콘택, 버퍼산화막, 셀스페이서막, 단차피복성

Description

반도체 소자의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도,
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 게이트 절연막
23 : 게이트 폴리실리콘막 24 : 게이트 텅스텐실리사이드
25 : 게이트 하드마스크질화막 26 : 게이트스페이서
27 : 제1셀스페이서막 28 : 층간절연막
29 : 콘택홀 30 : 제2셀스페이서막
31 : 버퍼산화막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 랜딩플러그 형성을 위한 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 비트라인 또는 캐패시터의 스토리지노드콘택플러그 공정시 충분한 공정 마진(Margin)을 확보하기 위해, 콘택 공정 전에 랜딩 플러그(Landing Plug) 공정을 실시하고 있다.
현재, 90㎚ 급 소자의 랜딩플러그콘택(Landing Plug Contact; 'LPC') 공정에서는 통상적으로 게이트 하드마스크질화막의 두께를 보상하기 위하여 랜딩플러그콘택 식각 후에, 단차피복성(Step Coverage)이 열악한 버퍼산화막(Buffer Oxide)을 소정 두께로 증착한다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조 방법에 관한 것이다.
도 1a에 도시된 바와 같이, 반도체 기판(11)의 소정 영역 상에 다수의 게이트 라인(G)을 형성한다. 게이트 라인(G)은, 게이트 절연막(12), 게이트 폴리실리콘막(13), 게이트 텅스텐실리사이드(14) 및 게이트 하드마스크질화막(15)이 적층된 구조이다.
계속해서, 게이트 라인(G)과 반도체 기판(11)의 표면을 따라 게이트스페이서(16) 및 셀스페이서막(17)을 차례로 증착한다. 여기서, 게이트스페이서(16)와 셀스페이서막(17)은 질화막이며, 셀스페이서막(17)은 단차피복성(Step coverage)이 우수하다.
계속해서, 반도체 기판(11)의 전면에 층간절연막(18)을 증착한 후, 랜딩플러 그콘택(Landing Plug Contact; LPC) 식각 공정을 진행하여 비트라인콘택(Bit Line Contact)이 연결될 제1접합영역(A) 상부와 스토리지노드콘택(Storage Node Contact)이 연결될 제2접합영역(B) 상부를 오픈하는 콘택홀(19)을 형성한다.
이어서, 게이트 라인(G)과 콘택홀(19)의 표면을 따라 단차피복성(Step coverage)이 열악한 버퍼산화막(20)을 증착한다. 예컨대, 반도체 기판(11) 상부 및 게이트 라인(G)의 측벽에는 얇은 두께를 가지며 상대적으로 게이트 라인(G) 상부에서는 두꺼운 두께를 가지도록 한다.
도 1b에 도시된 바와 같이, 세정(Cleaning)을 실시하여 콘택홀 바닥쪽의 버퍼산화막(20)을 제거한 후, 버퍼산화막(20)을 전면 식각(Blanket etch)을 진행하여 제1접합영역(A)과 제2접합영역(B)을 오픈시킨다.
그러나, 상술한 종래 기술에서는 버퍼산화막의 전면식각시 산화막과 질화막이 1:1의 식각 선택비를 가지는 조건으로 식각함에 따라 질화막 물질인 셀스페이서막(17) 및 게이트스페이서(16)도 식각되어 게이트라인 상단부의 게이트 하드마스크질화막(15)이 동시에 손실되며('X'), 이와 같은 게이트하드마스크질화막의 손실에 의해 랜딩플러그콘택의 자기정렬콘택 마진이 감소하는 문제가 있다. 결국, 종래기술은 버퍼산화막 및 단차피복성이 우수한 셀스페이서막으로는 전면식각시 게이트하드마스크질화막이 손상되는 것을 방지하기 어렵다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 랜딩 플러그콘택 식각 공정시, 콘택홀의 오픈 마진을 확보하면서 게이트 하드마스크질화막의 식각 손실을 방지하여 자기 정렬 콘택 마진을 증가시키는데 적합한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 특징적인 본 발명의 반도체 소자의 제조 방법은 반도체 기판 상에 복수의 게이트라인을 형성하는 단계; 상기 게이트라인 상에 제1셀스페이서막을 형성하는 단계; 상기 제1셀스페이서막 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 상기 게이트라인 사이의 바닥면을 오픈시키는 콘택홀을 형성하는 단계; 상기 콘택홀이 형성된 구조의 전면에 제2셀스페이서막을 형성하는 단계; 상기 제2셀스페이서막 상에 버퍼막을 형성하는 단계; 및 상기 버퍼막, 제2셀스페이서막 및 제1셀스페이서막을 전면 식각하여 상기 게이트라인 사이의 반도체기판의 표면을 노출시키는 단계를 포함하는 것을 특징으로 한다.
바람직하게, 상기 제1셀스페이서막은 전 표면에서 균일한 두께로 형성하고, 상기 제2셀스페이서막은 상기 반도체기판의 표면 상부 및 게이트라인의 측벽보다 상기 게이트라인의 상부에서 더 두껍게 형성하는 것을 특징으로 하며, 상기 제2셀스페이서막은 상기 반도체기판의 표면 상부 및 게이트라인의 측벽에서의 두께 대비 상기 게이트라인의 상부에서의 두께 비율이 0.8∼0.9:0.95∼1가 되는 단차피복성을 갖는다.
그리고, 상기 제1 및 제2셀스페이서막은 동일하게 질화막으로 형성하는 것을 특징으로 하며, 상기 제2셀스페이서막은 200∼400℃의 저온에서 N2, SiH4 및 NH3 가스를 사용하여 형성하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(21)의 소정 영역 상에 복수의 게이트 라인(G)을 형성한다. 게이트 라인(G)은, 게이트 절연막(22), 게이트 폴리실리콘막(23), 게이트 텅스텐실리사이드(24) 및 게이트 하드마스크질화막(25)이 적층된 구조이다. 게이트 하드마스크질화막(25) 상에 반사방지막(Anti Reflective Coating)으로 SiON막을 증착할 수도 있다.
계속해서, 게이트 라인(G)과 반도체 기판(21)의 표면을 따라 게이트스페이서(26) 및 제1셀스페이서막(27)을 차례로 증착한다. 게이트스페이서(26)는 산화막과 질화막의 적층 구조를 사용한다. 그리고, 제1셀스페이서막(27)은 후속 자기정렬콘택식각공정시 식각배리어 역할을 하는 것이다.
위와 같은 제1셀스페이서막(27)은 단차피복성이 우수한 질화막을 100Å 두께로 증착한다. 일예로, 제1셀스페이서막(27)을 100Å 타겟으로 증착할 경우, 단차피 복성이 우수하도록 하기 위해 게이트라인의 측벽 및 반도체기판 표면 상부에서는 90∼95Å 두께로 증착하고, 게이트라인의 상부에서는 95∼100Å 두께로 증착하여 증착두께 차이가 거의 없도록 한다.
도 2b에 도시된 바와 같이, 반도체 기판(21)의 전면에 층간절연막(28)을 증착한 후, 자기정렬콘택식각(Self Aligned Contact etch)을 이용한 랜딩플러그콘택 식각 공정을 진행하여 비트라인콘택(Bit Line Contact)이 연결될 제1접합영역(A) 상부와 스토리지노드콘택(Storage Node Contact)이 연결될 제2접합영역(B) 상부를 오픈하는 콘택홀(29)을 형성한다. 이 때, 콘택홀(29)의 바닥면에는 게이트스페이서(26)와 제1셀스페이서막(27)이 잔류한다. 그리고, 콘택홀(29)에 의해 복수의 게이트라인의 상부 및 게이트라인 사이가 동시에 오픈된다.
도 2c에 도시된 바와 같이, 게이트 라인(G)과 콘택홀(29)의 표면을 따라 제2셀스페이서막(30)을 증착한다. 제2셀스페이서막(30)은 반도체 기판(21)의 표면 상부와 게이트 라인(G)의 측벽에는 얇으면서 게이트 라인(G)의 상부에는 두껍게 즉, 단차피복성이 열악하게 형성한다. 여기서, 제2셀스페이서막(30)은 질화막이다.
제2셀스페이서막(30)의 단차피복성은 레시피(recipe)의 조건에 따라 조절 가능하다. 공정 조건으로는 증착온도는 저온(200∼400℃)으로 하며, N2/SiH4/NH3 혼합 가스를 각각 1∼2slm, 0.2∼0.6slm, 2∼5slm의 유량으로 플로우시켜 단차피복성이 열악한 실리콘질화막(Si3N4)을 증착한다. 특히, 공정조건 중에서 증착온도가 저온인 경우, 단차피복성이 열악해진다. 참고로, 제1셀스페이서막(27)으로 사용된 질화막 은 400℃보다 높은 고온에서 증착하여 단차피복성이 우수하다. 한편, 단차피복성이 우수하다고 하는 것은, 타겟을 100Å으로 할 경우, 반도체 기판(21)과 게이트 라인(G)의 측벽에서는 90∼95Å 두께가 증착되고, 게이트 라인(G)의 상부에 95∼100Å의 두께가 증착되는 것을 의미한다.
본 발명에서 제2셀스페이서막(30)을 단차피복성이 열악하게 형성한다고 하는 것은, 타겟을 100Å으로 할 경우, 반도체 기판(21)과 게이트 라인(G)의 측면에 80∼90Å 두께가 형성되고, 게이트 라인(G)의 상부에 95∼100Å 두께로 증착되도록 하는 것이다. 예컨대, 반도체기판의 표면 상부 및 게이트라인의 측벽에서의 두께 대비 게이트라인의 상부에서의 두께 비율을 0.8∼0.9:0.95∼1로 하여, 게이트라인의 상부에서 더 두껍게 증착한다.
이렇게, 게이트 라인(G)이 측벽에 비해 게이트라인의 상부에서 증착두께를 두껍게 형성하므로써, 이후 전면 식각 공정에서 게이트 라인(G) 상부의 게이트 하드마스크질화막(25)이 손실되는 것을 방지할 수 있다.
결국, 셀스페이서막을 제1셀스페이서막(27)과 제2셀스페이서막(30)으로 2번에 나누어 증착하되, 제1셀스페이서막(27)은 단차피복성이 우수하게 증착하고, 제2셀스페이서막(30)은 단차피복성이 열악하도록 증착하여 전체적으로 셀스페이서막이 반도체기판 표면에서는 얇고, 게이트라인 상부에서는 두껍게 증착되도록 한다. 이와 같이 단차피복성이 열악하도록 셀스페이서막을 증착하므로써 이후 버퍼산화막 식각시 제거되는 게이트라인 상부의 질화막 두께를 보상하도록 하여 자기정렬콘택식각의 마진을 증가시킨다.
그리고, 제2셀스페이서막(30)을 단차피복성이 열악하도록 증착하면, 제1셀스페이서막(27)의 두께를 감소시킬 수 있게 되어 층간절연막(28)의 갭필마진을 확보하기가 용이하고, 랜딩플러그콘택식각시 콘택 오픈 마진(Contact Open Margin)을 증가시킬 수 있다.
도 2d에 도시된 바와 같이, 제2셀스페이서막(30) 상에 버퍼산화막(31)을 증착한다. 여기서, 버퍼산화막(31)은 USG(Undoped Silicate Glass)막으로 형성하여 단차피복성(Step Coverage)을 열악하게 한다. 즉, 반도체 기판(21)의 표면 상부 및 게이트라인의 측벽에서는 얇으면서 게이트 라인(G) 상부에서는 두꺼운 두께를 가지도록 한다.
이와 같은 버퍼산화막(31)을 증착하므로써, 후속 제1접합영역(A)과 제2접합영역(B)을 오픈하기 위한 전면 식각시 게이트 하드마스크질화막(25)의 식각 손실을 보상할 수 있다.
도 2e에 도시된 바와 같이, 세정을 통해 게이트라인 사이의 버퍼산화막(31)을 제거한다. 따라서, 버퍼산화막(31)은 게이트라인의 측벽 및 상부에만 잔류한다.
이어서, 버퍼산화막(31)을 전면 식각하여 반도체 기판(21)의 제1접합영역(A)과 제2접합영역(B)을 노출시킨다. 이러한 전면식각시 산화막 대 질화막의 식각선택비를 1:1로 한다. 따라서, 버퍼산화막(31)의 전면식각시 질화막 물질인 인접한 게이트라인 사이의 제2셀스페이서막(30), 제1셀스페이서막(27) 및 게이트스페이서(25)도 동시에 식각되어 제1접합영역(A)과 제2접합영역(B)이 노출되며, 전면식각후에 버퍼산화막(31)은 잔류하지 않을 수 있다.
전면 식각시, 제1 및 제2 셀스페이서막(27, 30)이 반도체기판(21)의 표면 위로는 얇게 증착되고, 게이트라인 상부로는 상대적으로 두껍게 증착된 형태를 가짐에 따라 전면식각시 반도체기판(21) 표면을 노출시키기 위한 식각 타겟이 감소된다. 이처럼 식각타겟을 감소시키면 게이트라인 상부의 게이트하드마스크질화막(25)의 손실을 방지하게 되어 최종적으로 잔류하는 게이트라인 상부의 게이트하드마스크질화막(25) 두께를 증가시킬 수 있다.
특히나, 버퍼산화막(31)으로는 부족했던 게이트하드마스크질화막(25)의 손실을 제2셀스페이서막(30)이 보상해주므로 게이트하드마스크질화막(25)의 손실이 더욱 방지된다.
상술한 실시예에 따르면, 제1셀스페이서막 형성, 랜딩플러그콘택식각, 제2셀스페이서막 형성, 버퍼산화막 형성 및 전면식각의 순서로 진행하고, 셀스페이서막을 단차피복성이 열악한 형태로 증착하므로써 버퍼산화막의 전면식각시 식각타겟을 감소시켜 게이트하드마스크질화막의 손실을 억제할 수 있다.
이로써, 잔류하는 최종적인 게이트 라인(G) 상부의 게이트 하드마스크질화막(26) 두께를 증가시킬 수 있게 되어 자기정렬콘택 마진을 증가시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 랜딩플러그콘택식각시 사용되는 셀스페이서막(질화막)의 단차피복성을 변형시켜, 게이트 라인 상부의 셀스페이서막(질화막)을 게이트 라인의 측벽 및 반도체 기판 상에서보다 상대적으로 두껍게 증착하므로서, 이후 버퍼산화막 식각시 제거되는 게이트 라인 상부와 측면에서의 질화막의 두께를 보상할 수 있는 효과가 있다.
따라서, 자기정렬콘택식각공정의 마진을 증가시켜 반도체 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (13)

  1. 반도체 기판 상에 복수의 게이트라인을 형성하는 단계;
    상기 게이트라인 상에 제1셀스페이서막을 형성하는 단계;
    상기 제1셀스페이서막 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 상기 게이트라인 사이의 바닥면을 오픈시키는 콘택홀을 형성하는 단계;
    상기 콘택홀이 형성된 구조의 전면에 제2셀스페이서막을 형성하는 단계;
    상기 제2셀스페이서막 상에 버퍼막을 형성하는 단계; 및
    상기 버퍼막, 제2셀스페이서막 및 제1셀스페이서막을 전면 식각하여 상기 게이트라인 사이의 반도체기판의 표면을 노출시키는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 제1셀스페이서막은 전 표면에서 균일한 두께로 형성하고, 상기 제2셀스페이서막은 상기 반도체기판의 표면 상부 및 게이트라인의 측벽보다 상기 게이트라인의 상부에서 더 두껍게 형성하는 반도체소자의 제조 방법.
  3. 제2항에 있어서,
    상기 제2셀스페이서막은,
    상기 반도체기판의 표면 상부 및 게이트라인의 측벽에서의 두께 대비 상기 게이트라인의 상부에서의 두께 비율이 0.8∼0.9:0.95∼1가 되는 단차피복성을 갖는반도체소자의 제조 방법.
  4. 제1항에 있어서,
    상기 제1셀스페이서막과 제2셀스페이서막은 동일 물질로 형성하는 반도체소자의 제조 방법.
  5. 제4항에 있어서,
    상기 제1 및 제2셀스페이서막은, 질화막으로 형성하는 반도체소자의 제조 방법.
  6. 제5항에 있어서,
    상기 제2셀스페이서막은,
    200∼400℃의 저온에서 형성하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 제2셀스페이서막은,
    N2, SiH4 및 NH3 가스를 사용하여 형성하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 N2는 1∼2slm, 상기 SiH4는 0.2∼0.6slm 및 상기 NH3 는 2∼5slm 의 유량으로 플로우시키는 반도체 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 버퍼막은,
    상기 게이트 라인의 측벽에 비해 상기 게이트라인의 상부에서 더 두껍게 형성하는 반도체 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 버퍼막은, 산화막으로 형성하는 반도체소자의 제조 방법.
  11. 제10항에 있어서,
    상기 버퍼막은 USG(Undoped Silicate Glass)막으로 형성하는 반도체소자의 제조 방법.
  12. 제1항에 있어서,
    상기 전면식각시,
    상기 버퍼막과 상기 제1,2셀스페이서막의 식각선택비를 1:1로 하는 반도체소자의 제조 방법.
  13. 제1항에 있어서,
    상기 콘택홀을 형성하는 단계는,
    자기정렬콘택식각을 이용한 랜딩플러그콘택 식각공정인 반도체소자의 제조 방법.
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