KR20020010816A - 반도체소자의 콘택 형성 방법 - Google Patents

반도체소자의 콘택 형성 방법 Download PDF

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Abstract

본 발명은 워드라인 상부에서의 불필요한 에피택셜 실리콘층의 성장을 방지하는데 적합한 콘택의 형성 방법에 관한 것으로, 반도체기판상에 마스크질화막을 포함하는 적층구조로 이루어진 워드라인을 형성하는 제 1 단계; 상기 워드라인을 포함한 전면에 측벽용 질화막을 형성하고, 전면식각하여 상기 워드라인의 양측벽에 접하는 질화막스페이서를 형성하는 제 2 단계; 상기 질화막스페이서와 후속 에피택셜실리콘층간의 아웃디퓨전을 방지하기 위해 상기 질화막스페이서를 포함한 전면에 배리어산화막을 형성하는 제 3 단계; 상기 배리어산화막을 선택적으로 식각하여 후속 콘택이 형성될 상기 반도체기판을 노출시키는 제 4 단계; 및 상기 노출된 반도체기판상에 선택적으로 에피택셜 실리콘층을 형성하는 제 5 단계를 포함하여 이루어진다.

Description

반도체소자의 콘택 형성 방법{METHOD OF FORMING CONTACT IN SEMICONDUCTOR DEVICE}
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 에피택셜 실리콘층을 이용한 콘택의 형성 방법에 관한 것이다.
일반적으로 에피택셜 실리콘층(Epitaxial Silicon lyer)은 실리콘에서 성장하는 특성을 이용하여 좁은 콘택에서의 선택적 성장(Selective growth)을 가능하게 하므로써 차세대 콘택 매립 물질로서 적용되고 있다. 그러나, 상기 에피택셜 실리콘층은 실리콘층외에도 금속성 불순물(Metallic impurity)에서 성장되는 특성이 있기 때문에 에피택셜 실리콘층을 선택적으로 성장시키기 위하여는 상기 금속성 불순물에서의 성장을 고려해야 한다.
도 1은 종래기술에 따른 콘택 형성 방법을 도시한 도면이다.
도 1에 도시된 바와 같이, 반도체기판(11)상에 게이트산화막(12), 텅스텐막 (13)을 형성한 다음, 상기 텅스텐막(13)상에 후속 워드라인패터닝을 하기 위해 마스크질화막(14)을 형성한다. 이어 상기 마스크질화막(14), 텅스텐막(13) 및 게이트산화막(12)을 동시에 패터닝하여 워드라인을 형성한다.
이어 상기 워드라인을 포함한 전면에 스페이서용 질화막을 형성한 다음, 전면식각하여 상기 워드라인의 양측벽에 접하는 질화막스페이서(15)를 형성하고, 상기 워드라인 및 질화막스페이서를 마스크로 이용한 불순물 이온주입으로 상기 반도체기판(11)에 불순물접합층(16)을 형성한다.
이어 상기 구조 전면에 워드라인절연막(17)을 형성한 다음, 상기 워드라인절연막(17)을 선택적으로 식각하여 콘택이 형성될 부분을 노출시키고, 상기 노출된 반도체기판상에 에피택셜 실리콘층(18)을 선택적으로 형성한다.
상술한 종래기술에 의하면, 상기 워드라인을 형성하는 공정중에서 패터닝을 원활하게 하기 위하여 사용하는 워드라인 상부의 마스크질화막(14)은 플라즈마증착법(Plasma Enhanced Chemical Vapor Deposition; PECVD)에 의해 형성되고, 또한 워드라인 물질인 텅스텐막(13)을 보호하기 위하여 사용하는 스페이서용 질화막은 통상적으로 노(Furnace)에서 형성하게 되는데, 상기 마스크질화막(14)과 스페이서용 질화막간의 형성 방법의 차이로 인해, 두 질화막간의 특성이 다르게 되어 두 질화막 사이의 접착(Adhesion)이 양호하지 못하는 문제점이 있다.
또한 질화막스페이서(15) 형성전에 워드라인 패터닝 공정후, 워드라인 측벽에 잔막들이 완전히 제거되지 못하고 소량 존재하게 되는데, 상기 잔막들은 워드라인 물질인 금속성 불순물을 함유하고 있어서 후속 스페이서 공정에 의하여 노출되어 반도체기판(11)이 아닌 다른 곳에서의 에피택셜 실리콘층의 성장을 초래하여 선택적 성장을 이룰 수 없다. 상기와 같은 스페이서 형성 공정에서 워드라인 상부의 마스크질화막(14)의 손실이 발생함에 따라 질화막스페이서(15)와 마스크질화막(14)간의 틈이 발생하기 쉽기 때문에, 상기 틈 사이로 에피택셜 실리콘층 성장을 위한 DCS(Diclouro Silane)이나 TCS(Triclouro Silane)와 같은 소스가스들의 아웃디퓨전(Out-diffusion)이 발생한다. 상기와 같은 부분에서의 에피택셜 실리콘층 성장은 반도체기판(11)에서 성장하는 에피택셜 실리콘층의 성장을 방해하여 최종적으로 콘택의 불량을 초래한다.
상기의 문제점을 해결하기 위해 워드라인측벽의 틈새를 노출시키지 않는 방법의 하나로 상기 두 질화막간의 접착을 향상시키기 위하여 패터닝시 사용하는 마스크질화막을 노(Furnace) 방식의 질화막으로 사용할 수 있으나, 노방식의 질화막은 웨이퍼의 양면, 즉 웨이퍼 백사이드(Wafer backside)에 증착이 되기때문에, 웨이퍼의 워페이지(Warpage)를 유발하는 문제점이 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 에피택셜 실리콘층의 불필요한 성장을 방지하여 콘택의 신뢰성을 향상시키는데 적합한 반도체소자의 콘택의 형성 방법을 제공함에 그 목적이 있다.
도 1은 종래기술에 따른 콘택의 형성 방법을 도시한 도면,
도 2a 내지 도 2b는 본 발명의 실시예에 따른 콘택의 형성 방법을 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 게이트산화막
23 : 텅스텐막 24 : 마스크질화막
25 : 질화막스페이서 26 : 불순물접합층
27 : 잔막 28 : 층간절연막
29 : 배리어산화막 30 : 에피택셜 실리콘층
상기의 목적을 달성하기 위한 본 발명의 콘택의 형성 방법은 반도체기판상에 마스크질화막을 포함하는 적층구조로 이루어진 워드라인을 형성하는 제 1 단계; 상기 워드라인을 포함한 전면에 측벽용 질화막을 형성하고, 전면식각하여 상기 워드라인의 양측벽에 접하는 질화막스페이서를 형성하는 제 2 단계; 상기 질화막스페이서와 후속 에피택셜실리콘층간의 아웃디퓨전을 방지하기 위해 상기 질화막스페이서를 포함한 전면에 배리어산화막을 형성하는 제 3 단계; 상기 배리어산화막을 선택적으로 식각하여 후속 콘택이 형성될 상기 반도체기판을 노출시키는 제 4 단계; 및 상기 노출된 반도체기판상에 선택적으로 에피택셜 실리콘층을 형성하는 제 5 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2b는 본 발명의 실시예에 따른 콘택의 형성 방법을 도시한 도면이다.
도 2a에 도시된 바와 같이, 반도체기판(21)상에 게이트산화막(22), 텅스텐막 (23)을 형성한 다음, 상기 텅스텐막(23)상에 후속 워드라인패터닝을 하기 위하여 플라즈마증착법(PECVD)을 이용하여 마스크질화막(24)을 형성한다.
이어 상기 마스크질화막(24), 텅스텐막(23), 게이트산화막(22)을 선택적으로 식각하여 워드라인을 형성한 다음, 상기 텅스텐막(23)은 후속 공정에 의하여 쉽게 산화되기 때문에 산화방지막으로서 질화막을 형성하여 텅스텐막의 산화를 방지한다. 다시 말하면, 상기 워드라인을 포함한 전면에 스페이서용 질화막을 형성한 다음, 상기 스페이서용 질화막을 전면식각하여 상기 워드라인의 양측벽에 접하는 질화막스페이서(25)를 형성한다. 이어 상기 워드라인 및 질화막스페이서(25)를 마스크로 이용한 불순물 이온주입으로 상기 반도체기판에 불순물접합층(26)을 형성한다. 이 때, 상기 스페이서용 질화막 형성전 상기 워드라인 형성시, 상기 워드라인의 측벽에 소량의 잔막(27)이 발생한다.
이어 상기 구조 전면에 층간절연막(28)을 형성한 다음, 상기 층간절연막(28)을 선택적으로 식각하여 후속 콘택이 형성될 부분을 노출시킨다.
상기와 같은 스페이서 형성 공정에서 워드라인 상부의 마스크질화막(24)의 손실이 발생함에 따라 질화막스페이서(25)와 마스크질화막(24)간의 틈이 발생하기쉽기 때문에, 상기 틈 사이로 에피택셜 실리콘층 성장을 위한 DCS 나 TCS와 같은 소스가스들의 아웃디퓨전(Out-diffusion)을 방지하기 위해, 상기 질화막스페이서 (25)를 포함한 전면에 배리어산화막(29)을 형성한다.
여기서, 상기 배리어산화막(29)으로서 산화막을 형성하되, 에피택셜 실리콘층의 성장 공정전의 세정공정에서 쉽게 반도체기판(21)이 오픈될 수 있도록 하기 위하여 하부의 막질(B)은 다공질(Porous)이면서 얇게 형성되고, 상부의 막질(A)은 두꺼우면서 상대적으로 조밀(Dense)하게 형성된다. 여기서, 상기 상부의 막질은 100∼200Å의 두께로 형성된다.
상기와 같은 배리어산화막(29)의 형성 방법에 대해 자세히 설명하면, 플라즈마증착법(PECVD)을 이용하여 산화막을 형성하되, 소스 가스(Source)로서 SiH4를 사용하며, 상기 SiH4가스는 산화막 형성과정에서 반도체기판(21)의 실리콘의 소스가스로서 사용되고, 특히 단차피복성(Step coverage)을 제어하는 주요 가스로 사용한다.
또한, 상기 SiH4가스는 TEOS(Tetra Ethyl Ortho Silicate)와 같은 계열의 소스가스를 사용하는 플라즈마증착법과는 다르게 표면이동도(Surface mobility)로 인하여 모서리 부분과 같이 가스들의 충돌면적이 넓은 표면부분에서 증착속도가 빠르므로, 워드라인 상부에 증착되는 산화막의 증착속도를 높게 제어하여 후속 콘택이 형성될 부분의 단차피복성이 나빠져서 얇은 산화막이 증착된다.
그리고, 통상적인 플라즈마증착법을 이용한 산화막 증착은 SiH4와 N2O가스를이용하여 예컨대, SiH4와 N2O가스의 비가 1:10의 값을 유지하고 있으나, 본 발명의 실시예에서는 상부의 단차피복성을 증가시키기 위하여 SiH4와 N2O가스의 비를 1:2∼1:5로 유지한다. 상기와 같은 비율로 유입된 가스들의 반응 챔버의 압력은 1∼5Torr로 유지하고 반응 온도를 350∼550℃으로 하여 배리어산화막의 증착과정동안 적절한 증착속도를 구현한다.
한편, 하부의 산화막이 에피택셜 실리콘층 공정전의 세정에 의하여 쉽게 식각되기 위하여 산화막 증착시 인가하는 RF 파워는 증착챔버의 상부에만 인가하는데, 그 이유는 챔버내에서 분해된 라디칼(Radical) 및 이온들의 플럭스(Flux)가 증착하려고 하는 패턴의 하부에 도달하는 기회를 적게하고, 이미 하부에 도달한 라디칼이나 이온들의 밤바드(Bombardment) 효과를 적게 하고 하부에 형성되는 산화막을 다공질하게 하여 최종적으로 산화막의 식각속도를 향상시키기 위함이다.
또한, 상기 배리어산화막(29) 형성 후 실시하는 에피택셜 실리콘층 성장전의 세정공정에 의하여 상부의 배리어산화막(29)도 어느 정도 제거되기 때문에 형성되는 배리어산화막(29)의 두께는 상기 세정공정에서 모두 제거되지 않도록 조절되어야 하고, 특히 에피택셜 실리콘층의 소스가스인 DCS나 TCS가스들의 아웃디퓨전을 충분히 방지하기 위하여 상기 워드라인의 상측 모서리 부분에 최종적으로 남아 있는 배리어산화막(29)의 두께를 50Å∼100Å으로 한정한다.
상술한 것처럼, 배리어산화막(29)의 형성에 있어서, 마스크질화막(24)과 질화막스페이서(25)의 틈새 부분의 충분한 단차피복성을 확보하고 하부의 열악한 단차피복성을 구현하기 위해 소스가스로서 SiH4가스를 사용하는데, 상기 SiH4가스는 표면이동도가 다른 소스가스보다 느리기때문에 형성되는 배리어산화막(29)의 상하부 단차피복성을 제어할 수 있다.
도 2b에 도시된 바와 같이, 상기 배리어산화막(29) 형성 공정이 완료된 후, 에피택셜 실리콘층 성장을 위한 세정공정을 실시한다. 이 때, 실시하는 세정은 통상적인 HF 용액을 적당한 농도로 희석한 것을 사용하여 반도체기판(21)의 표면에 남아있는 배리어산화막(29)을 제거한다. 여기서, 도면부호 29a는 선택적으로 식각된 배리어산화막을 나타낸다.
이어 상기 노출된 반도체기판(21)상에 에피택셜 실리콘층 성장을 위한 DCS 나 TCS와 같은 소스가스를 이용하여 선택적으로 에피택셜 실리콘층(30)을 형성하여 콘택을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명의 콘택 형성 방법은 콘택용 에피택셜 실리콘층을 성장하기 전에 SiH4가스를 이용한 플라즈마증착법을 이용하여 배리어산화막을 형성하므로써 워드라인 상부의 마스크질화막과 질화막스페이서간의 경계부분에 존재하는 금속성 불순물에 의한 불필요한 에피택셜 실리콘층의 성장을 방지할 수 있는 효과가 있다.

Claims (11)

  1. 반도체소자의 제조 방법에 있어서,
    반도체기판상에 마스크질화막을 포함하는 적층구조로 이루어진 워드라인을 형성하는 제 1 단계;
    상기 워드라인을 포함한 전면에 측벽용 질화막을 형성하고, 전면식각하여 상기 워드라인의 양측벽에 접하는 질화막스페이서를 형성하는 제 2 단계;
    상기 질화막스페이서와 후속 에피택셜실리콘층간의 아웃디퓨전을 방지하기 위해 상기 질화막스페이서를 포함한 전면에 배리어산화막을 형성하는 제 3 단계;
    상기 배리어산화막을 선택적으로 식각하여 후속 콘택이 형성될 상기 반도체기판을 노출시키는 제 4 단계; 및
    상기 노출된 반도체기판상에 선택적으로 에피택셜 실리콘층을 형성하는 제 5 단계
    를 포함하여 이루어짐을 특징으로 하는 콘택의 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 3 단계에서,
    상기 배리어산화막은 소스가스로서 SiH4와 N2O가스를 이용한 플라즈마증착법을 이용하여 형성하되, 후속 콘택이 형성될 반도체기판상에는 얇게 형성되고 상기워드라인 상부에는 두껍게 형성되는 것을 특징으로 하는 콘택의 형성 방법.
  3. 제 2 항에 있어서,
    상기 워드라인 상부에 형성되는 배리어산화막은 100Å∼200Å의 두께로 형성되는 것을 특징으로 하는 콘택의 형성 방법.
  4. 제 2 항에 있어서,
    상기 SiH4대 N2O의 가스비는 1:2∼1:5를 유지하는 것을 특징으로 하는 콘택의 형성 방법.
  5. 제 2 항에 있어서,
    상기 배리어산화막을 형성할 때, 반응챔버의 압력을 1torr∼5torr로 유지하고 반응온도를 350℃∼550℃으로 유지하는 것을 특징으로 하는 콘택의 형성 방법.
  6. 제 2 항 또는 제 5 항에 있어서,
    상기 배리어산화막 형성시, 상기 반응챔버의 상부에만 RF파워를 인가하는 것을 특징으로 하는 콘택의 형성 방법.
  7. 제 1 항에 있어서,
    상기 제 4 단계에서,
    상기 배리어산화막의 선택적 식각후, 상기 워드라인의 상측 모서리 부분에 50Å∼100Å의 두께의 배리어산화막이 잔류하는 것을 특징으로 하는 콘택의 형성 방법.
  8. 제 1 항에 있어서,
    상기 제 4 단계는,
    희석된 HF용액을 이용하여 이루어지는 것을 특징으로 하는 콘택의 형성 방법.
  9. 제 1 항에 있어서,
    상기 제 5 단계에서,
    상기 에피택셜 실리콘층의 소스가스로서 DCS 또는 TCS를 이용하는 것을 특징으로 하는 콘택의 형성 방법.
  10. 제 1 항에 있어서,
    상기 제 1 단계는,
    상기 반도체기판상에 게이트산화막, 텅스텐막, 마스크질화막을 형성하는 단계; 및
    상기 마스크질화막, 텅스텐막, 게이트산화막을 선택적으로 식각하여 워드라인을 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 콘택의 형성 방법.
  11. 제 10 항에 있어서,
    상기 마스크질화막은 플라즈마증착법을 이용하여 형성되는 것을 특징으로 하는 콘택의 형성 방법.
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* Cited by examiner, † Cited by third party
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KR100620063B1 (ko) * 2004-12-24 2006-09-08 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100869358B1 (ko) * 2002-06-29 2008-11-19 주식회사 하이닉스반도체 반도체소자 제조방법
KR100966987B1 (ko) * 2007-05-07 2010-06-30 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 그의 제조 방법

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