KR20070003060A - 반도체소자의 트렌치 소자분리막 형성 방법 - Google Patents

반도체소자의 트렌치 소자분리막 형성 방법 Download PDF

Info

Publication number
KR20070003060A
KR20070003060A KR1020050058789A KR20050058789A KR20070003060A KR 20070003060 A KR20070003060 A KR 20070003060A KR 1020050058789 A KR1020050058789 A KR 1020050058789A KR 20050058789 A KR20050058789 A KR 20050058789A KR 20070003060 A KR20070003060 A KR 20070003060A
Authority
KR
South Korea
Prior art keywords
trench
oxide film
width
device isolation
liner
Prior art date
Application number
KR1020050058789A
Other languages
English (en)
Inventor
노일철
김춘환
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050058789A priority Critical patent/KR20070003060A/ko
Publication of KR20070003060A publication Critical patent/KR20070003060A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

본 발명인 반도체소자의 트렌치 소자분리막 형성 방법은, 반도체 기판 위에 패드산화막 및 질화막 패턴을 순차 형성하는 단계와, 질화막 패턴 및 패드산화막을 순차 식각하여 상대적으로 좁은 제1 폭 및 상대적으로 넓은 제2 폭을 갖는 소자분리용 트렌치를 형성하는 단계와, 열산화 공정을 수행하여 상기 소자분리용 트렌치 내부에 열산화막을 형성하는 단계와, 열산화막이 형성된 결과물 전면에 라이너질화막 및 라이너산화막을 순차 형성하는 단계와, 제2 폭을 갖는 소자분리용 트렌치 바닥면에 형성된 라이너산화막과 라이너질화막 및 열산화막을 제거하여 소자분리용 트렌치 바닥면을 통해 반도체 기판을 노출시키는 단계와, 소자분리용 트렌치 내부에 매립산화막을 형성하여 소자분리막을 형성하는 단계를 포함한다.
매립산화막, 트렌치소자분리막, 라이너산화막, 보이드, 갭필

Description

반도체소자의 트렌치 소자분리막 형성 방법{Method for fabricating trench isolation in semiconductor device}
도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 트렌치 소자분리막을 설명하기 위해 나타내 보인 단면도들이다.
도 2는 트렌치 소자분리막을 설명하기 위하여 나타내 보인 레이아웃도면이다.
도 3a와 도 5a 및 도 3b와 도 5b는 본 발명에 따른 반도체소자의 트렌치 소자분리막 형성 방법을 설명하기 위해 나타내 보인 단면도들이다.
-도면의 주요부분에 대한 부호의 설명-
300 : 반도체 기판 305 : 패드산화막
307 : 질화막 패턴 310 : 소자분리용 트렌치
315 : 열산화막 320 : 라이너질화막
330 : 라이너산화막 340 : 매립산화막
350 : 트렌치 소자분리막
본 발명은 반도체소자의 형성 방법에 관한 것으로서, 보다 상세하게는 트렌치 소자분리막을 형성하는 과정에서 보이드 발생을 억제하여 갭필 능력을 향상시키기 위한 반도체소자의 트렌치 소자분리막 형성 방법에 관한 것이다.
일반적으로 실리콘 기판 상에 트랜지스터와 커패시터 등을 형성하는 공정에 있어서는, 실리콘 기판에 전기적으로 통전이 가능한 활성영역과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하도록 하는 소자분리영역을 형성하게 된다. 활성영역은 소자분리막(isolation layer)을 형성함으로써 정의된다. 소자분리막은 로코스(local oxidation of silicon) 소자분리막과 트렌치(trench) 소자분리막이 있으며, 로코스 소자분리막은 기판에 산화막을 선택적으로 성장킴으로써 이루어지고, 트렌치 소자분리막은 기판의 일부를 식각하여 소자분리용 트렌치를 형성한 다음, 그 내부에 매립산화막을 형성함으로써 이루어진다.
이와 같은 트렌치 소자분리막은, 소자분리용 트렌치 내부에 매립산화막을 형성하는 과정에서 플라즈마 가스를 사용하는 고밀도플라즈마 방법을 사용하는데, 이때 플라즈마 가스에 의해 트렌치 소자분리막의 측벽이 손상을 입게 된다는 문제가 있다. 이에 따라, 트렌치 소자분리막의 측벽이 손상되는 것을 방지하기 위해서 오존(O3)가스 및 테오스(TEOS)가스를 사용한 화학적기상증착 방법(CVD; Chemical Mechanical Polishing)을 사용하여 소자분리용 트렌치 내부에 매립산화막을 형성하고 있다.
도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 트렌치 소자분리막을 설명 하기 위해 나타내보인 단면도들이다. 도 2는 종래기술에 따른 트렌치 소자분리막 형성 방법을 설명하기 위하여 나타내보인 레이아웃도면이다. 도면의 일치를 위해서, 도 1a는 도 2의 X-X'를 따라 절단한 것을 나타낸 것이며, 도 1b는 도 2의 Y-Y'를 따라 절단한 것을 나타낸 것이다.
먼저 도 1a를 참조하면, 반도체 기판(100) 위에 패드산화막(105)을 형성한다. 다음에 패드산화막(105) 위에 트렌치 소자분리막 형성영역을 정의하는 질화막 패턴(미도시)을 형성하고, 이를 식각마스크로 반도체 기판(100)을 식각하여 소자분리용 트렌치(110)를 형성한다. 다음에 소자분리용 트렌치(110) 내부에 열산화공정을 수행하여 열산화막(115)을 형성한 후, 결과물 전면에 라이너질화막(120)과 라이너산화막(130)을 순차 형성한다. 다음에 소자분리용 트렌치(110) 내부가 매립되도록 라이너산화막(130) 위에 매립산화막(미도시)을 형성한다. 매립산화막은, 오존(O3)가스와 테오스(TEOS; Tetral Ethyl Ortho Silicate)가스 사용하여 화학적기상증착 방법(CVD; Chemical Mechanical Polishing)으로 형성한다.
다음에 패드질화막의 상부가 노출되도록 매립산화막에 대한 평탄화, 예컨대 화학적기계적연마공정(CMP; Chemical Mechanical Polishing)을 수행한 다음에 패드질화막을 제거하여 활성영역(160)을 정의하는 트렌치 소자분리막(150)을 형성한다.
트렌치 소자분리막(150)에 의해 정의되는 활성영역(160)은, 도 2에서 나타낸 바와 같이, 장축 및 단축을 가지고 있으며, 단축방향의 위 아래로 인접하게 형성된 활성영역과 상호 이격되게 형성된다. 이에 따라 활성영역의 양쪽 끝부분, 즉 스토 리지노드콘택이 형성될 영역과 위 아래로 인접하게 형성된 활성영역간의 트렌치 소자분리막은 상대적으로 좁은 제1 폭(C)으로 형성되고, 활성영역의 중심부분, 즉 비트라인콘택이 형성될 영역과 인접하게 형성된 활성영역간의 트렌치 소자분리막은 상대적으로 넓은 제2 폭(D)으로 형성된다.
이와 같이 종래기술에 따른 반도체 소자의 트렌치 소자분리막은, 앞서 설명한 바와 같이 상대적으로 좁은 제1 폭(C)과 상대적으로 넓은 제2 폭(D)을 가지고 있기 때문에, 트렌치 소자분리막을 형성하기 위해 소자분리용 트렌치 내부에 매립산화막을 형성하는 과정에서 제2 폭(D)을 갖는 소자분리용 트렌치가 제1 폭(C)을 갖는 소자분리용 트렌치 보다 늦게 갭필(gap-fill) 된다. 이에 따라 도 1b에서'A'로 표시한 바와 같이 소자분리용 트렌치에 보이드(void)가 발생한다는 문제가 있다. 보이드가 발생하면, 후속의 게이트 형성 공정에서 보이드 부분으로 게이트형성물질이 들어가게 되어 게이트간의 브릿지(bridge)를 유발한다.
상기한 문제를 해결하기 위하여 본 발명이 이루고자 하는 기술적 과제는, 트렌치 소자분리막을 형성하는 과정에서 보이드 발생을 억제하여 갭필 능력을 향상시키기 위한 반도체소자의 트렌치 소자분리막 형성 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체소자의 트렌치 소자분리막 형성 방법은, 반도체 기판 위에 패드산화막 및 질화막 패턴을 순차 형성하는 단계; 상기 질화막 패턴 및 패드산화막을 순차 식각하여 상대적으로 좁은 제1 폭 및 상대적으로 넓은 제2 폭을 갖는 소자분리용 트렌치를 형성하는 단계; 열산화 공정을 수행하여 상기 소자분리용 트렌치 내부에 열산화막을 형성하는 단계; 상기 열산화막이 형성된 결과물 전면에 라이너질화막 및 라이너산화막을 순차 형성하는 단계; 상기 제2 폭을 갖는 소자분리용 트렌치 바닥면에 형성된 라이너산화막과 라이너질화막 및 열산화막을 제거하여 상기 소자분리용 트렌치 바닥면을 통해 반도체 기판을 노출시키는 단계; 상기 소자분리용 트렌치 내부에 매립산화막을 형성하여 소자분리막을 형성하는 단계를 포함한다.
상기 제2 폭을 갖는 소자분리용 트렌치 바닥면에 형성된 라이너산화막과 라이너질화막 및 열산화막은, 이방성 식각공정을 수행하여 제거할 수 있다.
상기 이방성 식각공정은, RF스퍼터 식각공정을 사용할 수 있다.
상기 제1 폭 및 제2 폭을 갖는 소자분리용 트렌치 내부에 매립산화막을 형성하는 단계는, 화학적기상증착 방법을 사용하여 수행할 수 있다.
이하 첨부한 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 부호를 붙였다.
도 2 및 도 3a와 도 5a 및 도 3b와 도 5b를 참조하여 본 발명에 따른 반도체소자의 트렌치 소자분리막 형성 방법을 설명한다. 도면의 일치를 위해서, 도 3a 및 도 5a는 도 2의 X-X'를 따라 절단한 것을 나타낸 것이며, 도 3b 및 도 5b는 도 2의 Y-Y'를 따라 절단한 것을 나타낸 것이다.
먼저 도 2를 참조하면, 트렌치 소자분리막(160)은, 도 2에서 나타낸 바와 같이 장축 및 단축을 가지고 있으며, 단축방향의 위 아래로 인접하게 형성된 소자분리용 트렌치(310)와 상호 이격되게 형성된다. 이에 따라 활성영역의 양쪽 끝부분 즉, 스토리지노드콘택이 형성될 영역의 활성영역(160)과 활성영역(160) 사이는 상대적으로 좁은 제1 폭(C)을 갖고, 활성영역(160)의 중심부, 즉 비트라인콘택이 형성될 영역의 활성영역(160)과 활성영역(160) 사이는 상대적으로 넓은 제2 폭(D)을 갖는다. 그럼 이하 상기한 바와 같은 트렌치 소자분리막을 형성하는 방법에 대하여 보다 상세하게 설명한다.
먼저 도 3a 및 도 5a를 참조하면, 반도체 기판(300) 위에 패드산화막(305)을 형성한다. 다음에 패드산화막(305) 위에 트렌치 소자분리막 형성영역을 정의하는 질화막 패턴(307)을 형성한다. 다음에 질화막 패턴(307)을 식각마스크로 반도체 기판(300)을 식각하여 소정의 깊이를 갖는 상대적으로 좁은 제1 폭(C) 및 상대적으로 넓은 제2 폭(D)을 갖는 소자분리용 트렌치(310)를 형성한다.
다음에 열산화공정(anneal)을 수행하여 제1 폭(C) 및 제2 폭(D)을 갖는 소자분리용 트렌치(310) 내부에 열산화막(315)을 형성한다. 열산화막(315)은, 소자분리용 트렌치를 형성하기 위한 식각공정에서 손상된 소자분리용 트렌치(310)의 측벽을 보완하고, 후속공정으로부터의 손상을 방지하기 위하여 형성한다. 다음에 열산화막(315)이 형성된 결과물 전면에 라이너질화막(320) 및 라이너산화막(330)을 순차 형성한다.
다음에 제2 폭(D)을 갖는 소자분리용 트렌치(310)의 바닥면에 형성된 라이너 산화막(330)과 라이너질화막(320) 및 열산화막(315)을 제거하여 소자분리용 트렌치의 바닥면을 통해 반도체 기판(300)을 노출시킨다. 이 경우 소자분리용 트렌치(310)의 측벽에 형성된 라이너산화막(330)과 라이너질화막(320) 및 열산화막(315)는 그대로 남긴다. 소자분리용 트렌치(310)의 바닥면에 형성된 라이너산화막(330)과 라이너질화막(320) 및 열산화막(315)를 제거하는 방법에는 제한이 없으나 본 발명에서는 대략 100-500W크기의 RF 바이어스 공정조건을 사용한 RF스퍼터(Radio Freqiency Sputter) 식각공정을 수행한다.
다음에 도 4a 및 도 4b를 참조하면, 제1 폭(C) 및 반도체 기판이 노출된 제2(D)폭을 갖는 소자분리용 트렌치가 매립되도록 상기 결과물 전면에 매립산화막(340)을 형성한다. 매립산화막(340)은 화학적기상증착 방법(Chemical Mechanical Polishing)을 사용하여 형성한다. 보다 구체적으로, 도 3a 및 도 3b의 구조체를 화학적기상증착 챔버(chamber) 내에 로딩한다. 다음에 오존(O3)가스와 테오스(TEOS)가스를 공급하여 소자분리용 트렌치(310) 내부에 매립산화막을 형성한다.
이와 같이 RF스퍼터 식각공정으로 인해 제2 폭(D)을 갖는 소자분리용 트렌치의 바닥면, 즉 반도체 기판(300) 위에 매립산화막을 증착하는 공정을 수행하게 되면, 소자분리용 트렌치의 측벽 위에 형성된 라이너산화막(330) 보다 반도체 기판(300)을 형성하고 있는 실리콘(Si) 위에 매립산화막이 보다 빠른 속도로 형성된다. 예컨대 실리콘 위에서 매립산화막의 성장속도 비율을 1로 보았을 때 라이너산화막(330) 위에서의 매립산화막은 0.7의 비율로 성장한다. 이에 따라 보이드 없이 매립 산화막을 형성할 수 있다.
다음에 도 5a 및 도 b를 참조하면, 패드질화막의 상부가 노출되도록 매립산화막에 대한 평탄화, 예컨대 화학적기계적 연마공정(CMP; Chemical Mechanical Polishing)을 수행한다. 다음에 패드산화막을 제거하여 활성영역(160)을 정의하는 트렌치 소자분리막(350)을 형성한다.
상기한 바와 같이 본 발명에 따른 반도체소자의 트렌치 소자분리막 형성 방법을 적용하게 되면 상대적으로 넓은 제2 폭을 갖는 소자분리용 트렌치에 대하여 소자분리용 트렌치의 바닥면에 형성되어 있는 라이너산화막과 라이너질화막 및 열산화막을 제거하여 반도체 기판을 노출시켰다. 반도체 기판은 실리콘으로 이루어져 있기 때문에 후속의 매립산화막을 증착하는 공정에서 트렌치 소자분리막의 측벽에 형성되어 있는 라이너산화막 보다 빠른 속도로 증착되기 때문에 보이드 없이 트렌치 소자분리막을 매립할 수 있다. 이에 따라 후속의 게이트 형성공정에서 보이드 부분으로 게이트형성물질이 매립되어 게이트가 브릿지 되는 현상을 방지할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리보호범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량형태 또한 본 발명의 권리보호 범위에 속하는 것이다.

Claims (4)

  1. 반도체 기판 위에 패드산화막 및 질화막 패턴을 순차 형성하는 단계;
    상기 질화막 패턴 및 패드산화막을 순차 식각하여 상대적으로 좁은 제1 폭 및 상대적으로 넓은 제2 폭을 갖는 소자분리용 트렌치를 형성하는 단계;
    열산화 공정을 수행하여 상기 소자분리용 트렌치 내부에 열산화막을 형성하는 단계;
    상기 열산화막이 형성된 결과물 전면에 라이너질화막 및 라이너산화막을 순차 형성하는 단계;
    상기 제2 폭을 갖는 소자분리용 트렌치 바닥면에 형성된 라이너산화막과 라이너질화막 및 열산화막을 제거하여 상기 소자분리용 트렌치 바닥면을 통해 반도체 기판을 노출시키는 단계;
    상기 소자분리용 트렌치 내부에 매립산화막을 형성하여 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 트렌치 소자분리막 형성 방법.
  2. 제1항에 있어서,
    상기 제2 폭을 갖는 소자분리용 트렌치 바닥면에 형성된 라이너산화막과 라이너질화막 및 열산화막은, 이방성 식각공정을 수행하여 제거하는 것을 특징으로 하는 반도체소자의 트렌치 소자분리막 형성 방법.
  3. 제2항에 있어서,
    상기 이방성 식각공정은, RF스퍼터 식각공정인 것을 특징으로 하는 반도체소자의 트렌치 소자분리막 형성 방법.
  4. 제1항에 있어서,
    상기 제1 폭 및 제2 폭을 갖는 소자분리용 트렌치 내부에 매립산화막을 형성하는 단계는, 화학적기상증착 방법을 상아는 것을 특징으로 하는 반도체소자의 트렌치 소자분리막 형성 방법.
KR1020050058789A 2005-06-30 2005-06-30 반도체소자의 트렌치 소자분리막 형성 방법 KR20070003060A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050058789A KR20070003060A (ko) 2005-06-30 2005-06-30 반도체소자의 트렌치 소자분리막 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050058789A KR20070003060A (ko) 2005-06-30 2005-06-30 반도체소자의 트렌치 소자분리막 형성 방법

Publications (1)

Publication Number Publication Date
KR20070003060A true KR20070003060A (ko) 2007-01-05

Family

ID=37869963

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050058789A KR20070003060A (ko) 2005-06-30 2005-06-30 반도체소자의 트렌치 소자분리막 형성 방법

Country Status (1)

Country Link
KR (1) KR20070003060A (ko)

Similar Documents

Publication Publication Date Title
US6683354B2 (en) Semiconductor device having trench isolation layer and a method of forming the same
KR100780643B1 (ko) 반도체 소자의 소자 분리막 형성방법
US7268057B2 (en) Methods of filling openings with oxide, and methods of forming trenched isolation regions
KR20010058498A (ko) 반도체 소자의 트렌치형 소자분리막 형성방법
US7670926B2 (en) Method for forming shallow trench isolation utilizing two filling oxide layers
KR100545697B1 (ko) 반도체소자의 트렌치 소자분리 방법
US6727150B2 (en) Methods of forming trench isolation within a semiconductor substrate including, Tshaped trench with spacers
KR20080095621A (ko) 반도체 소자의 소자 분리막 형성 방법
US7018905B1 (en) Method of forming isolation film in semiconductor device
KR100568259B1 (ko) 트렌치 소자 분리형 반도체 장치 및 그 형성 방법
KR100680948B1 (ko) 반도체 소자의 스토리지 노드 콘택 형성방법
KR20080074486A (ko) 반도체 소자의 소자 분리막 형성 방법
KR19990024548A (ko) 반도체소자의 분리구조 제조방법
KR20070003060A (ko) 반도체소자의 트렌치 소자분리막 형성 방법
KR100500942B1 (ko) 반사방지막을 이용한 반도체 소자의 트렌치 소자분리막형성방법
JP2012134288A (ja) 半導体装置の製造方法
KR100678481B1 (ko) 반도체소자의 트렌치 소자분리 방법
KR20100074668A (ko) 반도체 소자의 소자 분리 구조 형성방법
US7067390B2 (en) Method for forming isolation layer of semiconductor device
KR20010073704A (ko) 보이드 없는 반도체 소자의 트렌치 소자 분리 방법
KR100924544B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100538809B1 (ko) Ｎｆ3 ｈｄｐ 산화막을 이용한 소자분리막 형성방법
KR100760829B1 (ko) 액티브 영역 식각 공정을 이용한 듀얼 트랜치 소자 분리공정 및 플래쉬 메모리 소자의 제조 방법
KR100716664B1 (ko) 반도체 소자 및 그 제조방법
KR20080025859A (ko) 반도체 장치의 패턴 매립 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination