KR20080074486A - 반도체 소자의 소자 분리막 형성 방법 - Google Patents

반도체 소자의 소자 분리막 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 소자 분리 마스크를 이용한 식각 공정으로 반도체 기판에 폭이 다른 트렌치들을 형성하는 단계, 트렌치가 채워지도록 반도체 기판 상에 제1 절연막을 형성하는 단계, 제1 절연막이 치밀화되도록 열처리 공정을 실시하는 단계, 트렌치가 형성된 영역에서 소자 분리 마스크보다 낮게 잔류되도록 제1 절연막을 식각하는 단계, 제1 절연막을 포함한 반도체 기판 상에 제2 절연막을 형성하는 단계 및 트렌치가 형성된 영역에서 잔류되도록 제2 절연막을 식각하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법으로 이루어진다.
플래시, 단차, 셀 영역, 주변 영역, 소자 분리막

Description

반도체 소자의 소자 분리막 형성 방법{Method of forming an isolation layer in semiconductor device}
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 게이트 절연막
104 : 도전막 106 : 소자 분리 마스크
108 : 제1 절연막 110 : 제2 절연막
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 소자 분리막의 평탄화 공정을 개선하는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
반도체 소자 중에서 플래시 메모리 소자는 셀 영역(cell region)과 주변 영 역(peri region)으로 구분될 수 있다. 셀 영역은 다수의 메모리 셀(cell)들 및 선택 트랜지스터(select transistor)들을 포함하고, 주변 영역은 다수의 고전압 및 저전압 트랜지스터들을 포함한다.
일반적으로, 셀 영역의 패턴은 주변 영역의 패턴보다 밀도(density)가 높은데, 이는 데이터가 저장되는 다수의 메모리 셀들이 조밀하게 밀집되어 있기 때문이다. 반면에, 주변 영역의 트랜지스터들은 전압(voltage)을 인가하는 역할을 하기 때문에 트랜지스터의 폭이 메모리 셀에 비하여 넓으며, 트랜지스터들 간의 간격 또한 셀 영역보다 넓다.
이러한 패턴의 밀도 차이에 의하여, 소자 분리를 위한 절연막을 형성한 후 평탄화 공정을 실시하면 셀 영역과 주변 영역 간의 연마 속도에 차이가 발생한다. 즉, 주변 영역보다 패턴의 밀도가 조밀한 셀 영역에서의 연마 속도는 주변 영역보다 느리다. 이에 따라, 셀 영역의 절연막만을 선택적으로 식각하여 일정 두께를 제거하는 공정을 추가로 수행하고 있다.
구체적으로, 절연막의 평탄화 공정 이후에 마스크막을 형성한다. 마스크막의 상부에 감광막을 형성하고, 셀 영역이 오픈(open) 되도록 감광막을 패터닝(patterning) 한다. 감광막 패턴에 따라 마스크막을 패터닝 하고, 마스크막 패턴에 따라 건식 식각 공정을 실시하여 셀 영역의 절연막을 일정 두께로 감소시킨다. 감광막 패턴과 마스크막 패턴을 제거한다.
이와 같이, 셀 영역과 주변 영역 간의 소자 분리막 단차를 줄이기 위하여 수행하는 공정 단계를 추가로 실시하기 때문에 공정이 복잡해 지며, 제조 비용 및 공 정 시간의 상승을 초래하게 된다.
본 발명은 폭이 다른 트렌치에 채워진 절연막의 치밀화를 위하여 열처리를 실시하는 과정에서 폭이 넓은 트렌치에 형성된 절연막이 보다 더 치밀화되어 후속 식각 공정에서 식각 속도의 차이를 발생시킴으로써, 화학적 기계적 연마 공정과 같은 후속 식각 공정시 트렌치의 폭이 넓은 영역에서 디싱 현상이 발생되는 것을 최소화하여 균일한 높이의 소자 분리막을 형성할 수 있다.
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 소자 분리 마스크를 이용한 식각 공정으로 반도체 기판에 폭이 다른 트렌치들을 형성한다. 트렌치가 채워지도록 반도체 기판 상에 제1 절연막을 형성한다. 제1 절연막이 치밀화되도록 열처리 공정을 실시한다. 트렌치가 형성된 영역에서 소자 분리 마스크보다 낮게 잔류되도록 제1 절연막을 식각한다. 제1 절연막을 포함한 반도체 기판 상에 제2 절연막을 형성한다. 트렌치가 형성된 영역에서 잔류되도록 상기 제2 절연막을 식각하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법을 포함한다.
셀 영역 패턴 및 주변 영역 패턴은, 반도체 기판상에 게이트 절연막, 도전막 및 질화막을 형성한다. 질화막, 도전막 및 절연막을 패터닝하고 반도체 기판에 트렌치를 형성하는 단계를 포함한다.
제1 절연막은 Si, O, H 및 N이 혼합된 물질인 SOG막을 코팅하여 형성하고, 열처리 공정은 제1 열처리 공정 및 제2 열처리 공정으로 실시한다.
제1 열처리 공정은 350℃ 내지 400℃의 온도, O2 및 H2O의 혼합가스 분위기에서 60 내지 120분 동안 실시한다. 이때, O2 및 H2O의 혼합 비율은 1:3으로 하며, 혼합가스의 총 량은 10 내지 15L로 한다.
제1 열처리 공정을 실시한 이후에 N2 가스를 사용하여 퍼지(purge)하며, 제2 열처리를 위하여 30분 이내에 온도를 제2 열처리 온도까지 높인다. 제2 열처리 공정은 800℃ 내지 900℃의 온도, N2 가스 분위기에서 실시한다.
제1 절연막의 일부를 식각 하는 단계는 습식 식각 공정으로 실시하고, 습식 식각 공정은 HF와 DI 워터를 1:100으로 혼합한 용액을 사용하여 실시한다.
셀 영역 패턴은 주변 영역 패턴보다 조밀하게 형성되며, 열처리 공정에 의해 제1 절연막의 막질은 셀 영역에 비하여 주변 영역이 더 조밀하게 변화된다.
식각되는 제1 절연막의 일부는 반도체 기판의 활성 영역 상부로부터 200 내지 300Å 만큼 아래에 잔류되도록 한다.
제2 절연막은 HDP 화학적 기상 증착법으로 형성하고, 화학적 기상 증착법 수행시 반응가스는 SiH4, O2, H2 및 H2 가스를 혼합하여 사용하며, 제2 절연막의 식각공정은 화학적 기계적 연마공정으로 실시한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(100)상에 게이트 절연막(102), 플로팅 게이트용 도전막(104) 및 소자 분리 마스크(106)를 순차적으로 형성한다. 소자 분리 마스크(106)는 질화막으로 형성할 수 있다.
도 1b를 참조하면, 소자 분리 마스크(도 1a의 106) 상부에 노광 및 사진 공정을 실시하여 감광막 패턴(미도시)을 형성하고, 감광막 패턴(미도시)에 따라 소자 분리 마스크를 패터닝하여 소자 분리 마스크 패턴(106a)을 형성한다. 감광막 패턴(미도시)을 제거한 후, 소자 분리 마스크 패턴(106a)에 따라 식각 공정을 실시하여 도전막 패턴(104a) 및 게이트 절연막 패턴(102a)을 형성하고, 반도체 기판(100)의 일부를 제거하여 트렌치(100a)를 형성한다.
이로 인하여, 소자 분리 영역에 트렌치가 형성되며, 셀 영역에는 다수의 메모리 셀 들이 포함되므로 주변 영역에 비하여 트렌치의 패턴 밀도가 조밀해진다.
도 1c를 참조하면, 트렌치가 완전히 채워지도록 반도체 기판(100)상에 제1 절연막(108)을 형성한다. 제1 절연막(108)은 Si, O, H 및 N이 혼합된 물질인 SOG(spin on glass)막을 코팅(coating)하여 형성한다. 반도체 기판(100)상에 형성된 SOG 제1 절연막(108)을 경화시키기 위하여 제1 및 제2 열처리 공정을 실시한다.
제1 열처리 공정은 제1 절연막(108)을 형성한 직후에 실시한다. 제1 열처리 공정은 350℃ 내지 400℃의 온도, O2 및 H2O의 혼합가스 분위기에서 60 내지 120분 동안 실시한다. 이때, O2 및 H2O의 혼합 비율은 1:3으로 하며, 혼합가스의 총 량은 10 내지 15L를 유지한다.
제1 열처리 공정을 실시한 이후에 N2 가스만을 사용하여 퍼지(purge) 한 후, 제2 열처리를 위하여 30분 이내에 온도를 제2 열처리 온도까지 높인다. 제2 열처리 공정은 800℃ 내지 900℃의 온도, N2 가스 분위기에서 실시한다.
이와 같이, 제1 및 제2 열처리 공정을 실시하면 주변 영역의 트렌치에 형성된 제1 절연막(108)은 게이트 패턴이 조밀한 셀 영역의 트렌치에 형성된 제1 절연막(108)보다 막의 밀도가 치밀해 진다. 이는 후속 식각 공정 시, 식각 속도의 차이를 유발하는 요소로 작용된다.
도 1d를 참조하면, SOG인 제1 절연막(도 1c의 108)의 일부를 제거하기 위하여 식각 공정을 실시한다. 식각 공정은 습식 식각 공정으로 실시하는데, HF와 DI 워터를 1:50 내지 1:150의 비율로 혼합한 용액을 사용하여 식각 공정을 실시한다.
식각 공정을 실시하면 셀 영역의 제1 절연막(108)이 주변 영역의 제1 절연막(108)보다 더 빠르게 제거된다. 이로 인하여, 셀 영역의 트렌치에 잔류하는 제1 절연막(108)의 높이는 주변 영역의 트렌치에 잔류하는 제1 절연막(108)의 높이보다 낮아진다. 이때, 셀 영역의 제1 절연막(108)은 반도체 기판(100)의 표면보다 200 내지 300Å 만큼 아래에 잔류되도록 식각 공정의 시간을 조절한다.
도 1e를 참조하면, 셀 영역 및 주변 영역의 게이트 패턴이 모두 덮이도록 제2 절연막(110)을 형성한다. 제2 절연막(110)은 HDP(high density plasma) 화학적 기상 증착법(chemical vacuum deposition; CVD)으로 형성한다. 제2 절연막 형성 시 반응가스로 SiH4, O2, H2 및 H2 가스를 혼합한 가스를 사용할 수 있다.
셀 영역에 형성된 제1 절연막(108)이 주변 영역에 형성된 제1 절연막(108)의 높이보다 낮기 때문에 제2 절연막(110) 역시 셀 영역보다 주변 영역이 높게 형성된다.
도 1f를 참조하면, 제2 절연막(110)의 일부를 제거하기 위하여 식각 공정을 실시한다. 식각 공정은 화학적 기계적 연마(chemical mechanical polishing; CMP)공정으로 실시하며, 소자 분리 마스크 패턴(106a)이 노출될 때까지 실시한다. 화학적 기계적 연마시에 주변 영역에 형성된 제1 절연막(108)이 셀 영역에 형성된 제1 절연막(108)보다 두껍게 형성되어 있기 때문에 넓은 소자 분리 영역에서 발생하는 디싱(dishing) 현상을 줄일 수 있다. 디싱 현상을 줄임으로써 소자 분리 마스크 패턴(106a) 및 제2 절연막(110)의 높이가 균일해 지도록 화학적 기계적 연마 공정을 실시할 수 있다.
이에 따라, 셀 영역의 소자 분리막 높이를 낮추기 위한 감광막 형성, 식각 및 감광막 제거와 같이 추가적인 공정을 실시하지 않고 셀 영역과 주변 영역 간의 단차를 제거할 수 있으므로, 제조 비용 및 시간을 절감할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명의 실시예에 따라, 화학적 기계적 연마 공정과 같은 후속 식각 공정시 트렌치의 폭이 넓은 영역에서 디싱 현상이 발생되는 것을 최소화하여, 소자 분리막 간의 단차를 줄이기 위한 추가적인 공정을 생략하고 균일한 높이의 소자 분리막을 형성할 수 있으므로, 공정의 단순화를 이룰 수 있으므로 공정 시간 및 제조 단가를 절약할 수 있다.

Claims (18)

  1. 소자 분리 마스크를 이용한 식각 공정으로 반도체 기판에 폭이 다른 트렌치들을 형성하는 단계;
    상기 트렌치가 채워지도록 상기 반도체 기판 상에 제1 절연막을 형성하는 단계;
    상기 제1 절연막이 치밀화되도록 열처리 공정을 실시하는 단계;
    상기 트렌치가 형성된 영역에서 상기 소자 분리 마스크보다 낮게 잔류되도록 상기 제1 절연막을 식각하는 단계;
    상기 제1 절연막을 포함한 상기 반도체 기판 상에 제2 절연막을 형성하는 단계; 및
    상기 트렌치가 형성된 영역에서 잔류되도록 상기 제2 절연막을 식각하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
  2. 제 1 항에 있어서,
    상기 소자 분리 마스크와 상기 반도체 기판 사이에 게이트 절연막 및 도전막이 더 형성되는 반도체 소자의 소자 분리막 형성 방법.
  3. 제 1 항에 있어서,
    상기 열처리 공정에 의해, 폭이 넓은 트렌치에 형성된 상기 제1 절연막이 폭이 좁은 트렌치에 형성된 상기 제1 절연막보다 더 치밀해지는 반도체 소자의 소자의 소자 분리막 형성 방법.
  4. 제 1 항에 있어서,
    상기 제1 절연막은 Si, O, H 및 N이 혼합된 물질인 SOG막을 코팅하여 형성하는 반도체 소자의 소자 분리막 형성 방법.
  5. 제 1 항에 있어서,
    상기 열처리 공정은 제1 열처리 공정 및 제2 열처리 공정으로 실시하는 반도체 소자의 소자 분리막 형성 방법.
  6. 제 5 항에 있어서,
    상기 제1 열처리 공정은 350℃ 내지 400℃의 온도, O2 및 H2O의 혼합가스 분위기에서 60 내지 120분 동안 실시하는 반도체 소자의 소자 분리막 형성 방법.
  7. 제 6 항에 있어서,
    상기 O2 및 H2O의 혼합 비율은 1:3으로 하며, 혼합가스의 총 량은 10 내지 15L로 하는 반도체 소자의 소자 분리막 형성 방법.
  8. 제 5 항에 있어서,
    상기 제1 열처리 공정과 제2 열처리 공정 사이에 N2 가스를 사용한 퍼지(purge)를 실시하는 반도체 소자의 소자 분리막 형성 방법.
  9. 제 5 항에 있어서,
    상기 제2 열처리를 위하여 30분 이내에 온도를 제2 열처리 온도까지 높이는 반도체 소자의 소자 분리막 형성 방법.
  10. 제 5 항에 있어서,
    상기 제2 열처리 공정은 800℃ 내지 900℃의 온도, N2 가스 분위기에서 실시 하는 반도체 소자의 소자 분리막 형성 방법.
  11. 제 1 항에 있어서,
    상기 제1 절연막의 일부를 식각 하는 단계는 습식 식각 공정으로 실시하는 반도체 소자의 소자 분리막 형성 방법.
  12. 제 11 항에 있어서,
    상기 습식 식각 공정은 HF와 DI 워터를 1:50 내지 1:150으로 혼합한 용액을 사용하여 식각 공정을 실시하는 반도체 소자의 소자 분리막 형성 방법.
  13. 제 1 항에 있어서,
    상기 셀 영역 패턴은 상기 주변 영역 패턴보다 조밀하게 형성되는 반도체 소자의 소자 분리막 형성 방법.
  14. 제 1 항에 있어서,
    상기 열처리 공정에 의해 상기 제1 절연막의 막질은 상기 셀 영역에 비하여 상기 주변 영역이 더 조밀하게 변화되는 반도체 소자의 소자 분리막 형성 방법.
  15. 제 1 항에 있어서,
    상기 식각되는 제1 절연막의 일부는 상기 반도체 기판의 활성 영역 상부로부터 200 내지 300Å 만큼 아래에 잔류되도록 하는 반도체 소자의 소자 분리막 형성 방법.
  16. 제 1 항에 있어서,
    상기 제2 절연막은 HDP 화학적 기상 증착법으로 형성하는 반도체 소자의 소자 분리막 형성 방법.
  17. 제 16 항에 있어서,
    상기 화학적 기상 증착법 수행시 반응가스는 SiH4, O2, H2 및 H2 가스를 혼합하여 사용하는 반도체 소자의 소자 분리막 형성 방법.
  18. 제 1 항에 있어서,
    상기 제2 절연막의 식각공정은 화학적 기계적 연마공정으로 실시하는 반도체 소자의 소자 분리막 형성 방법.
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