CN111584419A - 沟槽隔离结构的形成方法及沟槽隔离结构 - Google Patents
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Abstract
本发明提供一种沟槽隔离结构的形成方法及沟槽隔离结构。所述形成方法针对基片上较窄的一类沟槽和较宽的二类沟槽，先在预处理基片上形成填孔能力较弱的第一填充层，第一填充层悬空沉积在一类沟槽的开口处，且覆盖二类沟槽的内表面，之后进行第一平坦化工艺将高于预处理基片上表面的第一填充层去除，并去除残留于一类沟槽开口处的第一填充层，在二类沟槽内剩余的第一填充层抬高了二类沟槽的底面，在形成第二填充层时，使第二填充层位于二类沟槽位置的上表面更高，在执行第二平坦化工艺时，二类沟槽区域的研磨量较一类沟槽区域大，从而在完成第二平坦化工艺后，在二类沟槽区域发生凹陷(dishing)问题的风险较低。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种沟槽隔离结构的形成方法及沟槽隔离结构。
背景技术
在集成电路制造中，对于在基底上制作的各个独立器件例如不同的存储单元之间的隔离，多采用形成STI(Shallow Trench Isolation，浅沟槽隔离)的方法。一种常用的制作STI的方法包括以下过程：先在基底上形成垫氧化层和氮化硅层；然后在选定区域依次刻蚀氮化硅层、垫氧化层以及基底从而形成隔离沟槽；接着在基底上沉积隔离介质并进行CMP(Chemical Mechanical Polishing，化学机械研磨)，使得填充在隔离沟槽中的隔离介质和氮化硅层基本齐平。
在上述STI的制作过程中，为了填满隔离沟槽并留出CMP处理的窗口，在CMP之前，沉积在基底上的隔离介质较厚，且隔离介质常常是起伏不平的，相对来讲，对于同一基底，在隔离沟槽较窄而氮化硅(作为研磨阻挡材料)分布较密集的区域，高于氮化硅层的隔离介质较厚，而在隔离沟槽较宽而氮化硅分布较稀疏的区域，高于氮化硅层的隔离介质较薄。为了达到使填充在隔离沟槽中的隔离介质均能和氮化硅层基本齐平的目的，CMP的时间很长，所获得的STI表面平整度较差，尤其是，在隔离沟槽较宽而氮化硅分布较稀疏的区域，往往容易产生较为明显的凹陷(dishing)。STI的平整度会影响后续在基底上制作的元器件的性能。
为了减小CMP后在隔离介质上形成的凹陷，在CMP之前，一种方法是利用图形化的光阻进行保护，把厚度较大的隔离介质去掉一部分，以缩短CMP时间。还有一种方法是在宽隔离沟槽中增加研磨阻挡结构而获得多个密集的窄沟槽(dummy trench)，避免稀疏区域的隔离介质在CMP过程中产生凹陷。但是这些方法均需用到光阻及光刻工艺，过程复杂且成本较高。
发明内容
为了提高沟槽隔离结构的表面平整度，简化工艺，本发明提供一种沟槽隔离结构的形成方法。本发明另外提供一种半导体器件。
一方面，本发明提供一种沟槽隔离结构的形成方法，包括以下步骤：
提供一预处理基片，所述预处理基片具有一类沟槽和二类沟槽，所述一类沟槽的宽度小于所述二类沟槽的宽度；
形成第一填充层在所述预处理基片上，所述第一填充层覆盖所述预处理基片的上表面以及所述二类沟槽的内表面，并悬空沉积在所述一类沟槽的开口处；
执行第一平坦化工艺，去除高于所述预处理基片上表面的所述第一填充层；
去除残留于所述一类沟槽开口处的所述第一填充层，位于所述二类沟槽内的所述第一填充层仍有保留；
形成第二填充层在所述预处理基片上，所述第二填充层填满所述一类沟槽和所述二类沟槽并覆盖所述预处理基片的上表面，所述第二填充层位于所述二类沟槽区域的上表面高于其位于所述一类沟槽区域的上表面；以及，
执行第二平坦化工艺，去除高于所述预处理基片上表面的所述第二填充层。
可选的，在形成所述第一填充层之前，还包括：
形成保护层在所述预处理基片上，所述保护层保形地覆盖所述一类沟槽和所述二类沟槽的内表面以及所述预处理基片的上表面。
可选的，所述保护层包括线形氧化层和线形氮化层，所述线形氧化层保形地覆盖所述一类沟槽和所述二类沟槽的内表面以及所述预处理基片的上表面，所述线形氮化层保形地覆盖所述线形氧化层的表面。
可选的，在去除残留于所述一类沟槽开口处的所述第一填充层时，所述第一填充层和所述线形氮化层的刻蚀选择比大于10。
可选的，所述第一填充层采用PE-TEOS工艺或者LP-TEOS工艺形成。
可选的，去除残留于所述一类沟槽开口处的所述第一填充层的方法包括依次执行的湿法蚀刻和超声波清洗。
可选的，所述第二填充层采用高密度等离子体沉积工艺或高深宽比化学气相沉积工艺形成。
可选的，所述第一平坦化工艺和所述第二平坦化工艺均采用化学机械研磨。
可选的，所述二类沟槽的宽度是所述一类沟槽宽度的至少五倍。
一方面，本发明提供一种沟槽隔离结构，所述沟槽隔离结构利用上述形成方法形成。
本发明提出的沟槽隔离结构的形成方法，具有以下优点：
一方面，所述形成方法针对预处理基片上的一类沟槽和二类沟槽，先形成第一填充层，第一填充层的填孔能力较弱，由于第一沟槽的深宽比较大，因此第一填充层只能悬空沉积在一类沟槽的开口处，由于二类沟槽较宽，深宽比相对较小，因此第一填充层能够覆盖二类沟槽的内表面，之后进行第一平坦化工艺将高于预处理基片上表面的第一填充层去除，然后去除位于一类沟槽开口处的第一填充层，保留在二类沟槽内表面的第一填充层抬高了二类沟槽的底面，在形成第二填充层时，由于二类沟槽底面被抬高，可以使第二填充层位于所述二类沟槽区域的上表面高于位于所述一类沟槽区域的上表面，在执行第二平坦化工艺时，二类沟槽区域的研磨量较一类沟槽区域大，从而在完成第二平坦化工艺后，在二类沟槽区域发生凹陷(dishing)问题的风险较低，有助于提高沟槽隔离结构的表面平整度；
另一方面，所述形成方法中，由于先利用第一填充层抬高了二类沟槽的底面，第二填充层的厚度可以沉积得较薄，只要能够填满一类沟槽和二类沟槽并保留一定的平坦化窗口即可，进而，第二平坦化工艺的时间相对于现有的CMP工艺可以缩短，有助于提高所形成的沟槽隔离结构的表面平整度；
再一方面，所述形成方法在第二平坦化工艺前，二类沟槽区域上方的第二填充材料比二类沟槽区域周围沉积的更厚，该过程不需要采用光阻及光刻工艺，实施方便，成本较低。
本发明提出的沟槽隔离结构利用上述方法形成，由于利用上述形成方法可以得到平整度较佳的表面，因而沟槽隔离结构的质量较高。
附图说明
图1A至图1D是利用现有的一种STI形成方法制作STI的剖面示意图。
图2是本发明实施例的沟槽隔离结构的形成方法的流程示意图。
图3A至图3G是利用本发明实施例的沟槽隔离结构的形成方法在形成过程中的剖面结构示意图。
附图标记说明：
100、200-半导体衬底；101、201-垫氧化层；102-氮化硅层；202-硬掩膜层；10-隔离沟槽；103-隔离介质；11-凹陷；20-一类沟槽；30-二类沟槽；203-线形氧化层；204-线形氮化层；205-第一填充层；206-第二填充层。
具体实施方式
以下结合附图和具体的实施例对本发明的沟槽隔离结构的形成方法及沟槽隔离结构作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明的实施例，本发明的实施例不应该被认为仅限于图中所示区域的特定形状。为了清楚起见，在用于辅助说明本发明实施例的全部附图中，对相同部件原则上标记相同的标号，而省略对其重复的说明。下文中的术语“第一”、“第二”、“一类”、“二类”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换。
图1A至图1D是利用现有的一种STI形成方法制作STI的剖面示意图。为了便于理解本发明实施例的内涵，首先结合图1A至图1D对背景技术所提到的一种现有STI形成方法进行说明。
图1A是利用现有STI形成方法在基底上形成垫氧化层和氮化硅层后的剖面示意图。参见图1A，该STI形成方法包括第一步骤：在半导体衬底100上形成垫氧化层101和氮化硅层102。对于硅衬底来说，垫氧化层101通常为氧化硅。氮化硅层102可以作为刻蚀工艺的硬掩膜。
图1B是利用现有STI形成方法形成隔离沟槽后的剖面示意图。参见图1B，该STI形成方法包括第二步骤：在选定区域依次刻蚀氮化硅层102、垫氧化层101以及半导体衬底100从而形成隔离沟槽10。根据隔离的需要，在半导体衬底100中可以形成多个不同宽度的隔离沟槽10。此外，通常在形成隔离沟槽10之后，为了修复隔离沟槽，会在隔离沟槽10内表面形成一层氧化层(未示出)。
图1C是利用现有STI形成方法在基底上形成隔离介质后的剖面示意图。参见图1C，该STI形成方法包括第三步骤：在半导体衬底100上沉积用来填充在隔离沟槽10内的隔离介质103，隔离介质103通常选用氧化硅。
图1D是利用现有STI形成方法在进行平坦化工艺后的剖面示意图。参见图1D，该STI形成方法包括第四步骤：采用CMP工艺对半导体衬底100表面进行平坦化处理。该步骤利用氮化硅层102作为平坦化工艺的终点，在完成平坦化之后，半导体衬底100上的氮化硅层102上表面被露出，对于宽度(沿平行于半导体衬底100表面方向的尺寸)较小的隔离沟槽10(如图1D中左边的两个隔离沟槽)，其中隔离介质103的上表面与氮化硅层102上表面基本齐平。此处基本齐平指的是使隔离介质103的上表面与氮化硅层102上表面的高度差控制在满足平整性要求的范围内，例如，一实施例中，在平坦化处理后，隔离介质103的上表面与氮化硅层102上表面的高度差是研磨前二者高度差的5％以下，满足相应的平整性要求。但是，对于那些宽度较大的隔离沟槽10，其宽度甚至是另一部分隔离沟槽10宽度的五倍以上，在长时间CMP后容易产生凹陷11。即，利用上述现有STI形成方法，所得到的STI表面容易出现凹陷(dishing)问题，平整度较差。
造成上述凹陷问题的原因在于，在研磨过程中，由于研磨面起伏不平，加上不同区域图形(尤其是作为研磨阻挡材料的氮化硅的图形)的分布密度不同，这容易造成研磨结束后所得到的顶表面的平整性仍然不足，总体来看，在到达研磨终点时，图形密集区设置有较多的氮化硅来阻挡研磨液的侵蚀，研磨液对不同材质具有选择比的差异，在图形密集区不易再继续研磨，然而在图形稀疏区，由于设置的氮化硅相对较少(或稀疏)，阻挡研磨的能力较图形密集区弱，故在常规适度过研磨时容易较周围的研磨面低，即容易产生凹陷形貌。对于属于图形稀疏区的沟槽区域，如果在研磨初始时研磨面与周围研磨面等高或者较周围研磨面低，由于上述原因，研磨结束后相较图形密集区的沟槽区域更容易发生凹陷问题。此外，长时间CMP不仅降低工作效率，还会引起研磨面的温度分布不均，也容易造成研磨结束后顶表面不够平整的问题。
本发明实施例首先涉及一种沟槽隔离结构的形成方法，其中用到了平坦化工艺，相对于上述的现有STI形成方法来说，利用本实施例的形成方法可以提高平坦化处理后得到的沟槽隔离结构上表面的平整度。以下作具体说明。
图2是本发明实施例的沟槽隔离结构的形成方法的流程示意图。参见图2，本发明实施例的沟槽隔离结构的形成方法包括以下步骤：
S1：提供一预处理基片，所述预处理基片具有一类沟槽和二类沟槽，所述一类沟槽的宽度小于所述二类沟槽的宽度；
S2：形成第一填充层在所述预处理基片上，所述第一填充层覆盖所述预处理基片的上表面以及所述二类沟槽的内表面，并悬空沉积在所述一类沟槽的开口处；
S3：执行第一平坦化工艺，去除高于所述预处理基片上表面的所述第一填充层；
S4：去除残留于所述一类沟槽开口处的所述第一填充层，位于所述二类沟槽内的所述第一填充层仍有保留；
S5：形成第二填充层在所述预处理基片上，所述第二填充层填满所述一类沟槽和所述二类沟槽并覆盖所述预处理基片的上表面，所述第二填充层位于所述二类沟槽区域的上表面高于其位于所述一类沟槽区域的上表面；
S6：执行第二平坦化工艺，去除高于所述预处理基片上表面的所述第二填充层。
图3A至图3G是利用本发明实施例的沟槽隔离结构的形成方法在形成过程中的剖面示意图。以下结合图2以及图3A至图3G对本发明实施例的沟槽隔离结构的形成方法作进一步说明。
图3A是利用本发明一实施例的沟槽隔离结构的形成方法在形成一类沟槽和二类沟槽后的剖面示意图。参见图3A，在步骤S1中，提供一预处理基片，所述预处理基片形成有一类沟槽20和二类沟槽30。所述预处理基片指的是该基片经过半导体工艺处理，并且已完成了隔离沟槽的制作。根据器件的制作工艺不同，一类沟槽20和二类沟槽30在预处理基片中可以设置一个或两个以上。本实施例中，一类沟槽20的宽度小于二类沟槽30的宽度，此处“宽度”指截面宽度，具体指的是一类沟槽20和二类沟槽30沿与预处理基片的表面平行的一方向上的尺寸。本实施例中，一类沟槽20可以代表采用常规工艺填充并平坦化后不容易产生如图1D所示的凹陷11问题的沟槽，一类沟槽20区域为研磨阻挡材料(本实施例为氮化硅)分布密集的区域，二类沟槽30代表采用常规工艺填充并平坦化后容易产生如图1D所示的凹陷11问题的沟槽，而二类沟槽30区域为研磨阻挡材料分布密集的区域，一类沟槽20区域和二类沟槽30区域可彼此连接或者间隔一定距离设置。通过克服二类沟槽30的凹陷问题，提高对其填充并平坦化后的表面平整度，即可以提高在一类沟槽20区域和二类沟槽30区域均形成沟槽隔离结构后的半导体结构的整体形貌。
本实施例中，要形成的半导体结构例如为浅沟槽隔离结构(STI)。但需要说明的是，基于本发明实施例的内涵，图2所示的沟槽隔离结构的形成方法并不限于形成浅沟槽隔离结构，也可以用在深沟槽隔离结构(Deep Trench Isolation，DTI)或者其它需要将沟槽填充并平坦化以获得不同尺寸的沟槽隔离结构的制作过程中。
获得预处理基片的过程可以采用公开的技术制作，一实施例中，一类沟槽20和二类沟槽30用来在半导体衬底中形成隔离不同的独立器件(例如不同的存储单元或晶体管)的隔离结构，获得上述预处理基片的过程主要包括以下步骤：首先，在一半导体衬底200上依次叠加形成垫氧化层201和硬掩膜层202，并图形化处理所述硬掩膜层202；接着，利用图形化的所述硬掩膜层202为掩膜，刻蚀所述垫氧化层201和所述半导体衬底200，以形成多个隔离沟槽；然后，对所述隔离沟槽进行氧化修复，获得上述一类沟槽20和二类沟槽30。其中，半导体衬底200的材料可以是硅、锗、硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟或锑化铟等，也可以是绝缘体上覆硅(SOI)或者绝缘体上覆锗(GOI)，或者还可以包括其它的材料。垫氧化层201例如为氧化硅，硬掩膜层202例如为氮化硅。
上述一类沟槽20和二类沟槽30的制作过程中，硬掩膜层202可以利用光阻进行光刻工艺进行图形化。隔离沟槽的位置、数量及宽度可以根据沟槽的设计具体确定。对所述隔离沟槽氧化修复具体可以利用热炉管工艺、快速热氧化工艺、原位蒸汽生成(in situsteam generation,ISSG)工艺或者脱耦等离子体氮化(Dip-pen nanolithography，DPN)工艺完成。需要说明的是，一类沟槽20和二类沟槽30仅是用以区分两种不同宽度的沟槽，实际上隔离沟槽并不限于附图中所示的一类沟槽20和二类沟槽30的设计，例如，在一实施例中，在半导体衬底200可以形成三种以上宽度的沟槽，而将其中至少一种宽度的沟槽作为二类沟槽30，而将其它沟槽作为一类沟槽20。
本实施例中，所述一类沟槽20的宽度较小，可以小于
例如为
而二类沟槽30的宽度可以是一类沟槽20宽度的五倍以上，甚至十倍或者二十倍以上。所述一类沟槽20和二类沟槽30的深度可以根据沟槽设计要求确定。可以理解，由于宽度的差异，在利用如图1A至1D所示的方法在一类沟槽20和二类沟槽30制作沟槽隔离结构时，由于二类沟槽30相对一类沟槽20需要去除的隔离介质较少，而且二类沟槽30区域的硬掩膜层202材料分布得较为稀疏，属于利用现有STI形成方法容易产生明显凹陷的区域。而一类沟槽20为窄沟槽，一类沟槽20区域的硬掩膜层202较为密集，要去除的隔离介质较厚，不容易产生凹陷问题(可认为凹陷不明显，达到了工艺要求)。
图3B是利用本发明一实施例的沟槽隔离结构的形成方法在形成保护层210后的剖面示意图。图3C是利用本发明一实施例的沟槽隔离结构的形成方法在形成第一填充层后的剖面示意图。参见图3C，本实施例在步骤S2中，形成第一填充层205在所述预处理基片上，所述第一填充层205覆盖所述预处理基片的上表面以及所述二类沟槽30内表面，并悬空沉积在所述一类沟槽20的开口处。
第一填充层205主要用来填充二类沟槽30的内表面，使二类沟槽30的底面抬高，以便于最后进行平坦化工艺时二类沟槽30位置的研磨量较周围大，避免产生凹陷。第一填充层205可以不填充一类沟槽20。同时，为了简化制程，避免采用光阻及光刻工艺，本实施例中，第一填充层205采用孔洞填充能力较弱的介质材料即可，第一填充层205不需要从底部填充一类沟槽20，而是优选悬空沉积在一类沟槽20的顶部开口处，以便于后续将其去除。本实施例中，位于一类沟槽20区域的第一填充层205可以按照如图3C所示的悬空方式将一类沟槽20密封。由于二类沟槽30较宽，第一填充层205填充二类沟槽30的内表面，具体填充的厚度可以根据需要调整，例如，在一实施例中，为了后续使二类沟槽30位置的研磨量较一类沟槽20位置更大，第一填充层205也可以填满二类沟槽30，甚至高于二类沟槽30，本实施例中，第一填充层205没有填满二类沟槽30。另外，第一填充层205还覆盖所述预处理基片的上表面。
第一填充层205作为隔离介质，可选用氧化硅、氮化硅或氮氧化硅等介质材料的一种或者它们的组合。第一填充层205可利用TEOS作为硅源并采用公开方法例如水解反应形成的氧化硅膜，例如，第一填充层205可采用PE-TEOS(等离子体增强正硅酸乙酯淀积二氧化硅)工艺或者LP-TEOS(低压正硅酸乙酯淀积二氧化硅)工艺形成。但不限于此，一实施例中，第一填充层205也可以采用其它公开方式形成以使第一填充层205覆盖二类沟槽30的内表面，即可以从底部填充二类沟槽30，目的是抬高二类沟槽30的底面，对于一类沟槽20，第一填充层205仅需悬空沉积在所述一类沟槽的开口处即可。一实施例中，第一填充层205也可以将部分相对宽度较大的一类沟槽20填满，只要后续能够去除即可。
为了保护预处理基片的结构，参见图3B，本实施例在形成第一填充层205之前，还形成保护层210在所述预处理基片上，所述保护层210保形地覆盖所述一类沟槽20和所述二类沟槽30的内表面以及所述预处理基片的上表面。所述保护层210可选用能够作为第一填充层205刻蚀工艺的蚀刻停止层的材料。所述保护层210的厚度例如约
进一步的，所述保护层210可包括线形氧化层203(linear oxide)和线形氮化层204(linear nitride)，所述线形氧化层203保形地覆盖所述一类沟槽20和所述二类沟槽30的内表面以及所述预处理基片的上表面，所述线形氮化层204保形地覆盖所述线形氧化层203的表面。在去除残留于位于所述一类沟槽20开口处的第一填充层205的步骤中，所述第一填充层205和所述线形氮化层203的刻蚀选择比优选大于10，从而可以阻挡过刻蚀。作为示例，本实施例第一填充层205的材料为氧化硅，线形氧化层203可以采用氧化硅，线形氮化层204可以采用氮化硅。
图3D是利用本发明一实施例的沟槽隔离结构的形成方法在执行第一平坦化工艺后的剖面示意图。参见图3D，本实施例的沟槽隔离结构的形成方法在步骤S3中，执行第一平坦化工艺，去除高于所述预处理基片上表面的第一填充层205。
所述第一平坦化工艺例如为化学机械研磨(CMP)。示例的，在化学机械研磨过程中，预处理基片被装在研磨头的下端，随着研磨头下降，高于所述预处理基片上表面的第一填充层205与旋转的研磨垫接触而被去除。在第一平坦化工艺后，一类沟槽20和二类沟槽30上方的第一填充层205减少，但在沟槽内仍会有残留。此外，在完成第一平坦化工艺的过程中，位于预处理基片上表面的保护层210也有损耗，因而在完成第一平坦化工艺后，硬掩膜层202的上表面被露了出来。
图3E是利用本发明一实施例的沟槽隔离结构的形成方法在去除一类沟槽内的第一填充层后的剖面示意图。参见图3E，本实施例的沟槽隔离结构的形成方法在步骤S4中，去除残留于所述一类沟槽20开口处的第一填充层205，位于所述二类沟槽30内的所述第一填充层205可以被部分地去除后仍有剩余，也可以不被去除从而完全保留。
步骤S4的目的是将残留于所述一类沟槽20开口处的第一填充层205去除，如此可以避免残留的第一填充层205影响后续对一类沟槽20的填充。参见图3D，经第一平坦化工艺后，剩余的第一填充层205位于一类沟槽20的顶部开口处和二类沟槽30的底部及侧表面上。并且，由于第一填充层205填孔能力差，未能从底部将全部一类沟槽20填满，因此第一平坦化工艺后残留于所述一类沟槽20开口处的第一填充层205少于保留在二类沟槽30内的部分。故而，步骤S4可以不采用光阻及光刻工艺，而是通过蚀刻时间的控制使残留于所述一类沟槽20开口处的第一填充层205被去除，并使二类沟槽30内仍保留有第一填充层205，二类沟槽30内的第一填充层205可以起到抬高二类沟槽30的底表面位置的效果。
可以根据所述第一填充层205的材料选择适合的去除方法。作为示例，所述第一填充层205为氧化硅，可以采用缓冲氧化物蚀刻液(BOE，Buffered Oxide Etch)或者稀的HF溶液进行湿法蚀刻来去除残留于所述一类沟槽20开口处的第一填充层205。优选的，去除过程可包括，先进行一段时间的湿法蚀刻，再进行超声波清洗，以彻底地将残留于所述一类沟槽20开口处的第一填充层205去除。其中湿法蚀刻的时间不需要很长，避免过多地刻蚀掉二类沟槽30内的第一填充层205。有关湿法蚀刻和超声波清洗的时间可以根据沟槽具体结构以及试验数据确定。在此，“超声波清洗”指的是利用超声波在液体中的空化作用、加速度作用及直进流作用对液体和第一填充层材料直接、间接的作用，使残留于一类沟槽20开口处的第一填充层材料被分散、乳化、剥离而达到清洗目的。所述超声波清洗可采用40kHz及其以下的常规超声波，也可以采用1000kHz以上的高频超声波(又称兆声波)。一实施例中，也可以先进行超声波清洗，再进行湿法蚀刻来达到去除残留于所述一类沟槽20开口处的第一填充层205、同时在二类沟槽30内保留部分第一填充层205的目的。
另外，本实施例中，由于在形成第一填充层205之前，在预处理基片上形成有保护层210。在步骤S4的蚀刻工艺中，保护层210可以保护预处理基片的原有结构，避免损伤。例如，在利用HF溶液刻蚀第一填充层205的过程中，保护层210中的线形氮化层204具有较佳的刻蚀阻止作用，可以防止BOE溶液或HF溶液对一类沟槽20和二类沟槽30内表面的腐蚀，尤其是，由于通常垫氧化层201在形成沟槽隔离结构的过程中应保持完整性，利用保护层可以防止垫氧化层201被腐蚀。
图3F是利用本发明一实施例的沟槽隔离结构的形成方法在形成第二填充层后的剖面示意图。参见图3F，本实施例的沟槽隔离结构的形成方法在步骤S5中，形成第二填充层206在所述预处理基片上，所述第二填充层206填满所述一类沟槽20和所述二类沟槽30并覆盖所述预处理基片的上表面，所述第二填充层206位于所述二类沟槽30位置的上表面高于位于所述一类沟槽20位置的上表面。
第二填充层206可以采用与第一填充层205相同或不同的介质材料，本实施例中，第二填充层206与第一填充层205的材料均为氧化硅。由于第二填充层206需要将宽度较小的一类沟槽20填满，第二填充层206优选采用填孔能力较好的工艺制作，例如高密度等离子体沉积(HDP)工艺或高深宽比化学气相沉积(HARP)工艺。
第二填充层206填满了一类沟槽20和二类沟槽30。此外，为了给出平坦化工艺的窗口，第二填充层206高于预处理基片的上表面。通过在二类沟槽30内形成合适厚度的第一填充层205，可以调节第二填充层206的表面形貌。参见图3F，本实施例中，在形成第二填充层206后，第二填充层206位于所述二类沟槽30区域的上表面高于其位于所述一类沟槽20区域的上表面，即，第二填充层206位于二类沟槽30区域的上表面与半导体衬底200的上表面之间的距离大于第二填充层206位于一类沟槽20区域的上表面与半导体衬底200的上表面之间的距离。
图3G是利用本发明一实施例的沟槽隔离结构的形成方法在执行第二平坦化工艺后的剖面示意图。参见图3G，本实施例在步骤S6中，执行第二平坦化工艺，去除高于所述预处理基片上表面的第二填充层206。在执行第二平坦化工艺后，所述预处理基片顶部的硬掩膜层202作为研磨的终止层被暴露了出来，并且，第二填充层206的上表面与硬掩膜层202的上表面基本齐平。
第二平坦化工艺可以采用CMP完成。具体在CMP过程中，由于二类沟槽30区域要研磨去除的第二填充层206较厚，在执行第二平坦化工艺时，第二填充层206的上表面被逐渐研磨而降低，在研磨面接近硬掩膜材料时，二类沟槽30区域的研磨面仍然较高，在继续研磨到达研磨终点时，二类沟槽30区域具有更多的缓冲(buffer)空间进行研磨，而一类沟槽20等硬掩膜材料分布密集的区域由于硬掩膜材料的阻碍，出现凹陷问题的风险较低，在CMP完成后，相对于现有工艺，本实施例在步骤S6后得到的基片的顶表面较为平整，凹陷(dishing)问题得到改善。
另外，由于二类沟槽30区域在第一平坦化工艺后被第一填充层205至少部分填充，而一类沟槽20较窄，第二填充层206高于基片上表面的部分可以形成得较薄，只要将一类沟槽20和二类沟槽30填满并保留一定量的CMP窗口即可，第二平坦化工艺的持续时间可以控制在较短的范围内，有助于避免由于平坦化时间过长而对半导体结构表面平整度的不良影响。
此外，上述步骤S1～S6介绍的形成方法在第二平坦化工艺前，将二类沟槽30区域的第二填充层206形成得较周围更厚，该过程不需要采用光阻及光刻工艺，实施方便，成本较低。
本发明实施例另外涉及一种沟槽隔离结构，所述沟槽隔离结构利用上述形成方法得到。具体的，参见图3G，所述沟槽隔离结构包括在所述半导体衬底200中形成的一类沟槽20、二类沟槽30以及填充在所述一类沟槽20和二类沟槽30的介质材料，所述一类沟槽20的宽度小于所述二类沟槽30的宽度。具体的，在一类沟槽20内填充了第二填充层206，在二类沟槽内填充了第一填充层205和第二填充层206。第一填充层205和第二填充层206可以为同种材料，例如氧化硅。第一填充层205和第二填充层206可以根据沟槽隔离结构的设计要求选择相应的材料。例如，一实施例中，第一填充层205和第二填充层206分别采用氮化硅和氧化硅制作。所述沟槽隔离结构例如为浅沟槽隔离结构(STI)。
本实施例的沟槽隔离结构采用上述方法形成，即使在宽度较大的二类沟槽30区域也不容易产生明显的凹陷(dishing)，整体表面平整度较好，具有较佳的微观形貌，有助于提高所述沟槽隔离结构的质量。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (10)
1.一种沟槽隔离结构的形成方法，其特征在于，包括：
提供一预处理基片，所述预处理基片具有一类沟槽和二类沟槽，所述一类沟槽的宽度小于所述二类沟槽的宽度；
形成第一填充层在所述预处理基片上，所述第一填充层覆盖所述预处理基片的上表面以及所述二类沟槽的内表面，并悬空沉积在所述一类沟槽的开口处；
执行第一平坦化工艺，去除高于所述预处理基片上表面的所述第一填充层；
去除残留于所述一类沟槽开口处的所述第一填充层，位于所述二类沟槽内的所述第一填充层仍有保留；
形成第二填充层在所述预处理基片上，所述第二填充层填满所述一类沟槽和所述二类沟槽并覆盖所述预处理基片的上表面，所述第二填充层位于所述二类沟槽区域的上表面高于其位于所述一类沟槽区域的上表面；以及，
执行第二平坦化工艺，去除高于所述预处理基片上表面的所述第二填充层。
2.如权利要求1所述的形成方法，其特征在于，在形成所述第一填充层之前，还包括：
形成保护层在所述预处理基片上，所述保护层保形地覆盖所述一类沟槽和所述二类沟槽的内表面以及所述预处理基片的上表面。
3.如权利要求2所述的形成方法，其特征在于，所述保护层包括线形氧化层和线形氮化层，所述线形氧化层保形地覆盖所述一类沟槽和所述二类沟槽的内表面以及所述预处理基片的上表面，所述线形氮化层保形地覆盖所述线形氧化层的表面。
4.如权利要求3所述的形成方法，其特征在于，在去除残留于所述一类沟槽开口处的所述第一填充层时，所述第一填充层和所述线形氮化层的刻蚀选择比大于10。
5.如权利要求1所述的形成方法，其特征在于，所述第一填充层采用PE-TEOS工艺或者LP-TEOS工艺形成。
6.如权利要求1所述的形成方法，其特征在于，去除残留于所述一类沟槽开口处的所述第一填充层的方法包括依次执行的湿法蚀刻和超声波清洗。
7.如权利要求1所述的形成方法，其特征在于，所述第二填充层采用高密度等离子体沉积工艺或高深宽比化学气相沉积工艺形成。
8.如权利要求1至7任一项所述的形成方法，其特征在于，所述第一平坦化工艺和所述第二平坦化工艺均采用化学机械研磨。
9.如权利要求1至7任一项所述的形成方法，其特征在于，所述二类沟槽的宽度是所述一类沟槽宽度的至少五倍。
10.一种沟槽隔离结构，其特征在于，利用如权利要求1至9任一项所述的形成方法形成。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113410130A (zh) * | 2021-06-15 | 2021-09-17 | 西安微电子技术研究所 | 一种沟槽填充介质后的平坦化回刻方法 |
| CN115881750A (zh) * | 2023-02-02 | 2023-03-31 | 合肥晶合集成电路股份有限公司 | 图像传感器及其制作方法 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4222792A (en) * | 1979-09-10 | 1980-09-16 | International Business Machines Corporation | Planar deep oxide isolation process utilizing resin glass and E-beam exposure |
| TW331657B (en) * | 1997-01-31 | 1998-05-11 | Ind Tech Res Inst | The global planarization method for manufacturing MOSFET |
| KR20010092089A (ko) * | 2000-03-20 | 2001-10-24 | 윤종용 | 다마신 공정을 이용한 반도체 소자의 구리 배선 제조 방법 |
| JP2001345325A (ja) * | 2000-06-02 | 2001-12-14 | Nec Kyushu Ltd | 半導体装置の配線形成方法 |
| KR20020030901A (ko) * | 2000-10-18 | 2002-04-26 | 윤종용 | 트렌치 소자분리 구조 및 그의 제조 방법 |
| KR20080074486A (ko) * | 2007-02-09 | 2008-08-13 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성 방법 |
| CN105097491A (zh) * | 2014-04-30 | 2015-11-25 | 无锡华润上华科技有限公司 | 一种基于氮氧化硅抗反射层的化学机械平坦化工艺 |
| US20150357232A1 (en) * | 2013-01-22 | 2015-12-10 | Ps4 Luxco S.A.R.L. | Method for manufacturing semiconductor device |
-
2020
- 2020-05-20 CN CN202010430508.0A patent/CN111584419B/zh active Active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4222792A (en) * | 1979-09-10 | 1980-09-16 | International Business Machines Corporation | Planar deep oxide isolation process utilizing resin glass and E-beam exposure |
| TW331657B (en) * | 1997-01-31 | 1998-05-11 | Ind Tech Res Inst | The global planarization method for manufacturing MOSFET |
| KR20010092089A (ko) * | 2000-03-20 | 2001-10-24 | 윤종용 | 다마신 공정을 이용한 반도체 소자의 구리 배선 제조 방법 |
| JP2001345325A (ja) * | 2000-06-02 | 2001-12-14 | Nec Kyushu Ltd | 半導体装置の配線形成方法 |
| KR20020030901A (ko) * | 2000-10-18 | 2002-04-26 | 윤종용 | 트렌치 소자분리 구조 및 그의 제조 방법 |
| KR20080074486A (ko) * | 2007-02-09 | 2008-08-13 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성 방법 |
| US20150357232A1 (en) * | 2013-01-22 | 2015-12-10 | Ps4 Luxco S.A.R.L. | Method for manufacturing semiconductor device |
| CN105097491A (zh) * | 2014-04-30 | 2015-11-25 | 无锡华润上华科技有限公司 | 一种基于氮氧化硅抗反射层的化学机械平坦化工艺 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113410130A (zh) * | 2021-06-15 | 2021-09-17 | 西安微电子技术研究所 | 一种沟槽填充介质后的平坦化回刻方法 |
| CN113410130B (zh) * | 2021-06-15 | 2023-03-21 | 西安微电子技术研究所 | 一种沟槽填充介质后的平坦化回刻方法 |
| CN115881750A (zh) * | 2023-02-02 | 2023-03-31 | 合肥晶合集成电路股份有限公司 | 图像传感器及其制作方法 |
| CN115881750B (zh) * | 2023-02-02 | 2023-05-23 | 合肥晶合集成电路股份有限公司 | 图像传感器及其制作方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| CB02 | Change of applicant information |
Address after: 230012 No.88, xifeihe Road, comprehensive bonded zone, Xinzhan District, Hefei City, Anhui Province Applicant after: Hefei crystal integrated circuit Co.,Ltd. Address before: 230012 No.88, xifeihe Road, comprehensive bonded zone, Xinzhan District, Hefei City, Anhui Province Applicant before: HEFEI JINGHE INTEGRATED CIRCUIT Co.,Ltd. |
|
| CB02 | Change of applicant information | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |