KR20100074668A - 반도체 소자의 소자 분리 구조 형성방법 - Google Patents

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Abstract

본 발명은 소자 분리 구조 형성시 발생하는 결함을 개선함과 동시에 공정을 단순화 할 수 있는 반도체 소자의 소자 분리 구조 형성방법에 관한 것이다.
본 발명에 따른 반도체 소자의 소자 분리 구조 형성방법은 활성 영역 및 소자 분리 영역을 포함하는 반도체 기판의 소자 분리 영역에 트렌치를 형성하고, 활성 영역의 상부에 게이트 절연막 및 도전막이 적층된 적층 구조를 형성하는 단계, 트렌치를 포함하는 반도체 기판의 표면에 폴리 실리콘막을 형성하는 단계, 트렌치와 동일한 높이로 트렌치를 매립하는 갭-필 절연막을 형성하는 단계, 및 폴리 실리콘막 및 갭-필 절연막을 산화시키는 단계를 포함한다.
폴리 실리콘막, 라이너 절연막, 실리콘 산화막, PSZ

Description

반도체 소자의 소자 분리 구조 형성방법{Manufacturing method for isolation structure of semiconductor device}
본 발명은 반도체 소자의 소자 분리 구조 형성방법에 관한 것으로 특히, 소자 분리 구조 형성시 발생하는 결함을 개선함과 동시에 공정을 단순화 할 수 있는 반도체 소자의 소자 분리 구조 형성방법에 관한 것이다.
반도체 소자를 구성하는 각각의 셀 들은 소자 분리 구조를 사이에 두고 전기적 및 구조적으로 분리되어 개별적인 구동이 가능하다.
반도체 소자의 소자 분리 구조는 셸로우 트렌치 소자분리(Shallow Trench Isolation : 이하, "STI"라 함)방법으로 형성할 수 있다.
이하, STI 방법을 이용한 종래 소자 분리 구조의 형성방법을 설명한다.
먼저, 반도체 기판 상에 게이트 절연막, 도전막, 질화막 및 산화막을 적층한다. 여기서, 도전막은 반도체 소자의 게이트 패턴용 도전막(예를 들어, 플래시 소자의 플로팅 게이트용 도전막)으로 이용된다. 질화막은 후속 평탄화 공정 진행시 도전막이 손상되는 것을 방지하는 식각 정지막으로서 이용된다.
상술한 막들을 적층한 후 산화막을 패터닝하여 소자 분리 하드 마스크 패턴을 형성한다. 이어서, 소자 분리 하드 마스크 패턴을 식각 베리어로 이용한 식각 공정으로 질화막, 도전막, 게이트 절연막 및 반도체 기판을 식각하여 트렌치를 형성한다. 트렌치는 반도체 기판의 소자 분리 영역에 형성되며, 이러한 트렌치의 형성으로 반도체 기판의 액티브 영역이 정의된다.
이 후, 트렌치의 표면에 라이너 산화막(Liner oxide)를 형성한다. 라이너 산화막은 후속 식각 공정으로부터 액티브 영역이 식각되는 것을 보호한다. 즉, 라이너 산화막은 트렌치의 내부를 채우는 갭-필 절연물질을 습식 에치-백(etch-back)공정으로 식각하는 과정에서 이용되는 식각액이 액티브 영역에 침투하여 액티브 영역을 식각하는 것을 방지한다.
라이너 산화막 형성 후, 트렌치 내부가 매립될 수 있도록 트렌치를 포함한 반도체 기판의 전체 구조 상부에 충분한 두께로 갭-필 절연물질을 증착한다. 갭-필 절연물질은 매립 특성이 용이하도록 유동성이 큰 절연물질을 이용한다. 이와 같이 유동성이 큰 갭-필 절연물질의 막질은 증착 후 열처리 공정을 실시함으로써 개선된다. 이 후, 갭-필 절연물질 및 라이너 산화막을 화학 기계적 연마(chemical mechanical polishing : 이하, "CMP"라 함) 방법 등으로 평탄화하여 소자 분리 구조를 형성한다. 평탄화 공정은 질화막이 노출되는 시점까지 실시한다. 이 후, 질화막을 제거하고, 소자 분리 구조의 EFH(Effective Field Height)를 조절하기 위한 습식 에치백 공정을 실시한다.
상술한 바와 같이 종래 소자 분리 구조의 형성방법에 의하면, 평탄화 공정으로 인한 도전막의 손상을 방지하기 위해 질화막을 도입하는 경우, 갭-필 절연막으로 채워야 할 트렌치의 높이가 증가된다. 그 결과, 갭-필 절연 물질이 매립해야 할 트렌치의 종횡비(Aspect Ratio)가 증가되므로 트렌치를 매립하기 어려운 문제가 있다.
또한, 도 1a에 도시된 바와 같이 라이너 산화막과 갭-필 절연물질 사이의 습식 식각률의 차이 및 라이너 산화막과 갭-필 절연물질간 계면의 취약성으로 인하여 습식-에치백 공정 진행시 라이너 산화막과 갭-필 절연물질을 포함하는 소자 분리구조(7)에 모우트(Moat)(11)가 발생할 수 있다. 모우트(11)는 소자 분리 구조(7)의 일부 영역이 과도 식각되어 발생하는 것으로서 후속 공정시 식각액의 침투 경로를 제공하여 반도체 기판(1)의 활성 영역 또는 도전막(5)과 반도체 기판(1) 사이에 형성된 게이트 절연막의 손상을 유발하는 원인이 된다.
한편, 도 1b에 도시된 바와 같이 모우트가 형성되는 것을 방지하기 위하여 라이너 산화막을 형성하지 않고 소자 분리 구조를 갭-필 절연물질로만 형성하는 경우 습식-에치백 공정을 통해 트렌치 측벽의 게이트 절연막(3) 및 반도체 기판(1)이 손상될 수 있다.
그리고 도 1c에 표시된 X 영역에서와 같이 갭-필 절연물질을 열처리하는 과정에서 갭-필 절연물질의 수축되어 반도체 기판의 액티브 영역(A)이 휘어지는 문제가 발생한다.
본 발명은 소자 분리 구조 형성시 발생하는 결함을 개선함과 동시에 공정을 단순화 할 수 있는 반도체 소자의 소자 분리 구조 형성방법을 제공한다.
본 발명에 따른 반도체 소자의 소자 분리 구조 형성방법은 활성 영역 및 소자 분리 영역을 포함하는 반도체 기판의 소자 분리 영역에 트렌치를 형성하고, 활성 영역의 상부에 게이트 절연막 및 도전막이 적층된 적층 구조를 형성하는 단계, 트렌치를 포함하는 반도체 기판의 표면에 폴리 실리콘막을 형성하는 단계, 트렌치와 동일한 높이로 트렌치를 매립하는 갭-필 절연막을 형성하는 단계, 및 폴리 실리콘막 및 갭-필 절연막을 산화시키는 단계를 포함한다.
갭-필 절연막은 PSZ(poly silazane)를 이용하여 형성한다.
폴리 실리콘막 및 갭-필 절연막을 산화시키는 단계는 증기 상태의 탈이온수 및 N2가스를 주입하여 600℃ 내지 900℃의 온도로 열처리함으로써 실시된다.
폴리 실리콘막 및 갭-필 절연막을 산화시키는 단계에서 폴리 실리콘막은 제1 실리콘 산화막이 되고, 갭-필 절연막은 제2 실리콘 산화막이 된다.
제1 실리콘 산화막 및 제2 실리콘 산화막을 형성하는 단계 이후, 제1 및 제2 실리콘 산화막을 식각하여 유효 필드 산화막의 높이(EFH)를 조절한다.
도전막 상부의 제1 실리콘 산화막은 유효 필드 산화막의 높이를 조절하는 단계에서 제거된다.
트렌치와 동일한 높이로 트렌치를 매립하는 갭-필 절연막을 형성하는 단계는 스핀 온 글라스 방법으로 실시된다.
본 발명은 갭-필 절연막 증착시 트렌치와 동일한 높이로 갭-필 절연막을 형성하므로 후속 공정에서 갭-필 절연막이 산화되어 형성된 산화막이 트렌치별로 분리되어 형성되므로 CMP공정 등 평탄화 공정을 삭제할 수 있다. 이에 따라 본 발명에 따른 반도체 소자의 소자 분리구조 형성방법은 단순화된다.
그리고 본 발명은 CMP공정 등의 평탄화 공정을 삭제할 수 있으므로 평탄화 공정시 정지막 역할을 하는 질화막의 도입을 삭제할 수 있으므로 트렌치의 종횡비를 개선하여 갭-필 절연막의 갭-필 특성을 개선할 수 있다.
또한 본 발명은 갭-필 절연막 증착전 폴리 실리콘막을 이용하여 라이너막을 형성하므로 갭-필 절연막의 산화시 수축되는 부피를 폴리 실리콘막의 산화시 팽창되는 부피로 보상할 수 있으므로 갭-필 절연막의 산화물과 폴리 실리콘막의 산화물 사이에 틈이 발생하는 것을 방지하여 계면의 취약성을 개선할 수 있다. 또한, 반도체 기판의 액티브 영역이 휘어지는 현상을 개선할 수 있다.
상술한 바와 같이 본 발명은 소자 분리 구조 형성시 발생할 수 있는 결함들을 개선할 수 있으므로 결함으로 인해 유발되는 반도체 소자의 사이클링 특성을 개 선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a 내지 도 2f는 본 발명의 실시 예에 따른 반도체 소자의 소자 분리 구조 형성방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 반도체 기판(101)의 상부에 게이트 절연막(103) 및 도전막(105)을 적층한다.
게이트 절연막(103)은 산화막을 이용하여 형성할 수 있다. 도전막(105)은 낸드 플래시 메모리 소자의 플로팅 게이트를 형성하기 위한 것이거나, 디-램 등의 게이트 전극을 형성하기 위한 것일 수 있다. 이러한 도전막(105)은 폴리 실리콘을 이용할 수 있다.
도 2b를 참조하면, 도전막(105)의 상부에 하드 마스크 패턴(107)을 형성한다. 하드 마스크 패턴(107)은 산화막을 이용하여 형성할 수 있다. 이 후, 하드 마스크 패턴(107)을 식각 베리어로 이용한 식각 공정으로 도전막(105), 게이트 절연막(103) 및 반도체 기판(101)을 식각하여 트렌치(109)를 형성한다. 트렌치(109) 의 형성으로 반도체 기판(101)에는 트렌치(109)와 평행하고 교호적으로 활성 영역이 정의된다.
도 2c를 참조하면 트렌치(109) 형성 후, 하드 마스크 패턴(107)을 제거한다. 이 후, 트렌치(109)를 형성하기 위한 식각 공정 중 발생한 반도체 기판(101)의 표면의 손상을 치유하기 위한 측벽 산화 공정을 실시하여 측벽 산화막(108)을 형성한다.
도 2d를 참조하면, 트렌치(109) 및 도전막(105)의 표면에 폴리 실리콘막(113)을 형성한다. 트렌치(109)의 표면 및 도전막(105)의 측벽에 형성된 폴리 실리콘막(113)은 후속 공정에서 갭-필 절연막을 열처리하는 공정에서 탈이온수(Deionized water)와 반응하여 실리콘 산화막(SiO2)으로 변형된다. 이러한 실리콘 산화막은 트렌치(109)의 표면을 습식 에치백 공정으로부터 보호하는 역할을 한다.
도 2e를 참조하면, 트렌치(도 2d의 109)가 매립되도록 갭-필 절연막(115)을 형성한다. 여기서 갭-필 절연막(115)의 높이는 반도체 기판(101)의 식각 두께, 게이트 절연막(103)의 두께, 도전막(105)의 두께 및 폴리 실리콘막(113)의 두께의 합으로 정의되는 트렌치(도 2d의 109)의 높이와 동일하게 형성되는 것이 바람직하다. 이러한 갭-필 절연막(115)으로는 유동성이 좋은 PSZ(poly silazane)을 이용하여 형성하는 것이 바람직하다. 또한 갭-필 절연막(115)은 트렌치(도 2d의 109)의 내부에만 형성될 수 있도록 스핀-온-글라스(spin-on-glass) 방식으로 증착한다. 그리 고 본 발명에서 갭-필 절연막(115)은 HDP(high density plasma)막의 증착 공정을 삭제하고 스핀-온-글라스 방식만을 이용하여 형성된다. HDP막은 플라즈마 상태의 이온들이 흐르면서 트렌치(도 2d의 109)를 포함한 반도체 기판(101)의 표면 증착되어 형성되므로 단차를 가지도록 형성될 수 있다. 본 발명에서는 단차를 가질 수 있는 HDP막을 도입하지 않고, 스핀-온-글라스 방식만으로 갭-필 절연막(115)을 증착하므로 갭-필 절연막(115)을 화학적 기계적 연마(chemical mechanical polishing : 이하, "CMP"라 함) 방법 등으로 평탄화하지 않아도 된다. 따라서, 하드 마스크 패턴을 형성하기 전 질화막을 도입할 필요가 없으므로 질화막의 높이만큼 트렌치(도 2d의 109)의 종횡비를 개선할 수 있다. 그 결과, 갭-필 절연막(115)으로 트렌치(도 2d의 109)를 매립하기가 용이해진다. 또한 갭-필 절연막(115)의 형성 두께가 종래보다 낮아짐에 따라 후속 공정에서 갭-필 절연막(115)의 막질을 개선하기 위한 어닐링 공정이 종래보다 고르게 실시될 수 있다.
도 2f를 참조하면, 갭-필 절연막(도 2e의 115)의 막질을 개선하기 위한 어닐링 공정을 실시한다. 어닐링 공정은 갭-필 절연막(도 2e의 115)의 막질을 개선할 수 있을 뿐 아니라, PSZ로 형성된 갭-필 절연막(도 2e의 115) 및 폴리 실리콘막(도 2e의 113)을 각각 제1 및 제2 실리콘 산화막(117a, 117b)으로 산화시킬 수 있는 조건으로 실시된다. 이를 위하여, 어닐링 공정은 증기 상태의 탈이온수(H2O) 및 질소(N2)가 공급되는 조건에서 600℃ 내지 900℃의 온도로 열처리함으로써 실시될 수 있다. 이로 인하여, PSZ로 형성된 갭-필 절연막(도 2e의 115) 및 폴리 실리콘막 (도 2e의 113)이 각각 제1 및 제2 실리콘 산화막(117a, 117b)으로 산화되고, 제1 및 제2 실리콘 산화막(117a, 117b)을 포함하는 소자 분리 구조(117)가 형성된다. 이 후, CMP공정을 실시하지 않더라도 도전막(105)의 상부에 잔여하는 제2 실리콘 산화막(117b)은 소자 분리 구조(117)의 EFH(effective field height)를 조절하기 위한 습식 식각 공정을 통해 제거될 수 있다.
PSZ막으로 이루어진 갭-필 절연막(도 2e의 115)은 어닐링 공정을 통해 산화되어 제2 실리콘 산화막(117b)이 될 때 부피가 수축된다. 반면, 폴리 실리콘막(도 2e의 113)은 어닐링 공정을 통해 산화되어 제2 실리콘 산화막(117a)이 될 때 부피가 팽창하여 제1 실리콘 산화막(117a) 형성 시 수축된 부피를 보상한다. 이러한 폴리 실리콘막(도 2e의 113)의 산화시 발생하는 부피 팽창은 갭-필 절연막(도 2e의 115)의 산화시 발생하는 부피 수축을 보상하여 갭-필 절연막(도 2e의 115)의 부피 수축으로 인한 액티브 영역의 휨을 개선할 수 있다. 또한 제1 및 제2 실리콘 산화막(117a, 117b)의 형성 시 상호 부피 보상으로 제1 실리콘 산화막(117a)과 제2 실리콘 산화막(117b)의 사이의 계면에 틈이 발생하는 것을 방지하여 제1 및 제2 실리콘 산화막(117a, 117b)의 계면 취약성을 개선할 수 있다. 이에 따라 EFH조절을 위한 습식 에치백 공정의 영향으로 제1 및 제2 실리콘 산화막(117a, 117b)의 계면에 모우트(Moat)가 발생하는 현상을 개선할 수 있다.
또한 본 발명은 갭-필 절연막(도 2e의 115)의 증착시 그 높이가 트렌치의 높이와 동일하도록 형성되므로 갭-필 절연막(도 2e의 115)을 산화시켜 형성된 제2 실리콘 산화막(117b)이 트렌치(도 2d의 109)별로 분리될 수 있도록 CMP공정 등의 평 탄화 공정을 실시하지 않아도 된다. 이와 같이 본 발명은 CMP공정 등의 평탄화 공정을 삭제할 수 있으므로 소자 분리구조 형성 공정을 단순화 할 수 있다.
그리고 본 발명은 CMP공정 등의 평탄화 공정을 실시하지 않아도 되므로 평탄화 공정시 정지막으로 이용되는 질화막을 삭제할 수 있다. 이로써 트렌치(도 2d의 109)의 종횡비가 낮아지므로 갭-필 절연막(도 2e의 115)의 갭-필 특성을 향상시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다
도 1a 내지 도 1c는 종래 반도체 소자의 소자 분리 구조 형성방법에 따른 문제점들을 설명하기 위한 도면들.
도 2a 내지 도 2f는 본 발명의 실시 예에 따른 반도체 소자의 소자 분리 구조 형성방법을 설명하기 위한 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 103 : 게이트 절연막
105 : 도전막 107 : 하드 마스크 패턴
108 : 측벽 산화막 109 : 트렌치
113 : 폴리 실리콘막 115 : 갭-필 절연막
117a : 제1 실리콘 산화막 117b : 제2 실리콘 산화막
117 : 소자 분리 구조

Claims (7)

  1. 활성 영역 및 소자 분리 영역을 포함하는 반도체 기판의 상기 소자 분리 영역에 트렌치를 형성하고, 상기 활성 영역의 상부에 게이트 절연막 및 도전막이 적층된 적층 구조를 형성하는 단계;
    상기 트렌치를 포함하는 상기 반도체 기판의 표면에 폴리 실리콘막을 형성하는 단계;
    상기 트렌치와 동일한 높이로 상기 트렌치를 매립하는 갭-필 절연막을 형성하는 단계; 및
    상기 폴리 실리콘막 및 상기 갭-필 절연막을 산화시키는 단계를 포함하는 반도체 소자의 소자 분리 구조 형성방법.
  2. 제 1 항에 있어서,
    상기 갭-필 절연막은 PSZ(poly silazane)를 이용하여 형성하는 반도체 소자의 소자 분리 구조 형성방법.
  3. 제 1 항에 있어서,
    상기 폴리 실리콘막 및 상기 갭-필 절연막을 산화시키는 단계는 증기 상태의 탈이온수 및 N2가스를 주입하여 600℃ 내지 900℃의 온도로 열처리함으로써 실시되 는 반도체 소자의 소자 분리 구조 형성방법.
  4. 제 1 항에 있어서,
    상기 폴리 실리콘막 및 상기 갭-필 절연막을 산화시키는 단계에서
    상기 폴리 실리콘막은 제1 실리콘 산화막이 되고,
    상기 갭-필 절연막은 제2 실리콘 산화막이 되는 반도체 소자의 소자 분리 구조 형성방법.
  5. 제 4 항에 있어서,
    상기 제1 실리콘 산화막 및 상기 제2 실리콘 산화막을 형성하는 단계 이후,
    상기 제1 및 제2 실리콘 산화막을 식각하여 유효 필드 산화막의 높이(EFH)를 조절하는 반도체 소자의 소자 분리 구조 형성방법.
  6. 제 5 항에 있어서,
    상기 도전막 상부의 상기 제1 실리콘 산화막은 상기 유효 필드 산화막의 높이를 조절하는 단계에서 제거되는 반도체 소자의 소자 분리 구조 형성방법.
  7. 제 1 항에 있어서,
    상기 트렌치와 동일한 높이로 상기 트렌치를 매립하는 갭-필 절연막을 형성하는 단계는 스핀 온 글라스 방법으로 실시되는 반도체 소자의 소자 분리 구조 형 성방법.
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* Cited by examiner, † Cited by third party
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KR20170006655A (ko) * 2015-07-09 2017-01-18 삼성전자주식회사 소자 분리 구조의 형성 방법

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