KR100458732B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법을 제공한다. 이에 의하면, 반도체 기판의 아이솔레이션 영역에 트렌치를 형성시키고, 아이솔레이션용 산화막을 트렌치의 기판 식각면에 용이하게 접착시키기 위해 트렌치의 기판 식각면에 산화막을 열 산화 공정에 의해 성장시키고 그 위에 질화막을 추가로 적층시키고, 트렌치에 아이솔레이션용 산화막을 채우고 평탄화시킨다. 이어, 희생막을 식각시켜 액티브 영역의 표면을 노출시키고 액티브 영역 상에 이온주입을 위한 산화막의 캡핑층을 열 산화 공정에 의해 성장시키고 액티브 영역에 문턱 전압 조절을 위한 불순물을 이온주입시킨다. 그런 다음, 트렌치의 산화막의 측면에 스페이서를 형성시킨다.
따라서, 본 발명은 샐로우 트렌치 아이솔레이션 공정에서 발생하기 쉬운 디벗(Divot) 상에 스페이서를 형성시킴으로써 디벗의 노출을 방지시킨다. 그 결과, 액티브 영역 상에 게이트 전극의 다결정 실리콘층을 적층시킬 때 디벗에 다결정 실리콘층이 적층되는 것이 방지될 수 있다. 그 결과, 아이솔레이션 특성이 향상되고, 반도체 소자의 전기적 특성이 향상된다.

Description

반도체 소자의 제조 방법{Method For Manufacturing Semiconductor Devices}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation) 공정에서의 디벗(Divot)을 노출시키지 않음으로써 반도체 소자의 전기적 특성 저하를 방지시키도록 한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체소자의 아이솔레이션(Isolation) 기술로는 질화막을 이용한 LOCOS(Local Oxidation of Silicon) 기술이 사용되어 왔다. LOCOS 기술의 단점을 보완하기 위한 새로운 아이솔레이션 기술들이 활발하게 개발되어 왔고 그 중에서 PBL(Poly Buffer LOCOS), R-LOCOS(Recessed LOCOS) 등의 기술이 널리 사용되어 왔다. 이들 기술들은 공정이 복잡하고 실리콘산화막에 의한 채널 영역의 잠식(Bird's Beak)을 근본적으로 감소시킬 수 없어 반도체소자의 고집적화에 한계가 있으며 소자 형성부분과의 단차가 심하게 발생하여 이를 후속 공정에서 평탄화할 필요가 있다.
최근에 들어, 기존의 아이솔레이션 기술의 문제점들을 개선한 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation: STI) 공정이 도입되기 시작하였다. 샐로우 트렌치 아이솔레이션 공정은 기존의 아이솔레이션 기술에 비하여 소자 분리 특성이 우수하고 점유 면적도 작기 때문에 반도체 소자의 고집적화에 매우 적합하다.
샐로우 트렌치 아이솔레이션 공정은 반도체 기판의 필드 영역에 트렌치를 형성시키고 갭 필링(Gap Filling) 공정에 의해 트렌치 내에 산화막과 같은 절연막을 갭 필링시킨 후 산화막을 화학 기계 연마(Chemical Mechanical Polishing: CMP) 공정에 의해 연마시킴으로써 트렌치 내의 산화막과 반도체 기판을 평탄화시킨다. 따라서, 반도체 기판의 필드 영역에 필드 산화막이 형성된다.
트렌치를 갭 필링시키는 산화막으로는 갭 필링 특성과 평탄화 특성이 양호한 O3-TEOS(Tetra-Ethyl-Ortho-Silicate) 상압 화학 기상 증착(Atmospheric Pressure Chemical Vapor Deposition: APCVD) 산화막, 고밀도 플라즈마 화학 기상 증착(High Density Plasma Chemical Vapor Deposition: HDP CVD) 산화막이 주로 사용되어 오고 있다.
종래의 샐로우 트렌치 아이솔레이션 공정은 도 1에 도시된 바와 같이, 먼저, 단결정 실리콘 기판과 같은 반도체 기판(10)의 표면 전체에 예를 들어 산화막(11)과 그 위의 질화막(13)으로 적층된 희생막을 형성시키고, 사진 식각 공정을 이용하여 반도체 기판(10)의 필드영역에 질화막(13) 및 산화막(11)의 개구부를 형성시키고, 질화막(13)을 식각 마스크층으로 이용하여 반도체 기판(10)의 필드영역에 트렌치(15)를 형성시키고, 트렌치(15)의 기판 식각면에 산화막(17)을 성장시키고, 트렌치(15)에 갭 필링 특성이 양호한 절연막, 예를 들어 산화막(19)을 매립시키고 질화막(13)에 평탄화시킨다.
도 2에 도시된 바와 같이, 이후, 질화막(13)을 인산 용액에 의해 식각시킴으로써 산화막(11)을 노출시키고 산화막(11)을 불산 용액에 의해 식각시킴으로써 반도체 기판(10)의 액티브 영역의 표면을 노출시킨다. 따라서, 샐로우 트렌치 아이솔레이션 공정이 완료된다.
그런데, 종래에는 산화막(17)이 산화막(19)을 트렌치(15)의 기판 식각면에 용이하게 접착시키고 아울러 트렌치(15)의 기판 식각면의 식각 손상을 제거시키기 위해 트렌치(15)의 기판 식각면에 100~400Å의 두께로 열 산화 공정에 의해 형성된다. 한편, 디램(Dynamic Random Access Memory: DRAM)에서는 산화막(17) 상에 질화막(도시 안됨)을 저압 화학 기상 증착 공정에 의해 추가로 적층시키는 것도 가능하다.
그러나, 종래에는 트렌치(15)의 산화막(19)을 질화막(13)에 평탄화시킨 후 산화막(19)의 표면 높이를 질화막(13)보다 낮추어주기 위해 산화막(19)을 일정 두께만큼 습식 식각시킨다. 이때, 산화막(19)과 질화막(13)의 계면 부분이 산화막(19)의 나머지 부분에 비하여 빠른 속도로 식각된다.
더욱이, 반도체 기판(10)의 액티브 영역의 표면을 노출시키기 위해 질화막(13)을 식각시킴으로써 산화막(11)을 노출시킨 후 액티브 영역에 여러 종류의 이온주입을 진행할 때 캡핑층(도시 안됨)으로 이용할 산화막을 형성시키기 위해 산화막(11)을 습식 식각시킨다. 이때, 산화막(19)이 산화막(11)과 함께 등방성 식각된다. 또한, 상기 액티브 영역 상에 게이트 산화막을 형성시키기 위해 상기 캡핑층을 식각시킬 때에도 산화막(19)이 추가로 습식 식각에 의해 등방성 식각된다. 따라서, 종래에는 도 2에 도시된 바와 같이, 액티브 영역과 아이솔레이션 영역의 경계 부분, 즉 트렌치(15)의 상측 모서리부에서 디벗(Divot)(21)이 심화된다.
이러한 상태에서 상기 액티브 영역 상에 트랜지스터의 게이트 산화막 및 게이트 전극을 형성시키는 경우, 상기 디벗 상에 게이트 전극의 다결정 실리콘층이 적층된다. 이는 아이솔레이션 영역의 누설 전류의 증가를 가져오고 나아가 전류-전압 특성 곡선의 왜곡 현상, 즉 험프(Hump) 현상을 가져온다. 그 결과, 반도체 소자의 전기적 특성이 악화되고 반도체 소자의 양품 수율이 저하된다.
따라서, 본 발명의 목적은 아이솔레이션 영역에서의 디벗 발생을 방지시킴으로써 소자의 전기적 특성 악화를 방지시키도록 한 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 양품 수율의 저하를 방지시키도록 한 반도체 소자의 제조 방법을 제공하는데 있다.
도 1 및 도 2는 종래의 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation) 공정을 나타낸 단면 공정도.
도 3 내지 도 9는 본 발명에 의한 반도체소자의 제조방법에 적용된 샐로우 트렌치 아이솔레이션공정을 나타낸 단면 공정도.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은
반도체 기판의 액티브 영역 상에 아이솔레이션 영역을 노출시키기 위한 희생막의 패턴을 형성시키는 단계; 상기 희생막의 패턴을 식각 마스크로 이용하여 상기 반도체 기판의 아이솔레이션 영역을 원하는 깊이만큼 식각시킴으로써 트렌치를 형성시키는 단계; 상기 트렌치에 아이솔레이션용 절연막을 채우는 단계; 상기 아이솔레이션용 절연막을 화학 기계 연마 공정에 의해 상기 희생막의 패턴에 평탄화시키는 단계; 상기 평탄화된 희생막의 패턴을 제거시킴으로써 상기 액티브 영역을 노출시키는 단계; 상기 노출된 액티브 영역 상에 열산화공정에 의해 이온주입용 캡핑층을 형성시키는 단계; 상기 아이솔레이션용 절연막과 함께 상기 이온주입용 캡핑층 상에 질화막을 적층시킨 후 상기 질화막 상에 산화막을 적층시키는 단계; 상기 산화막을 이방성 식각시킴으로써 상기 아이솔레이션용 절연막의 측면부에 상기 산화막의 스페이서를 형성시키는 단계; 상기 산화막의 스페이서를 식각 마스크로 이용하여 상기 질화막을 습식 식각시킴으로써 상기 산화막의 스페이서 아래에 상기 질화막의 스페이서를 남겨 디벗의 노출을 방지시키는 단계; 상기 캡핑층을 제거시킴으로써 상기 액티브 영역을 노출시키는 단계; 및 상기 노출된 액티브 영역 상에 게이트 산화막을 형성한 후 상기 게이트 산화막 상에 게이트 전극용 다결정 실리콘층을 적층시키는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 질화막을 100~200Å의 두께로 적층시키고, 상기 산화막을 800~1000Å의 두께로 적층시킬 수가 있다.
이하, 본 발명에 의한 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.
도 3 내지 도 9는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도이다. 도 3을 참조하면, 먼저, 단결정 실리콘기판과 같은 반도체 기판(10)의 전면 상에 희생막을 형성시킨다. 이를 좀 더 상세히 언급하면, 기판(10)의 전면 상에 고온 열 산화 공정에 의해 희생 산화막(11)을 40∼150Å의 두께로 성장시킨다. 이어서, 희생 산화막(11) 상에 저압 화학 기상 증착 공정에 의해 희생 질화막(13)을 600∼1500Å의 두께로 적층시킨다. 여기서, 희생 산화막(11)은 기판(10)과 희생 질화막(13)의 스트레스를 완화시켜주기 위한 것이다. 희생 질화막(13)은 트렌치(15)의 형성 때 식각 마스크층으로서 사용되며 후속의 화학 기계 연마(Chemical Mechanical Polishing) 공정에서 식각 정지막의 역할도 담당한다. 물론, 상기 희생막은 하층의 희생 산화막(11), 중간층의 희생 질화막(13) 및 상층의 희생 TEOS 산화막(도시 안됨)의 적층 구조로 구성될 수도 있다.
그런 다음, 기판(10)의 아이솔레이션 영역에 감광막(도시 안됨)의 개구부가 위치하도록 상기 감광막의 패턴을 기판(10)의 액티브 영역 상에 형성시키고, 상기 감광막의 패턴을 식각 마스크로 이용하여 상기 개구부 내의 노출된 희생질화막(13)과 그 아래의 희생 산화막(11)을 이방성 식각 특성을 갖는 건식 식각공정, 예를 들어 반응성 이온 에칭(Reactive Ion Etching: RIE) 공정에 의해 완전히 식각시킴으로써 기판(10)의 아이솔레이션 영역을 노출시킨다. 이후, 상기 감광막의 패턴을 제거시킨다.
이어서, 상기 남은 희생 질화막(13)을 식각 마스크층으로 이용하여 상기 노출된 필드 영역의 기판(10)을 반응성 이온 에칭 공정에 의해 3000Å 정도의 얕은 깊이로 식각시킨다. 따라서, 기판(10)의 필드 영역에 트렌치(15)가 형성된다.
도 4를 참조하면, 트렌치(15)의 형성이 완료되고 나면, 트렌치(15)의 기판(10)의 식각면에 절연막, 예를 들어 산화막(17)을 800~900℃의 온도에서 열 산화 공정에 의해 100∼400Å의 두께로 성장시킨다. 여기서, 산화막(17)은 도 6의 산화막(19)을 트렌치(15)의 기판(10)의 식각면에 용이하게 접착시켜주기 위함이다. 또한, 산화막(17)은 트렌치(15)의 기판(10)의 식각면에 존재하는 손상된 실리콘 격자를 치유시킴으로써 산화막(19)의 누설 전류 증가를 억제시켜주기 위함이다.
이후, 디램과 같은 경우에는 트렌치(15)의 산화막(17) 및 트렌치(15) 외측의 질화막(13) 상에 질화막(18)을 저압 화학 기상 증착 공정에 의해 추가로 적층시킨다. 이때, 산화막(17)을 30~100Å의 두께로 열 산화 공정에 의해 성장시키고, 질화막(18)을 저압 화학 기상 증착 공정에 의해 70~300Å의 두께로 적층시키는 것이 바람직하다.
도 5를 참조하면, 질화막(18)의 적층이 완료되고 나면, 트렌치(15) 및 그 외측의 희생 질화막(13) 상에 아이솔레이션용 절연막, 예를 들어 산화막(19)을 트렌치(15)의 매립에 충분한 두꺼운 두께로 적층시킨다. 이때, 트렌치(15) 내의 산화막(19)에는 빈 공간, 즉 보이드(Void)가 존재하지 않는 것이 바람직하다.
여기서, 산화막(19)은 반도체 소자의 설계 룰(Design Rule)에 따라 다소 차이가 있지만, 오존-TEOS(Tetra Ortho Silicate Glass) 상압 화학 기상 증착 공정이나 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정 또는 고밀도 플라즈마 화학 기상 증착(High Density Plasma Chemical Vapor Deposition: HDP CVD) 공정에 의해 적층될 수가 있다.
그런 다음, 산화막(19)을 화학 기계 연마 공정에 의해 연마시킴으로써 식각 정지막 역할을 담당하는 희생 질화막(13)에 평탄화시킨다. 따라서, 트렌치(15) 내에만 산화막(19)이 존재하고 트렌치(15) 외측의 질화막(13) 상에는 산화막(19)이 잔존하지 않는다. 여기서, 산화막(19)과 질화막(13)의 표면 높이가 동일한 것처럼 도시되어 있으나, 실제로는 질화막(13) 상에 산화막(19)이 전혀 존재하지 않도록 하기 위해 산화막(19)의 화학 기계 연마 공정을 연장하여 진행시키기 때문에 산화막(19)의 화학 기계 연마가 완료된 후에는 산화막(19)의 표면이 질화막(13)의 표면 보다 낮게 위치한다.
이어서, 산화막(19)이 오존 TEOS 상압 화학 기상 증착 공정에 의해 적층된 경우에는 산화막(19)을 800~1200℃의 온도에서 고온 열처리 공정에 의해 치밀화시킨다. 이는 산화막(19)의 아이솔레이션 특성을 강화시켜서 누설 전류의 증가를 억제시키기 위함이다.
도 6을 참조하면, 산화막(19)의 평탄화가 되고 나면, 산화막(19)의 높이를조절하기 위해 산화막(19)을 불산 식각용액을 이용한 습식 식각 공정에 의해 일정 두께만큼 식각시킨다. 이때, 종래와 마찬가지로, 산화막(19)과 질화막(13)의 계면에서 산화막(19)의 다른 부분보다 훨씬 빠른 속도로 식각이 진행되므로 산화막(19)과 질화막(13)의 계면에서 디벗(21)이 여전히 발생한다.
이어서, 질화막(13)을 인산 용액을 이용한 습식 식각 공정에 의해 제거시키고, 희생 산화막(11)을 불산 식각 용액을 이용한 등방성 습식 식각공정에 의해 제거시킴으로써 기판(10)의 액티브 영역의 표면을 노출시킨다. 이때, 산화막(19)도 산화막(11)과 함께 등방성 식각된다. 따라서, 종래와 마찬가지로 디벗(21)이 발생한다.
도 7을 참조하면, 산화막(11)의 식각이 완료되고 나면, 상기 노출된 액티브 영역 상에 이온주입을 위한 캡핑층, 예를 들어 산화막(23)을 열 산화 공정에 의해 일정 두께만큼 성장시키고, 트랜지스터의 문턱 전압 조절을 위한 불순물을 산화막(23)을 거쳐 기판(10)의 액티브 영역에 이온주입시킨다.
그런 다음, 화학 기상 증착 공정을 이용하여 산화막(19) 및 산화막(23) 상에 도 8의 스페이서(30)를 형성시키기 위해 절연막, 예를 들어 산화막과의 식각 선택비가 큰 질화막(31)을 100~200Å의 두께로 적층시키고 나서 산화막(33)을 800~1000Å의 두께로 적층시킨다. 이때, 디벗(21)은 질화막(31)과 산화막(33)에 의해 메워진다.
도 8을 참조하면, 산화막(33)의 적층이 완료되고 나면, 산화막(33)을 이방성 식각 특성을 갖는 건식 식각 공정, 예를 들어 플라즈마를 이용한 건식 식각 공정에의해 질화막(31)이 노출될 때까지 식각시킴으로써 산화막(33)의 스페이서를 형성시킨다. 이어서, 산화막(33)의 스페이서를 식각 마스크로 이용하여 질화막(31)의 노출된 부분을 습식 식각 공정에 의해 산화막(19) 및 산화막(23)이 노출될 때까지 식각시킨다. 따라서, 산화막(19)의 측면부에 산화막(33)과 질화막(31)으로 구성된 스페이서(30)가 형성된다.
도 9를 참조하면, 스페이서(30)의 형성이 완료되고 나면, 기판(10)의 액티브 영역의 표면 상에 게이트 전극을 형성시키기 위해 산화막(23)을 습식 식각시킴으로써 상기 액티브 영역의 표면을 노출시킨다. 이때, 스페이서(30)가 디벗(21)을 완전히 메우고 있으므로 디벗(21)의 노출이 방지된다.
따라서, 상기 노출된 액티브 영역의 표면 상에 게이트 산화막을 열 산화 공정에 의해 성장시키고 게이트 전극의 다결정 실리콘층을 적층시키더라도 상기 다결정 실리콘층이 디벗 상에 적층될 수가 없다. 이는 디벗으로 인한 누설 전류의 증가를 억제시켜 아이솔레이션 특성의 악화를 방지시키고, 험프와 같은 현상의 발생을 억제시켜 반도체 소자의 전기적 특성을 향상시킨다. 또한, 반도체 소자의 양품 수율을 향상시킨다.
한편, 본 발명은 상기 스페이서를 형성시키기 위해 산화막(19) 상에 질화막을 적층시킨 후 산화막을 적층시키는 과정을 기준으로 설명하였으나, 상기 스페이서를 형성시키기 위해 산화막(19) 상에 산화막을 적층시킨 후 질화막을 적층시키거나, 산화막(19) 상에 산화막만을 적층시키는 것도 가능함은 자명한 사실이다. 설명의 편의상 이에 대한 설명은 설명의 중복을 피하기 위해 생략하기로 한다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체 소자의 제조 방법은 반도체 기판의 아이솔레이션 영역에 트렌치를 형성시키고, 아이솔레이션용 산화막을 트렌치의 기판 식각면에 용이하게 접착시키기 위해 트렌치의 기판 식각면에 산화막을 열 산화 공정에 의해 성장시키고 그 위에 질화막을 추가로 적층시키고, 트렌치에 아이솔레이션용 산화막을 채우고 평탄화시킨다. 이어, 희생막을 식각시켜 액티브 영역의 표면을 노출시키고 액티브 영역 상에 이온주입을 위한 산화막의 캡핑층을 열 산화 공정에 의해 성장시키고 액티브 영역에 문턱 전압 조절을 위한 불순물을 이온주입시킨다. 그런 다음, 트렌치의 산화막의 측면에 스페이서를 형성시킨다.
따라서, 본 발명은 샐로우 트렌치 아이솔레이션 공정에서 발생하기 쉬운 디벗(Divot) 상에 스페이서를 형성시킴으로써 디벗의 노출을 방지시킨다. 그 결과, 액티브 영역 상에 게이트 전극의 다결정 실리콘층을 적층시킬 때 디벗에 다결정 실리콘층이 적층되는 것이 방지될 수 있다. 그 결과, 아이솔레이션 특성이 향상되고, 반도체 소자의 전기적 특성이 향상된다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.

Claims (7)

  1. 반도체 기판의 액티브 영역 상에 아이솔레이션 영역을 노출시키기 위한 희생막의 패턴을 형성시키는 단계;
    상기 희생막의 패턴을 식각 마스크로 이용하여 상기 반도체 기판의 아이솔레이션 영역을 원하는 깊이만큼 식각시킴으로써 트렌치를 형성시키는 단계;
    상기 트렌치에 아이솔레이션용 절연막을 채우는 단계;
    상기 아이솔레이션용 절연막을 화학 기계 연마 공정에 의해 상기 희생막의 패턴에 평탄화시키는 단계;
    상기 평탄화된 희생막의 패턴을 제거시킴으로써 상기 액티브 영역을 노출시키는 단계;
    상기 노출된 액티브 영역 상에 열산화공정에 의해 이온주입용 캡핑층을 형성시키는 단계;
    상기 아이솔레이션용 절연막과 함께 상기 이온주입용 캡핑층 상에 질화막을 적층시킨 후 상기 질화막 상에 산화막을 적층시키는 단계;
    상기 산화막을 이방성 식각시킴으로써 상기 아이솔레이션용 절연막의 측면부에 상기 산화막의 스페이서를 형성시키는 단계;
    상기 산화막의 스페이서를 식각 마스크로 이용하여 상기 질화막을 습식 식각시킴으로써 상기 산화막의 스페이서 아래에 상기 질화막의 스페이서를 남겨 디벗의 노출을 방지시키는 단계;
    상기 캡핑층을 제거시킴으로써 상기 액티브 영역을 노출시키는 단계; 및
    상기 노출된 액티브 영역 상에 게이트 산화막을 형성한 후 상기 게이트 산화막 상에 게이트 전극용 다결정 실리콘층을 적층시키는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서, 상기 질화막을 100~200Å의 두께로 적층시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서, 상기 산화막을 800~1000Å의 두께로 적층시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
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