JP2001332615A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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Abstract
(57)【要約】
【課題】 ゲート幅が減ることによってしきい値電圧が
減少するＩＮＷＥ現象を防止するのに好適な半導体素子
の製造方法を提供する。 【解決手段】 半導体基板２１を所定の深さにエッチン
グしてトレンチを形成する第１ステップと、第１ステッ
プによりトレンチが形成された半導体基板の全面にトレ
ンチを埋め込むようにフィールド絶縁膜を形成する第２
ステップと、フィールド絶縁膜の高さを調節するように
部分湿式エッチングして素子分離膜２６ａを形成する第
３ステップと、素子分離膜２６ａを形成する部分湿式エ
ッチング時に発生した上記素子分離膜２６ａの上端部の
凹部に酸化物スペーサ２７を形成する第４ステップと、
半導体基板２１の表面上に選択的エピシリコン層を形成
する第５ステップと、を含んで、半導体素子を製造す
る。
減少するＩＮＷＥ現象を防止するのに好適な半導体素子
の製造方法を提供する。 【解決手段】 半導体基板２１を所定の深さにエッチン
グしてトレンチを形成する第１ステップと、第１ステッ
プによりトレンチが形成された半導体基板の全面にトレ
ンチを埋め込むようにフィールド絶縁膜を形成する第２
ステップと、フィールド絶縁膜の高さを調節するように
部分湿式エッチングして素子分離膜２６ａを形成する第
３ステップと、素子分離膜２６ａを形成する部分湿式エ
ッチング時に発生した上記素子分離膜２６ａの上端部の
凹部に酸化物スペーサ２７を形成する第４ステップと、
半導体基板２１の表面上に選択的エピシリコン層を形成
する第５ステップと、を含んで、半導体素子を製造す
る。
Description
【０００１】
【発明が属する技術分野】本発明は、半導体素子の製造
方法に関し、特に、超微細なＤＲＡＭの素子分離膜の形
成方法に関する。
方法に関し、特に、超微細なＤＲＡＭの素子分離膜の形
成方法に関する。
【０００２】
【従来の技術】最近、半導体素子がますます微細化
（０．１３μｍ以下）することによって、ゲート幅の減
少によるしきい値電圧の変動を減少させるための一つの
方法として、選択的エピシリコン層を用いた半導体素子
の製造方法が提案されている。
（０．１３μｍ以下）することによって、ゲート幅の減
少によるしきい値電圧の変動を減少させるための一つの
方法として、選択的エピシリコン層を用いた半導体素子
の製造方法が提案されている。
【０００３】図６〜図８は、従来の技術にかかる半導体
素子の製造方法の各工程を示す断面図である。
素子の製造方法の各工程を示す断面図である。
【０００４】まず、図６に示されたように、半導体基板
１１にパッド酸化膜１２と窒化膜１３とを蒸着した後、
上記窒化膜１３及びパッド酸化膜１２を選択的にパター
ニングして、素子分離領域を形成する。次いで、上記パ
ターニングされた窒化膜１３及びパッド酸化膜１２をマ
スクとして用いて、上記半導体基板１１を所定の深さに
エッチングして、トレンチ１４を形成する。以上の工程
を、ＳＴＩ（ShallowTrench Isolation）工程という。
１１にパッド酸化膜１２と窒化膜１３とを蒸着した後、
上記窒化膜１３及びパッド酸化膜１２を選択的にパター
ニングして、素子分離領域を形成する。次いで、上記パ
ターニングされた窒化膜１３及びパッド酸化膜１２をマ
スクとして用いて、上記半導体基板１１を所定の深さに
エッチングして、トレンチ１４を形成する。以上の工程
を、ＳＴＩ（ShallowTrench Isolation）工程という。
【０００５】次いで、図７に示したように、上記トレン
チ１４の側面に酸化工程を実施して側面酸化膜１５を形
成した後、上記トレンチ１４が十分に埋まるように、半
導体基板１１の全面にフィールド酸化膜（図示省略）を
埋め込む。次いで、上記窒化膜１３が露出されるまで、
上記フィールド酸化膜を化学的機械研磨（ＣＭＰ）す
る。
チ１４の側面に酸化工程を実施して側面酸化膜１５を形
成した後、上記トレンチ１４が十分に埋まるように、半
導体基板１１の全面にフィールド酸化膜（図示省略）を
埋め込む。次いで、上記窒化膜１３が露出されるまで、
上記フィールド酸化膜を化学的機械研磨（ＣＭＰ）す
る。
【０００６】次いで、上記フィールド酸化膜を一部エッ
チングした後、上記窒化膜１３及びパッド酸化膜１２を
除去し、上記トレンチ１４に埋め込んだフィールド酸化
膜を湿式エッチングで等方性エッチングして、素子分離
膜１６を形成する。このとき、上記トレンチ１４に埋め
込んだフィールド酸化膜は等方性エッチングされるた
め、図７に示すように、素子分離膜１６のＡ部分の高さ
が半導体基板１１より低くなる現象（以下「モート（Mo
at）現象」という）が発生することとなる。
チングした後、上記窒化膜１３及びパッド酸化膜１２を
除去し、上記トレンチ１４に埋め込んだフィールド酸化
膜を湿式エッチングで等方性エッチングして、素子分離
膜１６を形成する。このとき、上記トレンチ１４に埋め
込んだフィールド酸化膜は等方性エッチングされるた
め、図７に示すように、素子分離膜１６のＡ部分の高さ
が半導体基板１１より低くなる現象（以下「モート（Mo
at）現象」という）が発生することとなる。
【０００７】次いで、図８に示したように、上記半導体
基板１１の全面にウェルイオン注入工程を実施した後、
しきい値電圧調節のためのイオンの注入のためのスクリ
ーン酸化膜（図示省略）を形成し、全面にしきい値電圧
調節のためのイオンを注入する。次いで、上記スクリー
ン酸化膜を除去した後、半導体基板１１の表面に選択的
エピタキシャル成長法でチャネル用エピシリコン層１７
を形成する。この場合、上記モート現象によって、素子
分離膜１６と半導体基板１１との境界面部分に溝が発生
されたため、チャネル用エピシリコン層１７が上記半導
体基板１１の側面の上端部まで成長することとなる。
基板１１の全面にウェルイオン注入工程を実施した後、
しきい値電圧調節のためのイオンの注入のためのスクリ
ーン酸化膜（図示省略）を形成し、全面にしきい値電圧
調節のためのイオンを注入する。次いで、上記スクリー
ン酸化膜を除去した後、半導体基板１１の表面に選択的
エピタキシャル成長法でチャネル用エピシリコン層１７
を形成する。この場合、上記モート現象によって、素子
分離膜１６と半導体基板１１との境界面部分に溝が発生
されたため、チャネル用エピシリコン層１７が上記半導
体基板１１の側面の上端部まで成長することとなる。
【０００８】
【発明が解決しようとする課題】このように、従来の半
導体素子の製造方法では、チャネル用エピシリコン層１
７の成長過程に、半導体基板１１の側面にもチャネル用
エピシリコン層１７が成長することとなるため、素子分
離領域と活性化領域との間に凹部が形成されて、後続す
る工程において、半導体素子の電気的特性を劣化させる
主な原因となる。また、半導体基板１１の側面の上端部
に成長したチャネル用エピシリコン層１７により、ゲー
ト酸化膜形成工程においては、酸化膜が薄く形成され、
ワードライン形成工程においては、ポリシリコンエッチ
ングの際にポリシリコンが残るようになって、半導体素
子の短絡を誘発させるおそれがある。さらに、側面に成
長したチャネル用エピシリコン層１７によって、半導体
基板１１の上端部附近における電界集中による半導体素
子の電気的特性の劣化を招くおそれがある。
導体素子の製造方法では、チャネル用エピシリコン層１
７の成長過程に、半導体基板１１の側面にもチャネル用
エピシリコン層１７が成長することとなるため、素子分
離領域と活性化領域との間に凹部が形成されて、後続す
る工程において、半導体素子の電気的特性を劣化させる
主な原因となる。また、半導体基板１１の側面の上端部
に成長したチャネル用エピシリコン層１７により、ゲー
ト酸化膜形成工程においては、酸化膜が薄く形成され、
ワードライン形成工程においては、ポリシリコンエッチ
ングの際にポリシリコンが残るようになって、半導体素
子の短絡を誘発させるおそれがある。さらに、側面に成
長したチャネル用エピシリコン層１７によって、半導体
基板１１の上端部附近における電界集中による半導体素
子の電気的特性の劣化を招くおそれがある。
【０００９】本発明は、上記した従来の技術の問題点を
解決するため案出したものであって、ゲート幅が減るこ
とによって、素子分離領域の素子分離膜と活性化領域の
端部間に集中される電界により、しきい値電圧が小さく
なるＩＮＷＥ（Inverse Narrow Width Effect）現象を
防止することに好適な半導体素子の製造方法を提供する
ことを目的とする。
解決するため案出したものであって、ゲート幅が減るこ
とによって、素子分離領域の素子分離膜と活性化領域の
端部間に集中される電界により、しきい値電圧が小さく
なるＩＮＷＥ（Inverse Narrow Width Effect）現象を
防止することに好適な半導体素子の製造方法を提供する
ことを目的とする。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
め、本発明は、半導体基板を所定の深さにエッチングし
てトレンチを形成する第１ステップと、上記第１ステッ
プによりトレンチが形成された半導体基板の全面に、上
記トレンチを埋めるようにフィールド絶縁膜を形成する
第２ステップと、上記フィールド絶縁膜の高さを調節す
るように部分湿式エッチングして素子分離膜を形成する
第３ステップと、上記素子分離膜を形成する部分湿式エ
ッチング時に発生した上記素子分離膜の上端部の凹部に
酸化物スペーサを形成する第４ステップと、上記半導体
基板の表面上に選択的エピシリコン層を形成する第５ス
テップと、を含んでなることとする。また、上記第１ス
テップは、上記半導体基板上にパッド酸化膜及び窒化膜
を順に形成するステップと、上記窒化膜とパッド酸化膜
とを選択的にエッチングするステップと、上記エッチン
グされた窒化膜及びパッド酸化膜をマスクとして用いて
上記半導体基板を所定の深さにエッチングして、上記ト
レンチを形成するステップと、を含んでなることとす
る。ここで、上記パッド酸化膜は、５〜２０ｎｍの厚さ
で形成されることとする。また、上記窒化膜は、１００
〜３００ｎｍの厚さで形成されることとする。また、上
記トレンチは、上記半導体基板を１５０〜４００ｎｍの
厚さにエッチングして形成されることとする。また、上
記第１ステップの後、上記トレンチの側壁に、乾式酸化
法または湿式酸化法のいずれかを用いて５〜２０ｎｍの
厚さの熱酸化膜を形成するステップをさらに含んでなる
こととする。また、上記第２ステップにおいて、上記フ
ィールド絶縁膜は、高密度プラズマ化学気相蒸着法また
はオゾンＴＥＯＳ化学気相蒸着法のいずれかを用いて形
成されることとする。また、上記第２ステップの後、上
記フィールド絶縁膜を化学的機械研磨するステップをさ
らに含んでなることとする。また、上記第３ステップに
おいて、上記フィールド絶縁膜は、酸化物エッチング溶
液により、２０〜５０ｎｍの厚さだけ部分湿式エッチン
グされることとする。また、上記第５ステップにおい
て、上記選択的エピシリコン層は、ドーピングされてい
ないエピシリコン層であり、１０〜５０ｎｍの厚さで形
成されることとする。また、上記第５ステップにおい
て、上記選択的エピシリコン層は、低圧化学気相蒸着法
及び超高真空化学気相蒸着法のいずれか一つを用いて形
成されることとする。また、上記第２ステップにおい
て、上記フィールド絶縁膜は、上記窒化膜の上面より３
００〜５００ｎｍさらに高く形成されることとする。ま
た、上記第３ステップの後、上記半導体基板表面にスク
リーン酸化膜を形成するステップと、上記半導体基板に
ウェル形成のためのイオンをイオン注入するステップ
と、上記半導体基板にしきい値電圧調節のためのイオン
をイオン注入するステップと、をさらに含んでなること
とする。
め、本発明は、半導体基板を所定の深さにエッチングし
てトレンチを形成する第１ステップと、上記第１ステッ
プによりトレンチが形成された半導体基板の全面に、上
記トレンチを埋めるようにフィールド絶縁膜を形成する
第２ステップと、上記フィールド絶縁膜の高さを調節す
るように部分湿式エッチングして素子分離膜を形成する
第３ステップと、上記素子分離膜を形成する部分湿式エ
ッチング時に発生した上記素子分離膜の上端部の凹部に
酸化物スペーサを形成する第４ステップと、上記半導体
基板の表面上に選択的エピシリコン層を形成する第５ス
テップと、を含んでなることとする。また、上記第１ス
テップは、上記半導体基板上にパッド酸化膜及び窒化膜
を順に形成するステップと、上記窒化膜とパッド酸化膜
とを選択的にエッチングするステップと、上記エッチン
グされた窒化膜及びパッド酸化膜をマスクとして用いて
上記半導体基板を所定の深さにエッチングして、上記ト
レンチを形成するステップと、を含んでなることとす
る。ここで、上記パッド酸化膜は、５〜２０ｎｍの厚さ
で形成されることとする。また、上記窒化膜は、１００
〜３００ｎｍの厚さで形成されることとする。また、上
記トレンチは、上記半導体基板を１５０〜４００ｎｍの
厚さにエッチングして形成されることとする。また、上
記第１ステップの後、上記トレンチの側壁に、乾式酸化
法または湿式酸化法のいずれかを用いて５〜２０ｎｍの
厚さの熱酸化膜を形成するステップをさらに含んでなる
こととする。また、上記第２ステップにおいて、上記フ
ィールド絶縁膜は、高密度プラズマ化学気相蒸着法また
はオゾンＴＥＯＳ化学気相蒸着法のいずれかを用いて形
成されることとする。また、上記第２ステップの後、上
記フィールド絶縁膜を化学的機械研磨するステップをさ
らに含んでなることとする。また、上記第３ステップに
おいて、上記フィールド絶縁膜は、酸化物エッチング溶
液により、２０〜５０ｎｍの厚さだけ部分湿式エッチン
グされることとする。また、上記第５ステップにおい
て、上記選択的エピシリコン層は、ドーピングされてい
ないエピシリコン層であり、１０〜５０ｎｍの厚さで形
成されることとする。また、上記第５ステップにおい
て、上記選択的エピシリコン層は、低圧化学気相蒸着法
及び超高真空化学気相蒸着法のいずれか一つを用いて形
成されることとする。また、上記第２ステップにおい
て、上記フィールド絶縁膜は、上記窒化膜の上面より３
００〜５００ｎｍさらに高く形成されることとする。ま
た、上記第３ステップの後、上記半導体基板表面にスク
リーン酸化膜を形成するステップと、上記半導体基板に
ウェル形成のためのイオンをイオン注入するステップ
と、上記半導体基板にしきい値電圧調節のためのイオン
をイオン注入するステップと、をさらに含んでなること
とする。
【００１１】
【発明の実施の形態】以下、本発明の最も好ましい実施
形態を添付図面を参照して、本発明が属する技術分野に
おける通常の知識を有する者がその実施をすることがで
きる程度に詳細に説明する。
形態を添付図面を参照して、本発明が属する技術分野に
おける通常の知識を有する者がその実施をすることがで
きる程度に詳細に説明する。
【００１２】図１〜図５は、本発明の実施形態にかかる
半導体素子の製造方法の各工程を示した断面図である。
半導体素子の製造方法の各工程を示した断面図である。
【００１３】図１に示したように、半導体基板２１上に
パッド酸化膜２２と窒化膜２３とを形成する。この場
合、パッド酸化膜２２は、５〜２０ｎｍの厚さで形成
し、窒化膜２３は、１００〜３００ｎｍの厚さで形成す
る。
パッド酸化膜２２と窒化膜２３とを形成する。この場
合、パッド酸化膜２２は、５〜２０ｎｍの厚さで形成
し、窒化膜２３は、１００〜３００ｎｍの厚さで形成す
る。
【００１４】次いで、素子分離のためのマスク（図示省
略）を形成した後、上記マスクを用いて窒化膜２３とパ
ッド酸化膜２２とをエッチングする。次いで、上記エッ
チングされた窒化膜２３とパッド酸化膜２２とをマスク
として用いて、半導体基板２１を所定の厚さだけエッチ
ングして、トレンチ２４を形成する。この場合、上記半
導体基板２１は、１５０〜４００ｎｍの厚さだけエッチ
ングされる。なお、半導体基板２１のトレンチ２４を除
いた部分は、活性化領域２１ａとなる。
略）を形成した後、上記マスクを用いて窒化膜２３とパ
ッド酸化膜２２とをエッチングする。次いで、上記エッ
チングされた窒化膜２３とパッド酸化膜２２とをマスク
として用いて、半導体基板２１を所定の厚さだけエッチ
ングして、トレンチ２４を形成する。この場合、上記半
導体基板２１は、１５０〜４００ｎｍの厚さだけエッチ
ングされる。なお、半導体基板２１のトレンチ２４を除
いた部分は、活性化領域２１ａとなる。
【００１５】次いで、上記トレンチ２４の表面に側面酸
化工程を行って、トレンチ２４の側壁に５〜２０ｎｍの
厚さの熱酸化膜２５を形成した後、図２に示したよう
に、半導体基板２１の全面に上記トレンチ２４を十分に
埋めるようにフィールド絶縁膜２６を形成する。次い
で、化学的機械研磨（Chemical Mechanical Polishin
g；CMP）を用いて、窒化膜２３が露出するまで上記フィ
ールド絶縁膜２６を研磨する。ここで、上記熱酸化膜２
５は、湿式酸化法または乾式酸化法のいずれかの方法を
用いて形成し得る。また、上記フィールド絶縁膜２６
は、高密度プラズマ化学気相蒸着法（High Density Pla
sma CVD）またはオゾンＴＥＯＳ化学気相蒸着法（O3-TE
OS CVD）のいずれかを用いて、上記窒化膜２３の上面の
高さより３００〜５００ｎｍだけさらに高く蒸着する。
化工程を行って、トレンチ２４の側壁に５〜２０ｎｍの
厚さの熱酸化膜２５を形成した後、図２に示したよう
に、半導体基板２１の全面に上記トレンチ２４を十分に
埋めるようにフィールド絶縁膜２６を形成する。次い
で、化学的機械研磨（Chemical Mechanical Polishin
g；CMP）を用いて、窒化膜２３が露出するまで上記フィ
ールド絶縁膜２６を研磨する。ここで、上記熱酸化膜２
５は、湿式酸化法または乾式酸化法のいずれかの方法を
用いて形成し得る。また、上記フィールド絶縁膜２６
は、高密度プラズマ化学気相蒸着法（High Density Pla
sma CVD）またはオゾンＴＥＯＳ化学気相蒸着法（O3-TE
OS CVD）のいずれかを用いて、上記窒化膜２３の上面の
高さより３００〜５００ｎｍだけさらに高く蒸着する。
【００１６】次いで、図３に示したように、フィールド
絶縁膜２６を部分湿式エッチング工程で一部除去し、活
性化領域２１ａの窒化膜２３及びパッド酸化膜２２を除
去した後、上記残っているフィールド絶縁膜２６を所定
の厚さに等方性エッチングして素子分離膜２６ａを形成
する。この場合、上記フィールド絶縁膜２６の高さ調節
のための部分湿式エッチングでは、酸化物エッチング溶
液により、フィールド絶縁膜２６が２０〜５０ｎｍの厚
さで部分的にエッチングされるようにし、窒化膜２３
は、リン酸溶液を用いて湿式エッチングで除去する。こ
のとき、従来の製造工程でも表れるように、部分湿式エ
ッチング工程により、素子分離膜２６ａと活性化領域２
１ａとの境界面のＢ部分に、素子分離膜２６ａが活性化
領域２１ａより低くなるモート（Moat）現象が発生され
る。この後、しきい値電圧イオン注入時の活性化領域２
１ａの損失を防止するためのスクリーン酸化膜２５を形
成する。
絶縁膜２６を部分湿式エッチング工程で一部除去し、活
性化領域２１ａの窒化膜２３及びパッド酸化膜２２を除
去した後、上記残っているフィールド絶縁膜２６を所定
の厚さに等方性エッチングして素子分離膜２６ａを形成
する。この場合、上記フィールド絶縁膜２６の高さ調節
のための部分湿式エッチングでは、酸化物エッチング溶
液により、フィールド絶縁膜２６が２０〜５０ｎｍの厚
さで部分的にエッチングされるようにし、窒化膜２３
は、リン酸溶液を用いて湿式エッチングで除去する。こ
のとき、従来の製造工程でも表れるように、部分湿式エ
ッチング工程により、素子分離膜２６ａと活性化領域２
１ａとの境界面のＢ部分に、素子分離膜２６ａが活性化
領域２１ａより低くなるモート（Moat）現象が発生され
る。この後、しきい値電圧イオン注入時の活性化領域２
１ａの損失を防止するためのスクリーン酸化膜２５を形
成する。
【００１７】次いで、図４に示したように、高エネルギ
ーイオン注入装置を用いて、ウェル形成のためのイオン
注入を実施し、急速熱処理（Rapid Thermal Processin
g；ＲＴＰ）工程において、９５０℃で数十秒間熱処理
を実施して、ウェルイオンを活性化させる。
ーイオン注入装置を用いて、ウェル形成のためのイオン
注入を実施し、急速熱処理（Rapid Thermal Processin
g；ＲＴＰ）工程において、９５０℃で数十秒間熱処理
を実施して、ウェルイオンを活性化させる。
【００１８】次いで、半導体基板２１のＣ部分に、しき
い値電圧調節のためのイオンをイオン注入した後、上記
スクリーン酸化膜２５を除去する。この場合、極低エネ
ルギーイオン注入工程を実施することで、上記しきい値
電圧調節のためのイオンを、半導体基板２１の活性化領
域２１ａの表面に薄くイオン注入する。
い値電圧調節のためのイオンをイオン注入した後、上記
スクリーン酸化膜２５を除去する。この場合、極低エネ
ルギーイオン注入工程を実施することで、上記しきい値
電圧調節のためのイオンを、半導体基板２１の活性化領
域２１ａの表面に薄くイオン注入する。
【００１９】次いで、半導体基板２１の全面にスペーサ
用酸化膜（図示省略）を形成した後、エッチバックし
て、上記モート現象が発生された素子分離膜２６ａの上
端部を埋める酸化物スペーサ２７を形成することによ
り、上記フィールド絶縁膜２６の湿式エッチング時に損
失された素子分離膜２６ａの上端部が埋め込まれる。
用酸化膜（図示省略）を形成した後、エッチバックし
て、上記モート現象が発生された素子分離膜２６ａの上
端部を埋める酸化物スペーサ２７を形成することによ
り、上記フィールド絶縁膜２６の湿式エッチング時に損
失された素子分離膜２６ａの上端部が埋め込まれる。
【００２０】次いで、図５に示したように、選択的エピ
タキシャル成長法を用いて、活性化領域２１ａの表面
に、選択的エピシリコン層であるチャネル用エピシリコ
ン層２８を成長させる。この場合、上記チャネル用エピ
シリコン層２８は、低圧化学気相蒸着（ＬＰＣＶＤ）法
または超高真空化学気相蒸着（ＵＨＶＣＶＤ）法を用い
て、ドーピングされないエピシリコン層を１０〜５０ｎ
ｍの厚さに形成したものである。この場合、上記半導体
基板２１の活性化領域２１ａに接する素子分離膜２６ａ
の側面に酸化物スペーサ２７を形成したため、チャネル
用エピシリコン層２８の側面成長を抑制し得るため、後
続するゲート電極工程後に、活性化領域２１ａの上端部
に電界が集中されることを防止して、ゲート幅が減少す
ることによってしきい値電圧が小さくなるＩＮＷＥ現象
を防止し得る。次いで、後続工程として、従来と同様
に、ゲート酸化膜２９、ゲート電極３０の形成工程を行
う。ここで、ポリシリコン蒸着後に、ゲート電極３０を
パターニングする時には、モート現象が発生した部分に
酸化物スペーサ２７を形成するため、ポリシリコンの残
膜を防止することができる。
タキシャル成長法を用いて、活性化領域２１ａの表面
に、選択的エピシリコン層であるチャネル用エピシリコ
ン層２８を成長させる。この場合、上記チャネル用エピ
シリコン層２８は、低圧化学気相蒸着（ＬＰＣＶＤ）法
または超高真空化学気相蒸着（ＵＨＶＣＶＤ）法を用い
て、ドーピングされないエピシリコン層を１０〜５０ｎ
ｍの厚さに形成したものである。この場合、上記半導体
基板２１の活性化領域２１ａに接する素子分離膜２６ａ
の側面に酸化物スペーサ２７を形成したため、チャネル
用エピシリコン層２８の側面成長を抑制し得るため、後
続するゲート電極工程後に、活性化領域２１ａの上端部
に電界が集中されることを防止して、ゲート幅が減少す
ることによってしきい値電圧が小さくなるＩＮＷＥ現象
を防止し得る。次いで、後続工程として、従来と同様
に、ゲート酸化膜２９、ゲート電極３０の形成工程を行
う。ここで、ポリシリコン蒸着後に、ゲート電極３０を
パターニングする時には、モート現象が発生した部分に
酸化物スペーサ２７を形成するため、ポリシリコンの残
膜を防止することができる。
【００２１】本発明の技術的思想は、上記好ましい実施
形態によって具体的に記述したが、上記実施形態はその
説明のためのものであって、その制限のためのものでな
いことに留意されるべきである。また、本発明の技術分
野における通常の専門家であるならば、本発明の技術的
思想の範囲内で種々の実施形態が実施可能であることを
理解されるべきである。
形態によって具体的に記述したが、上記実施形態はその
説明のためのものであって、その制限のためのものでな
いことに留意されるべきである。また、本発明の技術分
野における通常の専門家であるならば、本発明の技術的
思想の範囲内で種々の実施形態が実施可能であることを
理解されるべきである。
【００２２】
【発明の効果】上述したような本発明によれば、素子分
離膜の上端部に酸化物スペーサを形成することにより、
選択的エピシリコン層の側面成長を防止して、電界の集
中現象を防止し得る。また、ゲート電極の形成の際に、
ポリシリコンの残膜が無いようにエッチングできるた
め、半導体素子の電気的特性を向上させることができ
る。
離膜の上端部に酸化物スペーサを形成することにより、
選択的エピシリコン層の側面成長を防止して、電界の集
中現象を防止し得る。また、ゲート電極の形成の際に、
ポリシリコンの残膜が無いようにエッチングできるた
め、半導体素子の電気的特性を向上させることができ
る。
【図１】 本発明に係る半導体素子の製造方法の各工程
を示す断面図である。
を示す断面図である。
【図２】 同じく本発明に係る半導体素子の製造方法の
各工程を示す断面図である。
各工程を示す断面図である。
【図３】 同じく本発明に係る半導体素子の製造方法の
各工程を示す断面図である。
各工程を示す断面図である。
【図４】 同じく本発明に係る半導体素子の製造方法の
各工程を示す断面図である。
各工程を示す断面図である。
【図５】 同じく本発明に係る半導体素子の製造方法の
各工程を示す断面図である。
各工程を示す断面図である。
【図６】 従来の半導体素子の製造方法の各工程を示す
断面図である。
断面図である。
【図７】 同じく従来の半導体素子の製造方法の各工程
を示す断面図である。
を示す断面図である。
【図８】 同じく従来の半導体素子の製造方法の各工程
を示す断面図である。
を示す断面図である。
２１ 半導体基板 ２２ パッド酸化膜 ２３ 窒化膜 ２４ トレンチ ２５ 熱酸化膜 ２６ フィールド絶縁膜 ２６ａ 素子分離膜 ２７ 酸化物スペーサ ２８ チャネル用エピシリコン層
Claims (13)
- 【請求項１】 半導体基板を所定の深さにエッチングし
てトレンチを形成する第１ステップと、 上記第１ステップによりトレンチが形成された半導体基
板の全面に、上記トレンチを埋めるようにフィールド絶
縁膜を形成する第２ステップと、 上記フィールド絶縁膜の高さを調節するように部分湿式
エッチングして素子分離膜を形成する第３ステップと、 上記素子分離膜を形成する部分湿式エッチング時に発生
した上記素子分離膜の上端部の凹部に酸化物スペーサを
形成する第４ステップと、 上記半導体基板の表面上に選択的エピシリコン層を形成
する第５ステップと、を含んでなることを特徴とする半
導体素子の製造方法。 - 【請求項２】 上記第１ステップは、上記半導体基板上
にパッド酸化膜及び窒化膜を順に形成するステップと、 上記窒化膜とパッド酸化膜とを選択的にエッチングする
ステップと、 上記エッチングされた窒化膜及びパッド酸化膜をマスク
として用いて上記半導体基板を所定の深さにエッチング
して、上記トレンチを形成するステップと、 を含んでなることを特徴とする請求項１に記載の半導体
素子の製造方法。 - 【請求項３】 上記パッド酸化膜は、５〜２０ｎｍの厚
さで形成されることを特徴とする請求項２に記載の半導
体素子の製造方法。 - 【請求項４】 上記窒化膜は、１００〜３００ｎｍの厚
さで形成されることを特徴とする請求項２又は３に記載
の半導体素子の製造方法。 - 【請求項５】 上記トレンチは、上記半導体基板を１５
０〜４００ｎｍの厚さにエッチングして形成されること
を特徴とする請求項１〜４のいずれか１つに記載の半導
体素子の製造方法。 - 【請求項６】 上記第１ステップの後、 上記トレンチの側壁に、乾式酸化法または湿式酸化法の
いずれかを用いて５〜２０ｎｍの厚さの熱酸化膜を形成
するステップをさらに含んでなることを特徴とする請求
項１〜５のいずれか１つに記載の半導体素子の製造方
法。 - 【請求項７】 上記第２ステップにおいて、 上記フィールド絶縁膜は、高密度プラズマ化学気相蒸着
法またはオゾンＴＥＯＳ化学気相蒸着法のいずれかを用
いて形成されることを特徴とする請求項１〜６のいずれ
か１つに記載の半導体素子の製造方法。 - 【請求項８】 上記第２ステップの後、 上記フィールド絶縁膜を化学的機械研磨するステップを
さらに含んでなることを特徴とする請求項１に記載の半
導体素子の製造方法。 - 【請求項９】 上記第３ステップにおいて、 上記フィールド絶縁膜は、酸化物エッチング溶液によ
り、２０〜５０ｎｍの厚さだけ部分湿式エッチングされ
ることを特徴とする請求項１〜８のいずれか１つに記載
の半導体素子の製造方法。 - 【請求項１０】 上記第５ステップにおいて、 上記選択的エピシリコン層は、ドーピングされていない
エピシリコン層であり、１０〜５０ｎｍの厚さで形成さ
れることを特徴とする請求項１〜９のいずれか１つに記
載の半導体素子の製造方法。 - 【請求項１１】 上記第５ステップにおいて、 上記選択的エピシリコン層は、低圧化学気相蒸着法また
は超高真空化学気相蒸着法のいずれかを用いて形成され
ることを特徴とする請求項１〜１０のいずれか１つに記
載の半導体素子の製造方法。 - 【請求項１２】 上記第２ステップにおいて、 上記フィールド絶縁膜は、上記窒化膜の上面より３００
〜５００ｎｍさらに高く形成されることを特徴とする請
求項１〜１１のいずれか１つに記載の半導体素子の製造
方法。 - 【請求項１３】 上記第３ステップの後、 上記半導体基板表面にスクリーン酸化膜を形成するステ
ップと、 上記半導体基板にウェル形成のためのイオンをイオン注
入するステップと、 上記半導体基板にしきい値電圧調節のためのイオンをイ
オン注入するステップと、 をさらに含んでなることを特徴とする請求項１〜１２の
いずれか１つに記載の半導体素子の製造方法。
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|---|---|---|---|
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| KR27647/2000 | 2000-05-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001332615A true JP2001332615A (ja) | 2001-11-30 |
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| JP2001073892A Ceased JP2001332615A (ja) | 2000-05-23 | 2001-03-15 | 半導体素子の製造方法 |
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| KR100473733B1 (ko) * | 2002-10-14 | 2005-03-10 | 매그나칩 반도체 유한회사 | 반도체 소자 및 그의 제조방법 |
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- 2001-03-15 JP JP2001073892A patent/JP2001332615A/ja not_active Ceased
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| US6407005B2 (en) | 2002-06-18 |
| KR20010106718A (ko) | 2001-12-07 |
| US20010046775A1 (en) | 2001-11-29 |
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