KR20070077386A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 디자인 룰의 감소에 따른 채널 길이의 감소에도 펀치스루(Punchthrough), 전계(e-field) 및 바디 효과(body effect)를 효과적으로 개선하기 위하여 게이트 하부에 절연막을 매립하여 SOI(Silicon-on-insulator) 채널 영역을 형성하도록 반도체 소자를 설계함으로써, 단 채널 효과(Short channel effect)와 접합 누설전류(Junction leakage current)를 감소시켜 소자의 성능을 개선할 수 있는 기술이다.
Description
도 1a 내지 1e는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 2a 내지 2h는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 디자인 룰의 감소에 따른 채널 길이의 감소에도 펀치스루(Punchthrough), 전계(e-field) 및 바디 효과(body effect)를 효과적으로 개선하기 위하여 게이트 하부에 절연막을 매립하여 SOI(Silicon-on-insulator) 채널 영역을 형성하도록 반도체 소자를 설계함으로써, 단 채널 효과(Short channel effect)와 접합 누설전류(junction leakage current)를 감소시켜 소자의 성능을 개선할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
도 1a 내지 1e는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10) 상부에 패드 산화막(13)과 패드 질화막(15)을 형성한 후, 소자 분리 마스크(미도시)로 패드 질화막(15), 패드 산화막(13) 및 소정 두께의 반도체 기판(10)을 식각하여 트렌치(20)를 형성한다.
도 1b 및 1c를 참조하면, 트렌치(20)를 매립하는 소자 분리용 절연막(미도시)을 형성한다. 다음으로, 패드 절연막(15)을 노출할 때까지 소자 분리용 절연막을 평탄화 식각하여 활성 영역을 정의하는 소자 분리막(30)을 형성한다. 이후, 패드 질화막(15)을 제거한다.
도 1d 및 1e를 참조하면, 전체 표면에 불순물 이온 주입 공정(133)을 수행하여 반도체 기판(10)에 웰 및 채널 이온 주입 영역(미도시)을 형성한 후, 패드 산화막(13)을 제거하여 반도체 기판(10)을 노출한다. 다음으로, 노출된 반도체 기판(10) 상부에 게이트 절연막(60)을 형성하고, 전체 표면 상부에 게이트 도전층(미도시)과 하드 마스크층(미도시)을 형성한다. 이후, 게이트 마스크(미도시)를 식각 마스크로 하드 마스크층 및 게이트 도전층을 식각하여 게이트 전극(70)과 하드 마스크층 패턴(80)의 적층구조로 이루어진 게이트 구조물(90)을 형성한다.
상술한 반도체 소자의 제조 방법에 따르면, 디자인 룰이 감소함에 따라 채널 길이가 줄어들어 문턱 전압이 낮아지는 문제점이 심화되었다. 또한, 게이트 폭의 감소로 인하여 단 채널 효과(Short channel effect)가 증가 되었다. 특히, 드레인 영역의 전압이 증가하면, 이러한 드레인 영역이 소스 영역과 상호작용하여 소스 영역 쪽 전위장벽을 낮춰 DIBL(Drain induced barrier lowering) 효과가 증가한다. 따라서, 게이트 전압은 드레인 전압을 제어하지 못하며, 극단적 상태에 이르면 두 공핍층이 만난다. 결국, 소스 영역과 드레인 영역 사이에 고 전계에 의해 전자는 드레인 영역으로 구동되는 문제점이 있다. 그리고 게이트 폭의 감소에 따른 문턱 전압을 유지하기 위하여 채널 이온 주입 농도를 증가시키고 펀치스루(Punchthrough) 현상을 제어하기 위하여 이온을 주입하게 되어 상대적으로 전계가 증가한다. 따라서, 이로 인하여 소자의 리프레쉬 특성이 열화되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 특히 디자인 룰의 감소에 따른 채널 길이의 감소에도 펀치스루(Punchthrough), 전계(e-field) 및 바디 효과(body effect)를 효과적으로 개선하기 위하여 게이트 하부에 절연막을 매립하여 SOI(Silicon-on-insulator) 채널 영역을 형성하도록 반도체 소자를 설계함으로써, 단 채널 효과(Short channel effect)와 접합 누설전류(junction leakage current)를 감소시켜 소자의 성능을 개선할 수 있는 반도체 소자의 제조 방법을 제공함에 있다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 반도체 소자의 제조 방법은,
(a) 패드 절연막이 구비된 반도체 기판에 저장 전극 콘택 영역을 정의하는 소자 분리막을 형성하되, 소자 분리막은 제 1 산화막/질화막/제 2 산화막의 적층구조로 이루어지는 단계와, (b) 비트 라인 콘택 영역의 소자 분리막을 제거하여 반도체 기판을 노출하는 단계와, (c) 패드 절연막과 비트 라인 콘택 영역에서 노출된 질화막을 제거하여 비트 라인 콘택 영역에 이웃한 소자 분리막 사이에 채널 공간을 형성하는 단계와, (d) 노출된 반도체 기판으로부터 비트 라인 콘택 영역 하부와 채널 공간을 매립하는 SEG(Selective epitaxial growth)층을 형성하는 단계와, (e) 비트 라인 콘택 영역에 인접한 게이트 영역에서 제 2 산화막을 제거하여 리세스 게이트 영역을 형성하는 단계와, (f) 리세스 게이트 영역의 표면에 게이트 절연막을 형성하는 단계와, (g) 전체 표면에 리세스 게이트 영역을 매립하는 평탄화된 게이트 도전층을 형성한 후, 게이트 도전층 상부에 하드 마스크층을 형성하는 단계와, (h) 게이트 마스크로 하드 마스크층 및 게이트 도전층을 패터닝하여 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 2h는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(110) 상부에 패드 산화막(113)과 패드 질화막(115)을 형성한 후, 패드 질화막(115) 상부에 감광막(미도시)을 형성한다. 다음으로, 저장 전극 콘택 마스크(미도시)로 감광막을 노광 및 현상하여 저장 전극 콘택 영역을 정의하는 감광막 패턴(미도시)을 형성한다. 이후, 감광막 패턴을 식각 마스크로 패드 질화막(115), 패드 산화막(113) 및 소정 두께의 반도체 기판(110)을 소정 두께 식각하여 트렌치(120)를 형성한 후, 감광막 패턴을 제거한다. 그 다음, 트렌치(120)를 매립하는 소자 분리용 제 1 산화막(123)을 형성한 후, 제 1 산화막 (123)을 식각하여 트렌치(120)의 측벽에 제 1 산화막(123)을 제거한다. 여기서, 식각된 트렌치(120)의 깊이는 2500 내지 3500Å인 것이 바람직하다. 또한, 제 1 산화막(123)에 대한 식각 공정은 등방성 건식 또는 습식 식각 방법으로 수행되며, 그 두께는 1000 내지 2000Å인 것이 바람직하다.
도 2b 및 2c를 참조하면, 전체 표면 상부에 질화막(125)을 형성한 후, 질화막(125)을 식각하여 트렌치(120)의 측벽에 질화막(125)을 제거한다. 다음으로, 남은 트렌치(120)를 매립하는 소자 분리용 제 2 산화막(127)을 형성한 후, 패드 질화막(115)을 노출할 때까지 제 2 산화막(127)을 평탄화 식각하여 제 1 산화막(123)/질화막(125)/제 2 산화막(127)의 적층구조로 이루어진 소자 분리막(130)을 형성한다. 여기서, 질화막(125)은 측벽보다 평면에 더 두껍게 형성되는 스텝 커버리지(Step coverage)가 좋지 않은 PE-nitride로 형성하는 것이 바람직하다. 또한, 질화막(125)에 대한 식각 공정은 등방성 식각 또는 에치백(etch-back) 방법으로 수행되며, 트렌치(120) 내의 질화막(125)의 두께는 50 내지 150Å인 것이 바람직하다. 그리고 소자 분리막(130) 형성을 위한 평탄화 식각은 패드 질화막(115)의 두께가 절반이 될 때까지 수행되는 것이 바람직하다.
도 2d를 참조하면, 전체 표면 상부에 감광막(미도시)을 형성한 후, 비트 라인 콘택 마스크로 감광막을 노광 및 현상하여 비트 라인 콘택 영역(135)을 노출하는 감광막 패턴(140)을 형성한다. 다음으로, 감광막 패턴(140)을 식각 마스크로 비트 라인 콘택 영역(135)의 소자 분리막(130)을 제거하여 하부의 반도체 기판(110)을 노출한다. 여기서, 비트 라인 콘택 영역(135)의 소자 분리막(130) 제거 공정은 건식 식각 방법으로 수행되는 것이 바람직하다.
도 2e를 참조하면, 감광막 패턴(140)을 제거한 후, 남은 패드 질화막(115)과 비트 라인 콘택 영역에서 노출된 질화막(125)을 제거하여 비트 라인 콘택 영역에 이웃한 소자 분리막(130) 사이에 언더-컷 형태의 채널 공간(145)을 형성한다. 여기서, 패드 질화막(115)과 노출된 질화막(125) 제거 공정은 인산(H3PO4)을 이용한 습식 식각 방법으로 수행되는 것이 바람직하다.
도 2f를 참조하면, 패드 산화막(113)을 제거한 후, 비트 라인 콘택 영역을 불산(HF)을 이용한 세정 공정을 수행하여 노출된 제 1 산화막(123)과 제 2 산화막(127)의 에지(edge) 부분을 둥글게 만든다. 다음으로, 비트 라인 콘택 영역(135)과 채널 공간(145)에 노출된 반도체 기판(110)으로부터 SEG(Selective epitaxial growth)층(150)을 형성한다. 이후, 소자 분리막(130)의 상부를 노출할 때까지 SEG층(150)을 평탄화 식각한다.
도 2g를 참조하면, 전체 표면 상부에 감광막(미도시)을 형성한 후, 비트 라인 콘택 영역과 그 양측에 인접한 게이트 영역을 노출하는 감광막 패턴(153)을 형성한다. 다음으로, 감광막 패턴(153)을 식각 마스크로 노출된 제 2 산화막(127)을 제거하여 리세스 게이트 영역(155)을 형성한다. 여기서, 제 2 산화막(127) 제거 공정은 습식 식각 방법으로 수행되는 것이 바람직하다.
도 2h를 참조하면, 감광막 패턴(153)을 제거한 후, 리세스 게이트 영역(155)의 표면에 게이트 절연막(160)을 형성한다. 다음으로, 리세스 게이트 영역(155)을 매립하는 평탄화된 게이트 도전층(미도시)을 형성한 후, 게이트 도전층 상부에 하드 마스크층(미도시)을 형성한다. 이후, 게이트 마스크(미도시)를 식각 마스크로 하드 마스크층과 게이트 도전층을 패터닝하여 게이트 전극(170)과 하드 마스크층 패턴(180)의 적층구조로 이루어진 게이트 구조물(190)을 형성한다. 이때, 비트 라인 콘택 영역과 인접한 게이트 구조물(190)은 매립된 제 1 산화막(123) 상부에 SEG층(150)을 형성한 SOI(Silicon-on-insulator) 채널 상부에 형성된다.
본 발명의 다른 실시 예에 따르면, 매립된 산화막 상부에 실리콘층으로 이루어진 SOI 채널 상부에 리세스 게이트 대신 평면 게이트를 형성할 수도 있다.
이후의 공정은 게이트 측벽 절연막 형성, S/D 영역 형성, 콘택 플러그 형성, 비트 라인 콘택 및 비트 라인 형성, 캐패시터 콘택 및 캐패시터 형성, 금속 배선 콘택 및 금속 배선 형성과 같은 일반적 트랜지스터 제조 공정을 수행하여 반도체 소자를 완성한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조 방법은 게이트 하부에 절연막을 매립하여 SOI(Silicon-on-insulator) 채널 영역을 형성하도록 반도체 소자를 설계함으로써, 공핍층 폭의 증가에 따른 DIBL 효과를 억제하고, 문턱 전압의 저항에 의한 누설을 차단하여 펀치스루(Punchthrough) 현상을 효과적으로 제거할 수 있다.
또한, SOI 구조로 인하여, 펀치스루와 같은 단 채널 효과(Short channel effect)를 차단할 수 있어 펀치스루 방지용 이온 주입 공정을 생략할 수 있고, 그 로 인한 리프레쉬 특성 저하를 방지할 수 있다. 그리고 바디 효과(Body effect)를 개선하고, 얇은 접합(Shallow junction) 영역을 형성할 수 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (12)
- (a) 패드 절연막이 구비된 반도체 기판에 저장 전극 콘택 영역을 정의하는 소자 분리막을 형성하되, 상기 소자 분리막은 제 1 산화막/질화막/제 2 산화막의 적층구조로 이루어지는 단계;(b) 비트 라인 콘택 영역의 상기 소자 분리막을 제거하여 상기 반도체 기판을 노출하는 단계;(c) 상기 패드 절연막과 상기 비트 라인 콘택 영역에서 노출된 질화막을 제거하여 상기 비트 라인 콘택 영역에 이웃한 상기 소자 분리막 사이에 채널 공간을 형성하는 단계;(d) 상기 노출된 반도체 기판으로부터 상기 비트 라인 콘택 영역 하부와 상기 채널 공간을 매립하는 SEG(Selective epitaxial growth)층을 형성하는 단계;(e) 상기 비트 라인 콘택 영역에 인접한 게이트 영역에서 상기 제 2 산화막을 제거하여 리세스 게이트 영역을 형성하는 단계;(f) 상기 리세스 게이트 영역의 표면에 게이트 절연막을 형성하는 단계;(g) 전체 표면에 상기 리세스 게이트 영역을 매립하는 평탄화된 게이트 도전층을 형성한 후, 상기 게이트 도전층 상부에 하드 마스크층을 형성하는 단계; 및(h) 게이트 마스크로 상기 하드 마스크층 및 게이트 도전층을 패터닝하여 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 (a) 단계는(a-1) 저장 전극 콘택 마스크로 패드 절연막이 구비된 반도체 기판을 소정 두께 식각하여 저장 전극 콘택 영역을 정의하는 트렌치를 형성하는 단계;(a-2) 상기 트렌치를 소정 두께 매립하는 제 1 산화막을 형성한 후, 상기 제 1 산화막을 식각하여 상기 트렌치 측벽에서 상기 제 1 산화막을 제거하는 단계;(a-3) 전체 표면 상부에 질화막을 형성한 후, 상기 질화막을 식각하여 상기 트렌치 측벽에서 상기 질화막을 제거하는 단계; 및(a-4) 상기 트렌치를 매립하는 제 2 산화막을 형성한 후, 상기 패드 절연막을 노출할 때까지 상기 제 2 산화막을 평탄화하여 제 1 산화막/질화막/제 2 산화막의 적층구조로 이루어진 소자 분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2항에 있어서,상기 트렌치의 깊이는 2500 내지 3500Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2항에 있어서,상기 (a-2) 단계에서, 상기 제 1 산화막에 대한 제거 공정은 등방성 건식 또 는 습식 방법으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2항에 있어서,상기 (a-3) 단계에서, 상기 질화막에 대한 제거 공정은 등방성 식각 방법 또는 에치백 방법인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 제 1 산화막과 제 2 산화막의 두께는 각각 1000 내지 2000Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 질화막은 PE-nitride이며, 그 두께는 50 내지 150Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 (b) 단계에서, 상기 비트 라인 콘택 영역 내의 상기 소자 분리막에 대한 제거 공정은 건식 식각 방법으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 (c) 단계에서, 상기 패드 절연막 및 상기 질화막에 대한 제거 공정은 인산(H3PO4)을 이용한 습식 식각 방법으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 (d) 단계의 SEG층 형성 전에 불소(HF)를 이용하여 상기 채널 공간을 세정하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 (d) 단계 후, 상기 소자 분리막의 상부를 노출할 때까지 상기 SEG층을 평탄화 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 (e) 단계에서, 상기 제 2 산화막에 대한 제거 공정은 습식 식각 방법으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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