KR100605500B1 - 라인형 활성영역을 갖는 반도체소자들 및 그 제조방법들 - Google Patents

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Abstract

라인형 활성영역을 갖는 반도체소자들 및 그 제조방법들을 제공한다. 상기 반도체소자들은 반도체기판 내에 라인형 활성영역을 한정하는 소자분리막을 구비한다. 상기 반도체기판 상부에 상기 라인형 활성영역을 교차하여 가로지르고 서로 평행한 게이트 전극들이 배치된다. 이때, 상기 게이트 전극들은 소자게이트 전극 및 리세스드 소자분리게이트 전극으로 구성된다. 또는 이와 달리, 상기 게이트 전극들은 소자게이트 전극 및 평판형(plan type) 소자분리게이트 전극으로 구성되고, 상기 평판형(plan type) 소자분리게이트 전극 폭이 상기 소자게이트 전극 폭 보다 넓게 배치된다.
라인형 활성영역, 소자게이트 전극, 소자분리게이트 전극, 리세스드, 오프 바이어스(off bias)

Description

라인형 활성영역을 갖는 반도체소자들 및 그 제조방법들{semiconductor devices having line type active region and methods of fabricating the same}
도 1a 내지 도 3a는 본 발명의 실시예에 따른 반도체소자의 제조방법을 설명하기 위한 평면도들이다.
도 1b 내지 도 3b는 각각 도 1a 내지 도 3a의 절단선 Ⅰ-Ⅰ'에 따라 취해진 단면도들이다.
도 1c 내지 도 3c는 각각 도 1a 내지 도 3a의 절단선 Ⅱ-Ⅱ'에 따라 취해진 단면도들이다.
도 4a 내지 도 6a는 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 설명하기 위한 평면도들이다.
도 4b 내지 도 6b는 각각 도 4a 내지 도 6a의 절단선 Ⅲ-Ⅲ'에 따라 취해진 단면도들이다.
도 4c 내지 도 6c는 각각 도 4a 내지 도 6a의 절단선 Ⅳ-Ⅳ'에 따라 취해진 단면도들이다.
도 7a 내지 도 9a는 본 발명의 또 다른 실시예에 따른 반도체소자의 제조방법을 설명하기 위한 평면도들이다.
도 7b 내지 도 9b는 각각 도 7a 내지 도 9a의 절단선 Ⅴ-Ⅴ'에 따라 취해진 단면도들이다.
도 7c 내지 도 9c는 각각 도 7a 내지 도 9a의 절단선 Ⅵ-Ⅵ'에 따라 취해진 단면도들이다.
도 10a 내지 도 12a는 본 발명의 또 다른 실시예에 따른 반도체소자의 제조방법을 설명하기 위한 평면도들이다.
도 10b 내지 도 12b는 각각 도 10a 내지 도 12a의 절단선 Ⅶ-Ⅶ'에 따라 취해진 단면도들이다.
도 10c 내지 도 12c는 각각 도 10a 내지 도 12a의 절단선 Ⅷ-Ⅷ'에 따라 취해진 단면도들이다.
본 발명은 반도체소자들 및 그 제조방법들에 관한 것으로서, 특히 라인형 활성영역을 갖는 반도체소자들 및 그 제조방법들에 관한 것이다.
디램 소자와 같은 반도체 기억소자의 집적도가 증가함에 따라, 웨이퍼 상에 집적되는 기억소자의 면적이 축소되고, 트랜지스터와 캐패시터가 차지하는 면적도 일정한 비율로 축소되고 있다. 반도체 기억회로의 기본적인 구성요소는 1비트의 정보가 저장될 수 있는 하나의 기억소자, 즉 셀(cell)이다. 디램은 1개의 트랜지스터와 1개의 캐패시터로 구성된 여러 개의 셀과 이 셀에 정보를 저장하기 위해 읽기 쓰기를 할 수 있는 주변회로로 구성된다.
종래의 디램 셀 어레이는 섬 형태(island type)의 활성영역을 가지고 있으며, 기억소자의 집적도가 증가함에 따라 개개의 트랜지스터를 수용하는 섬 형태의 활성영역의 면적 또한 작아지게 되어, 기판 상에 실제로 정의되는 활성영역의 모양은 마스크 디자인이 사각형일지라도, 포토 및 에칭공정의 기술적인 한계로 인하여 그 모양이 원형에 가까워지고 있다. 또한, 섬 형태의 활성영역에 연결되는 배선라인 및 캐패시터의 면적이 작아지게 되면서 오버콘택(over-contact) 등과 같은 미스얼라인(misalign)을 야기하여 소자의 신뢰성이 떨어지고, 활성영역이 섬 형태로 정의되면서 상기 활성영역 간의 절연을 위해 필요한 소자분리영역이 기판 상에서 차지하는 면적이 상당하여 소자의 집적도를 높이는데 한계가 있다.
따라서, 활성영역을 라인형(line type)으로 형성하고, 상기 라인형 활성영역을 가로지르도록 소자게이트와 소자분리게이트를 형성하고, 상기 소자분리게이트 하부에 채널 형성을 방지하도록 전압을 인가함으로써 각각의 셀들을 전기적으로 분리시키는 방법이 제시되었다. 그러나, 소자분리게이트를 이용하여 소자를 전기적으로 분리하는 방법은 섬 형태의 활성영역을 사용하는 방법에 비하여 소자분리에 취약하고, 또한 집적도 증가에 따라 게이트 폭이 작아지게 되어 소자분리게이트 역할을 수행하는데 미흡할 수 있게 된다.
따라서, 라인형 활성영역을 사용하면서 소자분리게이트 특성을 향상시킬 수 있는 반도체소자의 제조방법에 대한 연구가 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 라인형 활성영역을 사용하면서 소 자분리게이트 특성을 향상시키기에 적합한 반도체소자 및 그 제조방법을 제공하는 데 있다.
본 발명의 실시예들은 라인형 활성영역을 갖는 반도체소자들을 제공한다. 상기 반도체소자들은 반도체기판 내에 라인형 활성영역을 한정하는 소자분리막을 구비한다. 상기 반도체기판 상부에 상기 라인형 활성영역을 교차하여 가로지르고 서로 평행한 게이트 전극들이 배치된다. 이때, 상기 게이트 전극들은 소자게이트 전극 및 리세스드 소자분리게이트 전극으로 구성된다.
상기 소자게이트 전극이 평판형(plan type) 소자게이트 전극 또는 리세스드(recessed) 소자게이트 전극인 것이 바람직하다. 상기 리세스드 소자분리게이트 전극은 상기 소자게이트 전극의 폭과 동일하거나 또는 더 넓은 폭을 가질 수 있다.
상기 리세스드 소자분리게이트 전극에 오프 바이어스(off bias)가 인가되는 것이 바람직하다.
상기 라인형 활성영역과 상기 게이트 전극들의 교차각은 20도 내지 90도일 수 있다.
본 발명의 다른 실시예들은 라인형 활성영역을 갖는 반도체소자들을 제공한다. 상기 반도체소자들은 반도체기판 내에 라인형 활성영역을 한정하는 소자분리막을 구비한다. 상기 반도체기판 상부에 상기 라인형 활성영역을 교차하여 가로지르고 서로 평행한 게이트 전극들이 배치된다. 이때, 상기 게이트 전극들은 소자게이트 전극 및 평판형(plan type) 소자분리게이트 전극으로 구성되고, 상기 평판형 (plan type) 소자분리게이트 전극 폭이 상기 소자게이트 전극 폭 보다 넓게 배치된다.
상기 소자게이트 전극이 평판형(plan type) 소자게이트 전극 또는 리세스드(recessed) 소자게이트 전극일 수 있다.
상기 평판형 소자분리게이트 전극에 오프 바이어스(off bias)가 인가되는 것이 바람직하다.
상기 라인형 활성영역과 상기 게이트 전극들의 교차각은 20도 내지 90도인 것이 바람직하다.
본 발명의 또 다른 실시예들은 라인형 활성영역을 갖는 반도체소자의 제조방법들을 제공한다. 이 방법들은 반도체기판 내에 활성영역을 한정하는 소자분리막을 형성하되, 상기 활성영역은 라인형(line type) 구조를 갖도록 형성하는 것을 포함한다. 상기 반도체기판 내에 상기 라인형 활성영역을 교차하여 가로지르고 서로 평행한 소자게이트 채널 트렌치 및 소자분리게이트 채널 트렌치를 형성한다. 상기 소자게이트 채널 트렌치 및 상기 소자분리게이트 채널 트렌치 각각의 내부면에 콘포말한 게이트 절연막을 형성한다. 상기 게이트 절연막을 갖는 반도체기판 상에 상기 소자게이트 채널 트렌치를 채우는 리세스드 소자게이트 전극 및 상기 소자분리게이트 채널 트렌치를 채우는 리세스드 소자분리게이트 전극을 형성한다.
상기 리세스드 소자분리게이트 전극은 상기 리세스드 소자게이트 전극의 폭과 동일하거나 또는 더 넓은 폭을 갖도록 형성되는 것이 바람직하다.
상기 리세스드 소자분리게이트 전극에 오프 바이어스(off bias)를 인가하는 것이 바람직하다.
상기 라인형 활성영역과 상기 게이트 전극들은 20도 내지 90도로 교차되어 형성될 수 있다.
본 발명의 또 다른 실시예들은 라인형 활성영역을 갖는 반도체소자의 제조방법들을 제공한다. 이 방법들은 반도체기판 내에 활성영역을 한정하는 소자분리막을 형성하되, 상기 활성영역은 라인형(line type) 구조를 갖도록 형성하는 것을 포함한다. 상기 반도체기판 내에 상기 라인형 활성영역을 교차하여 가로지르는 채널 트렌치를 형성한다. 상기 라인형 활성영역 상부면 및 상기 채널 트렌치 내부면에 콘포말한 게이트 절연막을 형성한다. 상기 게이트 절연막을 갖는 반도체기판 상에 상기 채널 트렌치를 채우는 리세스드 소자분리게이트 전극 및 상기 리세스드 소자분리게이트 전극과 평행한 평판형 소자게이트 전극을 형성한다.
상기 리세스드 소자분리게이트 전극은 상기 평판형 소자게이트 전극의 폭과 동일하거나 또는 더 넓은 폭을 갖도록 형성될 수 있다.
상기 리세스드 소자분리게이트 전극에 오프 바이어스(off bias)를 인가하는 것이 바람직하다.
상기 라인형 활성영역과 상기 게이트 전극들은 20도 내지 90도로 교차되어 형성될 수 있다.
본 발명의 또 다른 실시예들은 라인형 활성영역을 갖는 반도체소자의 제조방법들을 제공한다. 이 방법들은 반도체기판 내에 활성영역을 한정하는 소자분리막을 형성하되, 상기 활성영역은 라인형(line type) 구조를 갖도록 형성하는 것을 포함 한다. 상기 라인형 활성영역 상부면에 콘포말한 게이트 절연막을 형성한다. 상기 게이트 절연막을 갖는 반도체기판 상에 상기 라인형 활성영역을 교차하여 가로지르고 서로 평행한 평판형 소자게이트 전극 및 평판형 소자분리게이트 전극을 형성한다. 이때, 상기 평판형 소자분리게이트 전극이 상기 평판형 소자게이트 전극의 폭 보다 넓은 폭을 갖도록 형성된다.
상기 평판형 소자분리게이트 전극에 오프 바이어스(off bias)를 인가하는 것이 바람직하다.
상기 라인형 활성영역과 상기 게이트 전극들은 20도 내지 90도로 교차되어 형성될 수 있다.
본 발명의 또 다른 실시예들은 라인형 활성영역을 갖는 반도체소자의 제조방법들을 제공한다. 이 방법들은 반도체기판 내에 활성영역을 한정하는 소자분리막을 형성하되, 상기 활성영역은 라인형(line type) 구조를 갖도록 형성하는 것을 포함한다. 상기 반도체기판 내에 상기 라인형 활성영역을 교차하여 가로지르는 채널 트렌치를 형성한다. 상기 라인형 활성영역 상부면 및 상기 채널 트렌치 내부면에 콘포말한 게이트 절연막을 형성한다. 상기 게이트 절연막을 갖는 반도체기판 상에 상기 채널 트렌치를 채우는 리세스드 소자게이트 전극 및 상기 리세스드 소자게이트 전극과 평행한 평판형 소자분리게이트 전극을 형성한다. 이때, 상기 평판형 소자분리게이트 전극이 상기 리세스드 소자게이트 전극의 폭 보다 넓은 폭을 갖도록 형성된다.
상기 평판형 소자분리게이트 전극에 오프 바이어스(off bias)를 인가하는 것 이 바람직하다.
상기 라인형 활성영역과 상기 게이트 전극들은 20도 내지 90도로 교차되어 형성될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 설명의 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
본 발명에서 '소자게이트'는 소자의 읽기, 쓰기 동작을 행하기 위해 제작되는 게이트를 의미하며, '소자분리게이트'는 소자분리막의 역할을 행하기 위해 제작되는 게이트를 의미한다. 또한, '리세스드(recessed) 게이트 전극'은 3차원 구조의 리세스드 게이트 채널 상부에 형성된 게이트 전극을 의미하며, '평판형(plan type) 게이트 전극'은 일반적인 2차원 구조의 평판형(plan) 게이트 채널 상부에 형성된 게이트 전극을 의미한다.
도 1a 내지 도 3a는 본 발명의 실시예에 따른 반도체소자의 제조방법을 설명하기 위한 평면도들이다.
도 1b 내지 도 3b는 각각 도 1a 내지 도 3a의 절단선 Ⅰ-Ⅰ'에 따라 취해진 단면도들이다.
도 1c 내지 도 3c는 각각 도 1a 내지 도 3a의 절단선 Ⅱ-Ⅱ'에 따라 취해진 단면도들이다.
도 1a, 도 1b 및 도 1c를 참조하면, 반도체기판(100)에 활성영역(A)을 한정하는 소자분리막(105)을 형성하되, 상기 활성영역(A)은 라인형(line type) 구조를 갖도록 형성한다. 상기 소자분리막(105)은 트렌치소자분리(shallow trench isolation;STI) 공정으로 형성할 수 있다. 상기 반도체기판 내에 상기 라인형 활성영역(A)의 일부분을 식각하여 서로 평행한 소자게이트 채널 트렌치(110a) 및 소자분리게이트 채널 트렌치(110b)를 형성한다. 이와 동시에, 상기 소자분리막(105)의 상부면이 일부 식각될 수 도 있다. 상기 채널 트렌치들(110a,110b)은 상기 라인형 활성영역(A)을 교차하여 가로지르도록 형성된다. 이후, NH4OH, H2O2 및 H2O의 혼합액인 세정용액을 이용한 습식 세정 공정 또는 상기 반도체기판(100)과 반응하는 화학제를 이용한 건식 세정 공정을 이용하여 상기 채널 트렌치들(110a,110b)의 하부 모서리 부분을 둥글게 할 수도 있다.
도 2a, 도 2b 및 도 2c를 참조하면, 상기 채널 트렌치들(110a,110b)이 형성된 반도체기판 상에 콘포말한 게이트 절연막(115)을 형성한다. 상기 게이트 절연막(115)은 반도체기판의 열산화 공정에 의해 형성되는 것이 바람직하다. 상기 게이트 절연막(115)을 갖는 반도체기판 상에 상기 채널 트렌치들(110a,110b)을 채우는 게이트 전극막(127)을 형성한다. 상기 게이트 전극막(127)은 차례로 적층된 폴리실리콘막(120) 및 금속 실리사이드막(125)으로 형성할 수 있다. 상기 금속 실리사이드 막(125)은 텅스텐 실리사이드(WSi)로 형성할 수 있다. 상기 게이트 전극막(127) 상에 하드 마스크막(130)을 형성한다. 상기 하드 마스크막(130)은 실리콘 질화막으로 형성할 수 있다.
도 3a, 도 3b 및 도 3c를 참조하면, 상기 하드 마스크막(130)을 패터닝하여 상기 라인형 활성영역(A)의 상부를 교차하여 가로지르는 하드 마스크 패턴들(130a)을 형성한다. 상기 하드 마스크 패턴들(130a)을 식각마스크로 사용하여 상기 금속 실리사이드막(125) 및 상기 폴리실리콘막(120)을 차례로 식각하여 상기 라인형 활성영역(A)의 상부를 교차하여 가로지르는 게이트 전극들을 형성한다. 상기 게이트 전극들은 상기 소자게이트 채널 트렌치(110a) 상부에 리세스드 소자게이트 전극(G)이 형성되고, 상기 소자분리게이트 채널 트렌치(110b) 상부에 리세스드 소자분리게이트 전극(IG)이 형성된다. 이와 동시에, 상기 게이트 절연막(115)이 식각될 수 도 있다. 상기 리세스드 소자게이트 전극(G) 및 상기 리세스드 소자분리게이트 전극(IG)은 각각 상기 소자게이트 채널 트렌치(110a) 및 상기 소자분리게이트 채널 트렌치(110b)의 폭과 동일한 폭을 갖도록 형성된다. 이는 리세스드 게이트 전극 폭과 게이트 채널 길이가 비례관계가 있음을 의미한다. 따라서, 리세스드 게이트 전극 폭이 증가하게 되면 하부의 채널 트렌치 또한 동일한 폭으로 증가하게 되어 게이트 채널길이가 길어지게 된다.
상기 리세스드 소자게이트 전극(G)은 차례로 적층된 폴리실리콘 패턴(120a) 및 금속 실리사이드 패턴(125a)으로 형성될 수 있다. 상기 리세스드 소자분리게이트 전극(IG)은 차례로 적층된 폴리실리콘 패턴(120b) 및 금속 실리사이드 패턴 (125b)으로 형성될 수 있다. 상기 리세스드 소자분리게이트 전극(IG)의 폭(W1)은 상기 리세스드 소자게이트 전극(G)의 폭(W2)과 동일하거나 또는 더 넓은 폭을 갖도록 형성되는 것이 바람직하다. 상기 라인형 활성영역(A)과 상기 게이트 전극들(G,IG)은 20도 내지 90도의 교차각(α)을 갖도록 형성되는 것이 바람직하다.
상기 하드 마스크 패턴들(130a)을 마스크로 이용하여 상기 라인형 활성영역(A) 내에 불순물 이온들을 주입하여 엘디디 소오스/드레인 영역들(135)을 형성한다. 이어, 상기 하드 마스크 패턴들(130a) 및 상기 게이트 전극들(G,IG)의 측벽들을 둘러싸는 게이트 스페이서들(140)을 형성한다. 상기 게이트 스페이서들(140)은 실리콘 질화막 또는 실리콘 산화막으로 형성할 수 있다. 상기 게이트 스페이서들(140) 및 상기 하드 마스크 패턴들(130a)을 마스크로 이용하여 상기 라인형 활성영역(A) 내에 불순물 이온들을 주입하여 고농도 소오스/드레인 영역들(145)을 형성한다. 이 후, 통상의 방법을 이용하여 비트라인 및 캐패시터를 형성한다(도시하지 않음).
상기 본 발명의 실시예에 따라 제작된 소자의 읽기, 쓰기 동작에 대해 설명하면 다음과 같다. 상기 리세스드 소자분리게이트 전극(IG)에 오프 바이어스(off bias)를 인가하고, 상기 리세스드 소자게이트 전극(G) 및 비트라인에 높은 전압을 걸어주면, 해당되는 각 트랜지스터는 온 상태(on-state)가 되어 상기 리세스드 소자게이트 전극(G) 하부에 정보전하의 이동통로(채널)가 형성되고, 비트라인으로부터 전송되는 정보전하는 소오스 영역과 채널, 그리고 드레인 영역을 거쳐 캐패시터의 하부전극을 형성하고 있는 스토리지 전극으로 흘러들어감으로써 하나의 정보를 저장하게 된다.
상기 리세스드 소자분리게이트 전극(IG)에 오프 바이어스를 인가하는 이유는 상기 소자분리게이트 전극(IG) 하부에 채널이 형성되지 못하게 하여, 비트라인으로부터 전송되는 정보전하가 이웃하는 트랜지스터의 소오스 영역으로 흘러가는 것을 막기 위해서이다.
본 발명에서는 상기 리세스드 소자분리게이트 전극(IG) 하부의 리세스드 채널을 이용함으로써 종래기술과 비교하여 채널의 길이를 증가시킬 수 있으므로 소자분리기능에 대한 신뢰성을 향상시킬 수 있다. 또한 상기 리세스드 소자분리게이트 전극(IG)의 폭(W1)을 상기 리세스드 소자게이트 전극(G)의 폭(W2) 보다 더 넓게 형성할 수 있어, 소자 분리의 기능을 강화할 수 도 있다. 이에 더하여, 상기 리세스드 소자게이트 전극(G)을 적용하여 하부의 채널길이를 증가시킴으로써 반도체소자의 고집적화에 따른 단채널 효과를 방지할 수 있게 된다.
도 4a 내지 도 6a는 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 설명하기 위한 평면도들이다.
도 4b 내지 도 6b는 각각 도 4a 내지 도 6a의 절단선 Ⅲ-Ⅲ'에 따라 취해진 단면도들이다.
도 4c 내지 도 6c는 각각 도 4a 내지 도 6a의 절단선 Ⅳ-Ⅳ'에 따라 취해진 단면도들이다.
도 4a, 도 4b 및 도 4c를 참조하면, 반도체기판(200)에 활성영역(A)을 한정하는 소자분리막(205)을 형성하되, 상기 활성영역(A)은 라인형(line type) 구조를 갖도록 형성한다. 상기 소자분리막(205)은 트렌치소자분리(STI) 공정으로 형성할 수 있다. 상기 반도체기판 내에 상기 라인형 활성영역(A)의 일부분을 식각하여 소자분리게이트 채널 트렌치(210)를 형성한다. 이와 동시에, 상기 소자분리막(205)의 상부면이 일부 식각될 수 도 있다. 상기 소자분리게이트 채널 트렌치(210)는 상기 라인형 활성영역(A)을 교차하여 가로지르도록 형성된다. 이후, NH4OH, H2O2 및 H2O의 혼합액인 세정용액을 이용한 습식 세정 공정 또는 상기 반도체기판(200)과 반응하는 화학제를 이용한 건식 세정 공정을 이용하여 상기 소자분리게이트 채널 트렌치(210)의 하부 모서리 부분을 둥글게 할 수도 있다.
도 5a, 도 5b 및 도 5c를 참조하면, 상기 소자분리게이트 채널 트렌치(210)가 형성된 반도체기판 상에 콘포말한 게이트 절연막(215)을 형성한다. 상기 게이트 절연막(215)은 반도체기판의 열산화 공정에 의해 형성되는 것이 바람직하다. 상기 게이트 절연막(215)을 갖는 반도체기판 상에 상기 소자분리게이트 채널 트렌치(210)를 채우는 게이트 전극막(227)을 형성한다. 상기 게이트 전극막(227)은 차례로 적층된 폴리실리콘막(220) 및 금속 실리사이드막(225)으로 형성할 수 있다. 상기 금속 실리사이드막(225)은 텅스텐 실리사이드(WSi)로 형성할 수 있다. 상기 게이트 전극막(227) 상에 하드 마스크막(230)을 형성한다. 상기 하드 마스크막(230)은 실리콘 질화막으로 형성할 수 있다.
도 6a, 도 6b 및 도 6c를 참조하면, 상기 하드 마스크막(230)을 패터닝하여 상기 라인형 활성영역(A)의 상부를 교차하여 가로지르는 하드 마스크 패턴들(230a) 을 형성한다. 상기 하드 마스크 패턴들(230a)을 식각마스크로 사용하여 상기 금속 실리사이드막(225) 및 상기 폴리실리콘막(220)을 차례로 식각하여 상기 라인형 활성영역(A)의 상부를 교차하여 가로지르는 게이트 전극들을 형성한다. 상기 게이트 전극들은 상기 소자분리게이트 채널 트렌치(210) 상부에 리세스드 소자분리게이트 전극(IG)이 형성되고, 상기 리세스드 소자분리게이트 전극(IG)과 평행한 평판형 소자게이트 전극(G)이 형성된다. 이와 동시에, 상기 게이트 절연막(215)이 식각될 수 도 있다. 상기 리세스드 소자분리게이트 전극(IG)은 상기 소자분리게이트 채널 트렌치(210)의 폭과 동일한 폭을 갖도록 형성된다. 이는 리세스드 게이트 전극 폭과 게이트 채널 길이가 비례관계가 있음을 의미한다. 따라서, 리세스드 게이트 전극 폭이 증가하게 되면 하부의 채널 트렌치 또한 동일한 폭으로 증가하게 되어 게이트 채널길이가 길어지게 된다.
상기 평판형 소자게이트 전극(G)은 차례로 적층된 폴리실리콘 패턴(220a) 및 금속 실리사이드 패턴(225a)으로 형성될 수 있다. 상기 리세스드 소자분리게이트 전극(IG)은 차례로 적층된 폴리실리콘 패턴(220b) 및 금속 실리사이드 패턴(225b)으로 형성될 수 있다. 상기 리세스드 소자분리게이트 전극(IG)의 폭(W3)은 상기 평판형 소자게이트 전극(G)의 폭(W4)과 동일하거나 또는 더 넓은 폭을 갖도록 형성되는 것이 바람직하다. 상기 라인형 활성영역(A)과 상기 게이트 전극들(G,IG)은 20도 내지 90도의 교차각(β)을 갖도록 형성될 수 있다.
상기 하드 마스크 패턴들(230a)을 마스크로 이용하여 상기 라인형 활성영역(A) 내에 불순물 이온들을 주입하여 엘디디 소오스/드레인 영역들(235)을 형성한 다. 이어, 상기 하드 마스크 패턴들(230a) 및 상기 게이트 전극들(G,IG)의 측벽들을 둘러싸는 게이트 스페이서들(240)을 형성한다. 상기 게이트 스페이서들(240)은 실리콘 질화막 또는 실리콘 산화막으로 형성할 수 있다. 상기 게이트 스페이서들(240) 및 상기 하드 마스크 패턴들(230a)을 마스크로 이용하여 상기 라인형 활성영역(A) 내에 불순물 이온들을 주입하여 고농도 소오스/드레인 영역들(245)을 형성한다. 이 후, 통상의 방법을 이용하여 비트라인 및 캐패시터를 형성한다(도시하지 않음).
상기 본 발명의 실시예에 따라 제작된 소자의 읽기, 쓰기 동작에 대해 설명하면 다음과 같다. 상기 리세스드 소자분리게이트 전극(IG)에 오프 바이어스(off bias)를 인가하고, 상기 평판형 소자게이트 전극(G) 및 비트라인에 높은 전압을 걸어주면, 해당되는 각 트랜지스터는 온 상태(on-state)가 되어 상기 평판형 소자게이트 전극(G) 하부에 정보전하의 이동통로(채널)가 형성되고, 비트라인으로부터 전송되는 정보전하는 소오스 영역과 채널, 그리고 드레인 영역을 거쳐 캐패시터의 하부전극을 형성하고 있는 스토리지 전극으로 흘러들어감으로써 하나의 정보를 저장하게 된다.
상기 리세스드 소자분리게이트 전극(IG)에 오프 바이어스를 인가하는 이유는 상기 소자분리게이트 전극(IG) 하부에 채널이 형성되지 못하게 하여, 비트라인으로부터 전송되는 정보전하가 이웃하는 트랜지스터의 소오스 영역으로 흘러가는 것을 막기 위해서이다.
본 발명에서는 상기 리세스드 소자분리게이트 전극(IG) 하부의 리세스드 채 널을 이용함으로써 종래기술과 비교하여 채널의 길이를 증가시킬 수 있으므로 소자분리기능에 대한 신뢰성을 향상시킬 수 있다. 또한 상기 리세스드 소자분리게이트 전극(IG)의 폭(W3)을 상기 평판형 소자게이트 전극(G)의 폭(W4) 보다 더 넓게 형성할 수 있어, 소자 분리의 기능을 강화할 수 있다.
도 7a 내지 도 9a는 본 발명의 또 다른 실시예에 따른 반도체소자의 제조방법을 설명하기 위한 평면도들이다.
도 7b 내지 도 9b는 각각 도 7a 내지 도 9a의 절단선 Ⅴ-Ⅴ'에 따라 취해진 단면도들이다.
도 7c 내지 도 9c는 각각 도 7a 내지 도 9a의 절단선 Ⅵ-Ⅵ'에 따라 취해진 단면도들이다.
도 7a, 도 7b 및 도 7c를 참조하면, 반도체기판(300)에 활성영역(A)을 한정하는 소자분리막(305)을 형성한다. 이때, 상기 활성영역(A)은 라인형(line type) 구조를 갖도록 형성한다. 상기 소자분리막(305)은 트렌치소자분리(STI) 공정으로 형성할 수 있다.
도 8a, 도 8b 및 도 8c를 참조하면, 상기 라인형 활성영역(A) 상에 게이트 절연막(315)을 형성한다. 상기 게이트 절연막(315)은 반도체기판의 열산화 공정에 의해 형성되는 것이 바람직하다. 상기 게이트 절연막(315)을 갖는 반도체기판 상에 게이트 전극막(327)을 형성한다. 상기 게이트 전극막(327)은 차례로 적층된 폴리실리콘막(320) 및 금속 실리사이드막(325)으로 형성할 수 있다. 상기 금속 실리사이드막(325)은 텅스텐 실리사이드(WSi)로 형성할 수 있다. 상기 게이트 전극막(327) 상에 하드 마스크막(330)을 형성한다. 상기 하드 마스크막(330)은 실리콘 질화막으로 형성할 수 있다.
도 9a, 도 9b 및 도 9c를 참조하면, 상기 하드 마스크막(330)을 패터닝하여 상기 라인형 활성영역(A)의 상부를 교차하여 가로지르는 하드 마스크 패턴들(330a)을 형성한다. 상기 하드 마스크 패턴들(330a)을 식각마스크로 사용하여 상기 금속 실리사이드막(325) 및 상기 폴리실리콘막(320)을 차례로 식각하여 상기 라인형 활성영역(A)의 상부를 교차하여 가로지르고 서로 평행한 게이트 전극들을 형성한다. 상기 게이트 전극들은 평판형 소자게이트 전극(G) 및 평판형 소자분리게이트 전극(IG)으로 형성되되, 상기 평판형 소자분리게이트 전극(IG)의 폭(D1)이 상기 평판형 소자게이트 전극(G)의 폭(D2) 보다 넓은 폭을 갖도록 형성된다. 이와 동시에, 상기 게이트 절연막(215)이 식각될 수 도 있다.
상기 평판형 소자게이트 전극(G)은 차례로 적층된 폴리실리콘 패턴(320a) 및 금속 실리사이드 패턴(325a)으로 형성될 수 있다. 상기 평판형 소자분리게이트 전극(IG)은 차례로 적층된 폴리실리콘 패턴(320b) 및 금속 실리사이드 패턴(325b)으로 형성될 수 있다. 상기 라인형 활성영역(A)과 상기 게이트 전극들(G,IG)은 20도 내지 90도의 교차각(γ)을 갖도록 형성되는 것이 바람직하다.
상기 하드 마스크 패턴들(330a)을 마스크로 이용하여 상기 라인형 활성영역(A) 내에 불순물 이온들을 주입하여 엘디디 소오스/드레인 영역들(335)을 형성한다. 이어, 상기 하드 마스크 패턴들(330a) 및 상기 게이트 전극들(G,IG)의 측벽들을 둘러싸는 게이트 스페이서들(340)을 형성한다. 상기 게이트 스페이서들(340)은 실리콘 질화막 또는 실리콘 산화막으로 형성할 수 있다. 상기 게이트 스페이서들(340) 및 상기 하드 마스크 패턴들(330a)을 마스크로 이용하여 상기 라인형 활성영역(A) 내에 불순물 이온들을 주입하여 고농도 소오스/드레인 영역들(345)을 형성한다. 이 후, 통상의 방법을 이용하여 비트라인 및 캐패시터를 형성한다(도시하지 않음).
상기 본 발명의 실시예에 따라 제작된 소자의 읽기, 쓰기 동작에 대해 설명하면 다음과 같다. 상기 평판형 소자분리게이트 전극(IG)에 오프 바이어스(off bias)를 인가하고, 상기 평판형 소자게이트 전극(G) 및 비트라인에 높은 전압을 걸어주면, 해당되는 각 트랜지스터는 온 상태(on-state)가 되어 상기 평판형 소자게이트 전극(G) 하부에 정보전하의 이동통로(채널)가 형성되고, 비트라인으로부터 전송되는 정보전하는 소오스 영역과 채널, 그리고 드레인 영역을 거쳐 캐패시터의 하부전극을 형성하고 있는 스토리지 전극으로 흘러들어감으로써 하나의 정보를 저장하게 된다.
상기 평판형 소자분리게이트 전극(IG)에 오프 바이어스를 인가하는 이유는 상기 소자분리게이트 전극(IG) 하부에 채널이 형성되지 못하게 하여, 비트라인으로부터 전송되는 정보전하가 이웃하는 트랜지스터의 소오스 영역으로 흘러가는 것을 막기 위해서이다.
본 발명에서는 상기 평판형 소자분리게이트 전극(IG)의 폭(D1)을 상기 평판형 소자게이트 전극(G)의 폭(D2) 보다 더 넓게 형성함으로써, 종래기술과 비교하여 채널의 길이를 증가시킬 수 있으므로 소자분리기능에 대한 신뢰성을 향상시킬 수 있다.
도 10a 내지 도 12a는 본 발명의 또 다른 실시예에 따른 반도체소자의 제조방법을 설명하기 위한 평면도들이다.
도 10b 내지 도 12b는 각각 도 10a 내지 도 12a의 절단선 Ⅶ-Ⅶ'에 따라 취해진 단면도들이다.
도 10c 내지 도 12c는 각각 도 10a 내지 도 12a의 절단선 Ⅷ-Ⅷ'에 따라 취해진 단면도들이다.
도 10a, 도 10b 및 도 10c를 참조하면, 반도체기판(400)에 활성영역(A)을 한정하는 소자분리막(405)을 형성한다. 이때, 상기 활성영역(A)은 라인형(line type) 구조를 갖도록 형성한다. 상기 소자분리막(405)은 트렌치소자분리(STI) 공정으로 형성할 수 있다. 상기 반도체기판 내에 상기 라인형 활성영역(A)의 일부분을 식각하여 소자게이트 채널 트렌치(410)를 형성한다. 이와 동시에, 상기 소자분리막(405)의 상부면이 일부 식각될 수 도 있다. 상기 소자분리게이트 채널 트렌치(410)는 상기 라인형 활성영역(A)을 교차하여 가로지르도록 형성된다. 이후, NH4OH, H2O2 및 H2O의 혼합액인 세정용액을 이용한 습식 세정 공정 또는 상기 반도체기판(400)과 반응하는 화학제를 이용한 건식 세정 공정을 이용하여 상기 소자분리게이트 채널 트렌치(410)의 하부 모서리 부분을 둥글게 할 수도 있다.
도 11a, 도 11b 및 도 11c를 참조하면, 상기 소자게이트 채널 트렌치(410)가 형성된 반도체기판 상에 콘포말한 게이트 절연막(415)을 형성한다. 상기 게이트 절 연막(415)은 반도체기판의 열산화 공정에 의해 형성되는 것이 바람직하다. 상기 게이트 절연막(415)을 갖는 반도체기판 상에 상기 소자게이트 채널 트렌치(410)를 채우는 게이트 전극막(427)을 형성한다. 상기 게이트 전극막(427)은 차례로 적층된 폴리실리콘막(420) 및 금속 실리사이드막(425)으로 형성할 수 있다. 상기 금속 실리사이드막(425)은 텅스텐 실리사이드(WSi)로 형성할 수 있다. 상기 게이트 전극막(427) 상에 하드 마스크막(430)을 형성한다. 상기 하드 마스크막(430)은 실리콘 질화막으로 형성할 수 있다.
도 12a, 도 12b 및 도 12c를 참조하면, 상기 하드 마스크막(430)을 패터닝하여 상기 라인형 활성영역(A)의 상부를 교차하여 가로지르는 하드 마스크 패턴들(430a)을 형성한다. 상기 하드 마스크 패턴들(430a)을 식각마스크로 사용하여 상기 금속 실리사이드막(425) 및 상기 폴리실리콘막(420)을 차례로 식각하여 상기 라인형 활성영역(A)의 상부를 교차하여 가로지르는 게이트 전극들을 형성한다. 상기 게이트 전극들은 상기 소자게이트 채널 트렌치(410) 상부에 리세스드 소자게이트 전극(G)이 형성되고, 상기 리세스드 소자게이트 전극(G)과 평행한 평판형 소자분리게이트 전극(IG)이 형성된다. 상기 평판형 소자분리게이트 전극(IG)의 폭(D3)이 상기 리세스드 소자게이트 전극(G)의 폭(D4) 보다 넓은 폭을 갖도록 형성된다. 이와 동시에, 상기 게이트 절연막(415)이 식각될 수 도 있다. 상기 리세스드 소자게이트 전극(G)은 상기 소자게이트 채널 트렌치(410)의 폭과 동일한 폭을 갖도록 형성된다.
상기 리세스드 소자게이트 전극(G)은 차례로 적층된 폴리실리콘 패턴(420a) 및 금속 실리사이드 패턴(425a)으로 형성될 수 있다. 상기 평판형 소자분리게이트 전극(IG)은 차례로 적층된 폴리실리콘 패턴(420b) 및 금속 실리사이드 패턴(425b)으로 형성될 수 있다. 상기 라인형 활성영역(A)과 상기 게이트 전극들(G,IG)은 20도 내지 90도의 교차각(δ)을 갖도록 형성되는 것이 바람직하다.
상기 하드 마스크 패턴들(430a)을 마스크로 이용하여 상기 라인형 활성영역(A) 내에 불순물 이온들을 주입하여 엘디디 소오스/드레인 영역들(435)을 형성한다. 이어, 상기 하드 마스크 패턴들(430a) 및 상기 게이트 전극들(G,IG)의 측벽들을 둘러싸는 게이트 스페이서들(440)을 형성한다. 상기 게이트 스페이서들(440)은 실리콘 질화막 또는 실리콘 산화막으로 형성할 수 있다. 상기 게이트 스페이서들(440) 및 상기 하드 마스크 패턴들(430a)을 마스크로 이용하여 상기 라인형 활성영역(A) 내에 불순물 이온들을 주입하여 고농도 소오스/드레인 영역들(445)을 형성한다. 이 후, 통상의 방법을 이용하여 비트라인 및 캐패시터를 형성한다(도시하지 않음).
상기 본 발명의 실시예에 따라 제작된 소자의 읽기, 쓰기 동작에 대해 설명하면 다음과 같다. 상기 평판형 소자분리게이트 전극(IG)에 오프 바이어스(off bias)를 인가하고, 상기 리세스드 소자게이트 전극(G) 및 비트라인에 높은 전압을 걸어주면, 해당되는 각 트랜지스터는 온 상태(on-state)가 되어 상기 리세스드 소자게이트 전극(G) 하부에 정보전하의 이동통로(채널)가 형성되고, 비트라인으로부터 전송되는 정보전하는 소오스 영역과 채널, 그리고 드레인 영역을 거쳐 캐패시터의 하부전극을 형성하고 있는 스토리지 전극으로 흘러들어감으로써 하나의 정보를 저장하게 된다.
상기 평판형 소자분리게이트 전극(IG)에 오프 바이어스를 인가하는 이유는 상기 소자분리게이트 전극(IG) 하부에 채널이 형성되지 못하게 하여, 비트라인으로부터 전송되는 정보전하가 이웃하는 트랜지스터의 소오스 영역으로 흘러가는 것을 막기 위해서이다.
본 발명에서는 상기 평판형 소자분리게이트 전극(IG)의 폭(D3)을 상기 리세스드 소자게이트 전극(G)의 폭(D4) 보다 더 넓게 형성함으로써, 종래기술과 비교하여 채널의 길이를 증가시킬 수 있으므로 소자분리기능에 대한 신뢰성을 향상시킬 수 있다. 또한, 상기 리세스드 소자게이트 전극(G)을 적용하여 하부의 채널길이를 증가시킴으로써 반도체소자의 고집적화에 따른 단채널 효과를 방지할 수 있게 된다.
도 3a, 도 3b 및 도 3c를 다시 참조하여 본 발명의 실시예에 따른 반도체소자에 대해 설명하기로 한다.
도 3a, 도 3b 및 도 3c를 참조하면, 상기 반도체소자는 반도체기판(100) 내에 라인형 활성영역(A)을 한정하는 소자분리막(105)을 구비한다. 상기 소자분리막(105)은 트렌치소자분리(STI) 구조를 갖는 것이 바람직하다. 상기 반도체기판(100) 상부에 상기 라인형 활성영역(A)을 교차하여 가로지르고 서로 평행한 게이트 전극들이 배치된다. 이때, 상기 게이트 전극들은 소자게이트 전극(G) 및 리세스드 소자분리게이트 전극(IG)으로 구성된다. 상기 소자게이트 전극(G)은 평판형(plan type) 소자게이트 전극 또는 리세스드(recessed) 소자게이트 전극일 수 있다. 본 실시예 에서는 리세스드 소자게이트 전극을 도시하였다. 상기 리세스드 소자게이트 전극(G)은 차례로 적층된 폴리실리콘 패턴(120a) 및 텅스텐 실리사이드 패턴(125a)으로 구성될 수 있다. 또한, 상기 리세스드 소자분리게이트 전극(IG)은 차례로 적층된 폴리실리콘 패턴(120b) 및 텅스텐 실리사이드 패턴(125b)으로 구성될 수 있다.
상기 리세스드 소자분리게이트 전극(IG)의 폭(W1)은 상기 소자게이트 전극(G)의 폭(W2)과 동일하거나 또는 더 넓은 폭을 가질 수 있다. 상기 리세스드 소자분리게이트 전극(IG)에 오프 바이어스(off bias)가 인가되는 것이 바람직하다. 상기 라인형 활성영역(A)과 상기 게이트 전극들(G,IG)의 교차각(α)은 20도 내지 90도일 수 있다.
상기 리세스드 소자분리게이트 전극(IG) 하부의 상기 반도체기판 내에 소자분리게이트 채널 트렌치(110b)가 배치된다. 또한, 상기 소자게이트 전극(G)이 리세스드 소자게이트 전극일 경우, 상기 리세스드 소자게이트 전극(G) 하부의 상기 반도체기판 내에 소자게이트 채널 트렌치(110a)가 배치될 수 있다. 상기 라인형 활성영역(A)과 상기 게이트 전극들(G,IG) 사이에 콘포말한 게이트 절연막(115)이 배치될 수 있다. 상기 게이트 전극들(G,IG) 상부에 하드 마스크 패턴들(130a)이 배치될 수 있다. 상기 게이트 전극들(G,IG) 사이의 상기 라인형 활성영역(A) 내에 엘디디 소오스/드레인 영역들(135)이 배치될 수 있다. 상기 하드 마스크 패턴들(130a) 및 상기 게이트 전극들(G,IG)의 측벽들을 둘러싸는 게이트 스페이서들(140)이 배치될 수 있다. 상기 게이트 스페이서들(140)은 실리콘 질화막 또는 실리콘 산화막일 수 있다. 상기 이웃하는 게이트 스페이서들(140) 사이의 상기 라인형 활성영역(A) 내 에 고농도 소오스/드레인 영역들(145)이 배치될 수 있다.
도 9a, 도 9b 및 도 9c를 다시 참조하여 본 발명의 다른 실시예에 따른 반도체소자에 대해 설명하기로 한다.
도 9a, 도 9b 및 도 9c를 참조하면, 상기 반도체소자는 반도체기판(300) 내에 라인형 활성영역(A)을 한정하는 소자분리막(305)을 구비한다. 상기 소자분리막(305)은 트렌치소자분리(STI) 구조를 갖는 것이 바람직하다. 상기 반도체기판(300) 상부에 상기 라인형 활성영역(A)을 교차하여 가로지르고 서로 평행한 게이트 전극들이 배치된다. 이때, 상기 게이트 전극들은 소자게이트 전극(G) 및 평판형(plan type) 소자분리게이트 전극(IG)으로 구성된다. 이때, 상기 평판형(plan type) 소자분리게이트 전극(IG)의 폭(D1)이 상기 소자게이트 전극(G)의 폭(D2) 보다 넓게 배치된다. 상기 소자게이트 전극(G)은 평판형(plan type) 소자게이트 전극 또는 리세스드(recessed) 소자게이트 전극일 수 있다. 본 실시예에서는 평판형 소자게이트 전극을 도시하였다. 상기 평판형 소자게이트 전극(G)은 차례로 적층된 폴리실리콘 패턴(320a) 및 텅스텐 실리사이드 패턴(325a)으로 구성될 수 있다. 또한, 상기 평판형 소자분리게이트 전극(IG)은 차례로 적층된 폴리실리콘 패턴(320b) 및 텅스텐 실리사이드 패턴(325b)으로 구성될 수 있다.
상기 평판형 소자분리게이트 전극(IG)에 오프 바이어스(off bias)가 인가되는 것이 바람직하다. 상기 라인형 활성영역(A)과 상기 게이트 전극들(G,IG)의 교차각(γ)은 20도 내지 90도일 수 있다. 상기 소자게이트 전극(G)이 리세스드 소자게이트 전극일 경우, 상기 리세스드 소자게이트 전극 하부의 상기 반도체기판 내에 소자게이트 채널 트렌치가 배치될 수 있다. 상기 라인형 활성영역(A)과 상기 게이트 전극들(G,IG) 사이에 콘포말한 게이트 절연막(315)이 배치될 수 있다. 상기 게이트 전극들(G,IG) 상부에 하드 마스크 패턴들(330a)이 배치될 수 있다. 상기 게이트 전극들(G,IG) 사이의 상기 라인형 활성영역(A) 내에 엘디디 소오스/드레인 영역들(335)이 배치될 수 있다. 상기 하드 마스크 패턴들(330a) 및 상기 게이트 전극들(G,IG)의 측벽들을 둘러싸는 게이트 스페이서들(340)이 배치될 수 있다. 상기 게이트 스페이서들(340)은 실리콘 질화막 또는 실리콘 산화막일 수 있다. 상기 이웃하는 게이트 스페이서들(340) 사이의 상기 라인형 활성영역(A) 내에 고농도 소오스/드레인 영역들(345)이 배치될 수 있다.
전술한 바와 같이 이루어지는 본 발명은, 라인형 활성영역을 형성하고, 상기 라인형 활성영역을 가로지르면서 서로 평행한 소자분리게이트 전극 및 소자게이트 전극을 형성한다. 이때, 소자분리게이트 전극을 리세스드 소자분리게이트 전극으로 형성하여 리세스드 소자분리게이트 전극 하부의 리세스드 채널을 이용함으로써 종래기술과 비교하여 채널의 길이를 증가시킬 수 있으므로 소자분리기능에 대한 신뢰성을 향상시킬 수 있다. 또는 이와 달리, 상기 소자분리게이트 전극을 평판형 소자분리게이트 전극으로 형성하되, 상기 소자게이트 전극의 폭 보다 더 넓게 형성함으로써, 소자분리의 기능을 강화할 수 있다. 따라서, 라인형 활성영역 및 소자분리게이트를 적용하여 고집적이 가능하면서 소자 성능이 우수한 반도체소자를 구현할 수 있게 된다.

Claims (41)

  1. 반도체기판 내에 라인형 활성영역을 한정하는 소자분리막; 및
    상기 반도체기판 상부에 상기 라인형 활성영역을 교차하여 가로지르고 서로 평행한 게이트 전극들이 배치되되, 상기 게이트 전극들은 소자게이트 전극 및 리세스드 소자분리게이트 전극으로 구성되는 것을 포함하는 반도체소자.
  2. 제 1 항에 있어서,
    상기 소자게이트 전극이 평판형(plan type) 소자게이트 전극 또는 리세스드(recessed) 소자게이트 전극인 것을 특징으로 하는 반도체소자.
  3. 제 2 항에 있어서,
    상기 리세스드 소자분리게이트 전극은 상기 소자게이트 전극의 폭과 동일하거나 또는 더 넓은 폭을 가지는 것을 특징으로 하는 반도체소자.
  4. 제 1 항에 있어서,
    상기 리세스드 소자분리게이트 전극에 오프 바이어스(off bias)가 인가되는 것을 특징으로 하는 반도체소자.
  5. 제 1 항에 있어서,
    상기 라인형 활성영역과 상기 게이트 전극들의 교차각은 20도 내지 90도인 것을 특징으로 하는 반도체소자.
  6. 제 1 항에 있어서,
    상기 소자분리막은 트렌치소자분리(shallow trench isolation; STI) 구조를 갖는 것을 특징으로 하는 반도체소자.
  7. 제 1 항에 있어서,
    상기 라인형 활성영역과 상기 게이트 전극들 사이에 콘포말한 게이트 절연막이 배치되는 것을 더 포함하는 것을 특징으로 하는 반도체소자.
  8. 제 1 항에 있어서,
    상기 게이트 전극들은 차례로 적층된 폴리실리콘 패턴 및 텅스텐 실리사이드 패턴으로 구성되는 것을 특징으로 하는 반도체소자.
  9. 반도체기판 내에 라인형 활성영역을 한정하는 소자분리막; 및
    상기 반도체기판 상부에 상기 라인형 활성영역을 교차하여 가로지르고 서로 평행한 게이트 전극들이 배치되되, 상기 게이트 전극들은 소자게이트 전극 및 평판형(plan type) 소자분리게이트 전극으로 구성되고, 상기 평판형(plan type) 소자분리게이트 전극의 폭이 상기 소자게이트 전극의 폭 보다 넓게 배치되는 것을 포함하 는 반도체소자.
  10. 제 9 항에 있어서,
    상기 소자게이트 전극이 평판형(plan type) 소자게이트 전극 또는 리세스드(recessed) 소자게이트 전극인 것을 특징으로 하는 반도체소자.
  11. 제 9 항에 있어서,
    상기 평판형 소자분리게이트 전극에 오프 바이어스(off bias)가 인가되는 것을 특징으로 하는 반도체소자.
  12. 제 9 항에 있어서,
    상기 라인형 활성영역과 상기 게이트 전극들의 교차각은 20도 내지 90도인 것을 특징으로 하는 반도체소자.
  13. 제 9 항에 있어서,
    상기 소자분리막은 트렌치소자분리(STI) 구조를 갖는 것을 특징으로 하는 반도체소자.
  14. 제 9 항에 있어서,
    상기 라인형 활성영역과 상기 게이트 전극들 사이에 콘포말한 게이트 절연막 이 배치되는 것을 더 포함하는 것을 특징으로 하는 반도체소자.
  15. 제 9 항에 있어서,
    상기 게이트 전극들은 차례로 적층된 폴리실리콘 패턴 및 텅스텐 실리사이드 패턴으로 구성되는 것을 특징으로 하는 반도체소자.
  16. 반도체기판 내에 활성영역을 한정하는 소자분리막을 형성하되, 상기 활성영역은 라인형(line type) 구조를 갖도록 형성하고,
    상기 반도체기판 내에 상기 라인형 활성영역을 교차하여 가로지르고 서로 평행한 소자게이트 채널 트렌치 및 소자분리게이트 채널 트렌치를 형성하고,
    상기 소자게이트 채널 트렌치 및 상기 소자분리게이트 채널 트렌치 각각의 내부면에 콘포말한 게이트 절연막을 형성하고,
    상기 게이트 절연막을 갖는 반도체기판 상에 상기 소자게이트 채널 트렌치를 채우는 리세스드 소자게이트 전극 및 상기 소자분리게이트 채널 트렌치를 채우는 리세스드 소자분리게이트 전극을 형성하는 것을 포함하는 반도체소자 제조방법.
  17. 제 16 항에 있어서,
    상기 리세스드 소자분리게이트 전극은 상기 리세스드 소자게이트 전극의 폭과 동일하거나 또는 더 넓은 폭을 갖도록 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  18. 제 16 항에 있어서,
    상기 리세스드 소자분리게이트 전극에 오프 바이어스(off bias)를 인가하는 것을 특징으로 하는 반도체소자 제조방법.
  19. 제 16 항에 있어서,
    상기 라인형 활성영역과 상기 게이트 전극들은 20도 내지 90도로 교차되어 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  20. 제 16 항에 있어서,
    상기 소자분리막은 트렌치소자분리(STI) 구조로 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  21. 제 16 항에 있어서,
    상기 게이트 절연막은 열산화 공정에 의해 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  22. 제 16 항에 있어서,
    상기 게이트 전극들은 차례로 적층된 폴리실리콘 패턴 및 텅스텐 실리사이드 패턴으로 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  23. 반도체기판 내에 활성영역을 한정하는 소자분리막을 형성하되, 상기 활성영역은 라인형(line type) 구조를 갖도록 형성하고,
    상기 반도체기판 내에 상기 라인형 활성영역을 교차하여 가로지르는 채널 트렌치를 형성하고,
    상기 라인형 활성영역 상부면 및 상기 채널 트렌치 내부면에 콘포말한 게이트 절연막을 형성하고,
    상기 게이트 절연막을 갖는 반도체기판 상에 상기 채널 트렌치를 채우는 리세스드 소자분리게이트 전극 및 상기 리세스드 소자분리게이트 전극과 평행한 평판형 소자게이트 전극을 형성하는 것을 포함하는 반도체소자 제조방법.
  24. 제 23 항에 있어서,
    상기 리세스드 소자분리게이트 전극은 상기 평판형 소자게이트 전극의 폭과 동일하거나 또는 더 넓은 폭을 갖도록 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  25. 제 23 항에 있어서,
    상기 리세스드 소자분리게이트 전극에 오프 바이어스(off bias)를 인가하는 것을 특징으로 하는 반도체소자 제조방법.
  26. 제 23 항에 있어서,
    상기 라인형 활성영역과 상기 게이트 전극들은 20도 내지 90도로 교차되어 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  27. 제 23 항에 있어서,
    상기 소자분리막은 트렌치소자분리(STI) 구조로 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  28. 제 23 항에 있어서,
    상기 게이트 절연막은 열산화 공정에 의해 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  29. 제 23 항에 있어서,
    상기 게이트 전극들은 차례로 적층된 폴리실리콘 패턴 및 텅스텐 실리사이드 패턴으로 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  30. 반도체기판 내에 활성영역을 한정하는 소자분리막을 형성하되, 상기 활성영역은 라인형(line type) 구조를 갖도록 형성하고,
    상기 라인형 활성영역 상부면에 콘포말한 게이트 절연막을 형성하고,
    상기 게이트 절연막을 갖는 반도체기판 상에 상기 라인형 활성영역을 교차하 여 가로지르고 서로 평행한 평판형 소자게이트 전극 및 평판형 소자분리게이트 전극을 형성하되, 상기 평판형 소자분리게이트 전극이 상기 평판형 소자게이트 전극의 폭 보다 넓은 폭을 갖도록 형성되는 것을 포함하는 반도체소자 제조방법.
  31. 제 30 항에 있어서,
    상기 평판형 소자분리게이트 전극에 오프 바이어스(off bias)를 인가하는 것을 특징으로 하는 반도체소자 제조방법.
  32. 제 30 항에 있어서,
    상기 라인형 활성영역과 상기 게이트 전극들은 20도 내지 90도로 교차되어 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  33. 제 30 항에 있어서,
    상기 소자분리막은 트렌치소자분리(STI) 구조로 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  34. 제 30 항에 있어서,
    상기 게이트 절연막은 열산화 공정에 의해 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  35. 제 30 항에 있어서,
    상기 게이트 전극들은 차례로 적층된 폴리실리콘 패턴 및 텅스텐 실리사이드 패턴으로 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  36. 반도체기판 내에 활성영역을 한정하는 소자분리막을 형성하되, 상기 활성영역은 라인형(line type) 구조를 갖도록 형성하고,
    상기 반도체기판 내에 상기 라인형 활성영역을 교차하여 가로지르는 채널 트렌치를 형성하고,
    상기 라인형 활성영역 상부면 및 상기 채널 트렌치 내부면에 콘포말한 게이트 절연막을 형성하고,
    상기 게이트 절연막을 갖는 반도체기판 상에 상기 채널 트렌치를 채우는 리세스드 소자게이트 전극 및 상기 리세스드 소자게이트 전극과 평행한 평판형 소자분리게이트 전극을 형성하되, 상기 평판형 소자분리게이트 전극이 상기 리세스드 소자게이트 전극의 폭 보다 넓은 폭을 갖도록 형성되는 것을 포함하는 반도체소자 제조방법.
  37. 제 36 항에 있어서,
    상기 평판형 소자분리게이트 전극에 오프 바이어스(off bias)를 인가하는 것을 특징으로 하는 반도체소자 제조방법.
  38. 제 36 항에 있어서,
    상기 라인형 활성영역과 상기 게이트 전극들은 20도 내지 90도로 교차되어 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  39. 제 36 항에 있어서,
    상기 소자분리막은 트렌치소자분리(STI) 구조로 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  40. 제 36 항에 있어서,
    상기 게이트 절연막은 열산화 공정에 의해 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  41. 제 36 항에 있어서,
    상기 게이트 전극들은 차례로 적층된 폴리실리콘 패턴 및 텅스텐 실리사이드 패턴으로 형성되는 것을 특징으로 하는 반도체소자 제조방법.
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