CN107464815A - 半导体器件及其制造方法 - Google Patents

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Abstract

本公开涉及半导体器件及其制造方法。例如，为了提高半导体器件的可靠性，形成在存储单元区域中的控制晶体管和存储晶体管被配置为具有双栅极结构，以及形成在外围电路区域中的晶体管被配置为具有三栅极结构。例如，在存储晶体管中，由ONO膜形成的栅极绝缘膜被设置在存储栅电极与鳍的侧壁之间，并且厚于ONO膜的绝缘膜(绝缘膜/氧化物膜的多层膜与ONO膜的堆叠膜)设置在存储栅电极与鳍的顶面之间。这种配置可以减少鳍的顶端上的电场的集中，使得可以防止ONO膜的可靠性的劣化。

Description

半导体器件及其制造方法
相关申请的交叉参考
本公开引用于2016年6月3日提交的日本专利申请第2016-111505号的公开，包括说明书、附图和摘要，其全部内容以引用的方式引入本申请。
技术领域
本发明涉及一种半导体器件及其制造方法，并且可以适当地用于包括具有鳍形半导体部分的鳍式场效应晶体管的半导体器件及其制造方法。
背景技术
日本未审查专利申请公开第2006-41354号描述了具有分裂栅极结构的非易失性半导体存储器件中的存储单元，其具有形成在凸衬底上的存储栅极并且将存储栅极的侧面用作沟道。
鳍式场效应晶体管(FINFET)具有以下结构：形成鳍形半导体部分，并且栅电极被形成为横跨在该鳍形半导体部分之上，使得即使在按比例缩小的布局中，也可以使有效沟道宽度更大，并且可以得到大电流驱动能力。然而，在将ONO(氧化物-氮化物-氧化物)膜用作电荷存储膜的情况下，存在电场集中在鳍形半导体部分的尖端部分上的问题。电场的这种集中会劣化ONO膜的可靠性。
其他问题和新颖特征将从说明书和附图的描述中变得清楚。
发明内容
根据一个实施例的半导体器件具有以下配置：控制晶体管和存储晶体管均形成在具有双栅极结构的存储单元区域中，并且形成在外围电路区域中的晶体管具有三栅极结构。即，在控制晶体管中，栅极绝缘膜形成在控制栅电极与鳍的侧壁之间，并且氧化物膜和氮化物膜的多层膜(其厚于栅极绝缘膜)形成在控制栅电极与鳍的顶面之间。类似地，在存储晶体管中，在存储栅电极与鳍的侧壁之间通过ONO膜形成栅极绝缘膜，并且上述多层膜与ONO膜的堆叠膜(其厚于ONO膜)形成在存储栅电极与鳍的顶面之间。
根据一个实施例的半导体器件的制造方法首先分别在存储单元区域和外围电路区域中形成多个鳍。此时，顺序形成氧化物膜和氮化物膜的多层膜仅设置在存储单元中的鳍的顶面上。然后，氧化物膜形成在存储单元区域中的控制晶体管区域中的鳍的侧壁上，此后控制晶体管的控制栅电极被形成为横跨在鳍之上。此外，覆盖鳍的顶面和侧壁上的上述多层膜的ONO膜形成在存储单元区域的存储晶体管区域中，此后存储晶体管的存储栅电极被形成为横跨在鳍之上。同时，在外围电路区域中，氧化物膜形成在鳍的顶面和侧壁上，此后晶体管的栅电极形成为横跨在鳍之上。
根据一个实施例，可以提高半导体器件的可靠性。
附图说明
图1示出了根据一个实施例的半导体器件的主要部分的截面图。
图2示出了沿着图1中的线A、线B和线C截取的截面图。
图3示出了沿着图1中的线D截取的平面图。
图4示出了解释根据一个实施例的半导体器件的制造步骤的截面图。
图5示出了沿着图4中的线A、线B和线C截取的截面图以及沿着图4中的线D截取的平面图。
图6示出了解释半导体器件的接在图4之后的制造步骤的截面图。
图7示出了沿着图6中的线A、线B和线C截取的截面图以及沿着图6中的线D截取的平面图。
图8示出了解释半导体器件的接在图6之后的制造步骤的截面图。
图9示出了沿着图8中的线A、线B和线C截取的截面图以及沿着图8中的线D截取的平面图。
图10示出了解释半导体器件的接在图8之后的制造步骤的截面图。
图11示出了沿着图10中的线A、线B和线C截取的截面图以及沿着图10中的线D截取的平面图。
图12示出了解释半导体器件的接在图10之后的制造步骤的截面图。
图13示出了沿着图12中的线A、线B和线C截取的截面图以及沿着图12中的线D截取的平面图。
图14示出了解释半导体器件的接在图12之后的制造步骤的截面图。
图15示出了沿着图14中的线A、线B和线C截取的截面图以及沿着图14中的线D截取的平面图。
图16示出了解释半导体器件的接在图14之后的制造步骤的截面图。
图17示出了沿着图16中的线A、线B和线C截取的截面图以及沿着图16中的线D截取的平面图。
图18示出了解释半导体器件的接在图16之后的制造步骤的截面图。
图19示出了沿着图18中的线A、线B和线C截取的截面图以及沿着图18中的线D截取的平面图。
图20示出了解释半导体器件的接在图18之后的制造步骤的截面图。
图21示出了沿着图20中的线A、线B和线C截取的截面图以及沿着图20中的线D截取的平面图。
图22示出了解释半导体器件的接在图20之后的制造步骤的截面图。
图23示出了沿着图22中的线A、线B和线C截取的截面图以及沿着图22中的线D截取的平面图。
图24示出了解释半导体器件的接在图22之后的制造步骤的截面图。
图25示出了沿着图24中的线A、线B和线C截取的截面图以及沿着图24中的线D截取的平面图。
图26示出了解释半导体器件的接在图24之后的制造步骤的截面图。
图27示出了沿着图26中的线A、线B和线C截取的截面图以及沿着图26中的线D截取的平面图。
图28示出了解释半导体器件的接在图26之后的制造步骤的截面图。
图29示出了沿着图28中的线A、线B和线C截取的截面图以及沿着图28中的线D截取的平面图。
图30示出了解释半导体器件的接在图28之后的制造步骤的截面图。
图31示出了沿着图30中的线A、线B和线C截取的截面图以及沿着图30中的线D截取的平面图。
图32示出了解释半导体器件的接在图30之后的制造步骤的截面图。
图33示出了沿着图32中的线A、线B和线C截取的截面图以及沿着图32中的线D截取的平面图。
图34A示出了根据比较示例的鳍的形状的截面图，以及图34B示出了根据该实施例的鳍的形状的截面图。
图35示出了根据该实施例的第一变形例的形成在存储单元区域中的鳍的形状的截面图。
图36示出了根据该实施例的第二变形例的形成在存储单元区域中的鳍的形状的截面图。
具体实施方式
如果为了方便需要的话，以下实施例将被划分为多个部分或实施例来进行描述。然而，除非另有指定，否则它们不相互独立，而是具有关系以使一个是另一个的一部分或整体的修改示例、详细描述、补充解释等。
此外，在以下实施例中，当提到元件等的数字(包括数字、数值、量、范围等)时，元件的数字不限于具体数字，而是可以等于、大于或小于特定数字，除非特别指定，或者除非原理上该数字明显限于具体数字，或者除非其他情况。
此外，在以下实施例中，其组成元件(包括操作步骤等)不总是必要的，除非特别指定，或者除非原理上明确需要考虑，或者除非其他情况。
此外，当使用诸如“由A形成”、“通过A形成”、“包括A”和“具有A”的描述时，这种描述不用于排除其他元件，除非另有明确描述仅使用该元件，或者除非其他情况。类似地，在以下实施例中，当提到组成元件的形状、位置关系等时，应该理解为包括与该形状基本类似或近似的形状，除非明确指定，或者除非原理上明显具有不同的形状和位置关系，或者除非其他情况。这同样适用于上述数字和范围。
在用于解释以下实施例的所有附图中，原则上具有相同功能的构件具有相同的参考符号，并且省略它们的重复描述。在截面图和平面图中，每个部分的尺寸不对应于实际设备中的尺寸。为了使附图容易理解，可以以相对较大的尺寸示出特定的部分。此外，在截面图和平面图彼此对应的情况下，可以以相对较大的尺寸示出特定部分来使附图更容易理解。此外，为了易于理解附图，即使在截面图中也可以省略阴影，并且即使对于顶视平面图也可以给出阴影。
下面参照附图详细描述本实施例。
(实施例)
<半导体器件的配置>
参照图1至图3描述根据本实施例的半导体器件的配置。图1示出了根据本实施例的半导体器件的主要部分的截面图。图2示出了沿着图1中的线A、线B和线C截取的截面图。图3示出了沿着图1中的线D截取的平面图。
根据本实施例的半导体器件包括通过两个FINFET(控制晶体管和存储晶体管)以及晶体管Q1形成的分裂栅极存储单元(非易失性存储单元)，晶体管Q1是具有低击穿电压的n沟道FINFET，例如它们都安装在同一半导体芯片上。如图1至图3所示，存储单元MC布置在存储单元区域1A中，并且低击穿电压晶体管Q1布置在外围电路区域1B中。存储单元区域1A和外围电路区域1B是在沿着半导体衬底SB的主面的方向上布置的区域。
如图1至图3中的存储单元区域1A所示的，存储单元MC形成在板状鳍FA的上部中，其中板状鳍FA是半导体衬底SB的一部分并且形成在半导体衬底SB的上部中。低击穿电压晶体管Q1形成在板状鳍FB的上部中，其中板状鳍FB是半导体衬底SB的一部分并且形成在半导体衬底SB的上部中。每个鳍FA和FB都是沿着半导体衬底SB的主面的x方向延伸的半导体层的图案。每个鳍FA和FB在垂直于x方向且沿着半导体衬底SB的主面的y方向上的宽度显著小于每个鳍FA和FB在x方向上的宽度。例如，半导体衬底SB由单晶硅形成。
多个鳍FA沿y方向布置。这同样适用于鳍FB。此外，尽管未示出，但多个鳍FA也可以在存储单元区域1A中沿x方向并排布置，并且可以具有任何形状，只要每个鳍FA都是具有长度、宽度和高度的突出物即可。例如，当在平面图中看时，形状可以包括曲折的图案。此外，鳍FA的布置可以不具体限制。这同样适用于外围电路区域1B中的鳍FB的布置和晶体管Q1的布置。
凹槽DA在鳍FA之间形成在半导体衬底SB的顶面中。凹槽DB在鳍FB之间形成在半导体衬底SB的顶面中。
鳍FA的侧壁形成凹槽DA的侧壁。鳍FB的侧壁形成凹槽DB的侧壁。
如图1和图2所示，元件隔离区域是具有凹槽DA或DB的STI(浅沟槽隔离)，其内侧嵌有绝缘膜EI。然而，凹槽DA或DB不是完全嵌有绝缘膜EI。每个鳍FA或FB的一部分都在绝缘膜EI的顶面上方露出。例如，通过氧化硅膜形成绝缘膜EI。
即，鳍FA和FB是在半导体衬底SB的顶面中向上突出的半导体图案，并且例如是沿着图1中的x方向延伸的突出物。在鳍FA和FB的顶面中，与稍后描述的源极/漏极区域相比更加深地分别形成其中引入p型杂质(例如，硼(B))的p型阱PW1和PW2。
如图2和图3所示，沿y方向延伸的控制晶体管(第一晶体管)的控制栅电极CG以及沿y方向延伸的存储晶体管(第二晶体管)的存储栅电极MG直接形成在沿y方向布置的鳍FA上方，从而横跨在鳍FA之上。例如，通过多晶硅膜形成控制栅电极CG和存储栅电极MG。控制栅电极CG被绝缘膜SN3覆盖。例如，通过氮化硅膜形成绝缘膜SN3。
如图2和图3所示，控制栅电极CG经由多层膜(其具有两层结构，其中顺次形成氧化物膜PAD和绝缘膜SN1(可以称为绝缘膜SN1/氧化物膜PAD的多层膜))形成在鳍FA的顶面上，并且经由通过氧化物膜SO2形成的栅极绝缘膜GA形成在鳍FA的侧壁上。即，绝缘膜SN1/氧化物膜PAD的多层膜形成在鳍FA的顶面上，并且通过氧化物膜SO2形成的栅极绝缘膜GA设置在绝缘膜EI的顶面上方的鳍FA的侧壁上。
例如，通过氧化硅膜形成鳍FA的顶面上的氧化物膜PAD。绝缘膜SN1例如通过氮化硅膜形成，并且例如具有约5nm至大约15nm的厚度。鳍FA的侧壁上的氧化物膜SO2例如通过氧化硅膜形成，并且例如具有约5nm至约10nm的厚度。
绝缘膜SN1/氧化物膜PAD的多层膜不用作控制晶体管的栅极绝缘膜GA，因为绝缘膜SN1/氧化物膜PAD的多层膜的厚度大于氧化物膜SO2的厚度。因此，控制栅电极CG具有双栅极结构，其将鳍FA的两侧的侧壁上形成的氧化物膜SO2用作栅极绝缘膜GA。
此外，由于厚度大于氧化物膜SO2的绝缘膜SN1/氧化物膜PAD的多层膜形成在控制栅电极CG与鳍FA的顶面之间，所以可以缓和鳍FA的顶端部分上的电场的集中。
如图1和图3所示，控制栅电极CG沿x方向的一个侧壁被偏移间隔件OS和侧壁SW覆盖，并且存储栅电极MG经由ONO膜ON形成在另一侧壁上。
偏移间隔件OS例如通过氧化硅膜形成，并且侧壁SW例如通过多层膜形成，该多层膜具有三层结构，其中顺次形成氧化硅膜、氮化硅膜和氧化硅膜。ONO膜ON是多层膜，其中，从半导体衬底SB侧到控制栅电极CG侧顺次形成氧化硅膜(底部氧化物膜)X1、氮化硅膜N1和氧化硅膜(顶部氧化物膜)X2。氮化硅膜N1是陷阱(trap)绝缘膜(电荷存储膜、电荷保持膜)。可以通过存储单元MC的操作改变氮化硅膜N1的电荷存储状态来改变存储单元MC的阈值电压。
如图2和图3所示，存储栅电极MC经由绝缘膜SN1/氧化物膜PAD的多层膜形成在鳍FA的顶面上，并且经由通过ONO膜ON形成的栅极绝缘膜GB形成在鳍FA的侧壁上。即，形成有绝缘膜SN1/氧化物膜PAD的多层膜和ONO膜ON的堆叠膜被设置在鳍FA的顶面上，并且通过ONO膜ON形成的栅极绝缘膜GB被设置在绝缘膜EI的顶面之上的鳍FA的侧壁上。
ONO膜ON具有沿着鳍FA的顶面和控制栅电极CG的侧面连续形成的L形截面。存储栅电极MG通过ONO膜ON与控制栅电极CG和鳍FA绝缘。
绝缘膜SN1/氧化物膜PAD的多层膜和ONO膜ON的堆叠膜不用作存储晶体管的栅极绝缘膜GB，因为绝缘膜SN1/氧化物膜PAD的多层膜的堆叠层的厚度大于绝缘膜SN1/氧化物膜PAD的多层膜的厚度。因此，存储栅电极MG具有双栅极结构，其将形成在鳍FA的两侧的侧壁上的ONO膜ON用作栅极绝缘膜GB。
此外，由于绝缘膜SN1/氧化物膜PAD的多层膜和ONO膜ON的堆叠膜被布置在存储栅电极MG与鳍FA的顶面之间，所以可以缓解鳍FA的顶端部分上的电场的集中。
如图1和图3所示，沿x方向的存储栅电极NG的侧壁(其不与ONO膜ON接触)被偏移间隔件OS和侧壁SW覆盖。
硅化物层可以形成在控制栅电极CG的顶面上，同时去除绝缘膜SN3。此外，硅化物层可形成在存储栅电极MG的顶面上。例如，由硅化镍(NiSi)或硅化钴(CoSi)形成硅化物层。通过设置硅化物层，可以减小与控制栅电极的顶面和存储栅电极MG的顶面中的每一个都耦合的接触插塞(未示出)与控制栅电极CG或存储栅电极MG之间的接触的阻抗。
如图1所示，直接在存储单元区域1A中的鳍FA上方，一对图案(每一个图案都包括彼此相邻的控制栅电极CG和存储栅电极MG，ONO膜布置在它们之间)以沿着x方向布置图案的方式来形成。这一对图案彼此隔开。存储栅电极MG分别与形成这一对的图案的两个控制栅电极CG的相对表面相邻。
一对源极/漏极区域形成在沿x方向的图案的两侧上的鳍FA的顶面中。每个源极/漏极区域都包括其中引入n型杂质(例如，磷(P)或砷(As))的两个n型半导体区域，即延伸区域EX和扩散层DF。延伸区域EX是n型杂质的浓度低于扩散层DF的n型杂质浓度的区域。在该示例中，扩散层DF被形成为深于延伸区域EX。此外，与相邻的扩散层DF相比，延伸区域EX被布置在更接近直接位于每个控制栅电极CG和存储栅电极MG下方的鳍FA的顶面的位置处。以这种方式，源极/漏极区域具有LDD(轻掺杂漏极)结构，其包括具有较低杂质浓度的延伸区域EP以及具有较高杂质浓度的扩散层DF。
控制栅电极CG以及在控制栅电极CG的两侧上的鳍FA的顶面中形成的一对源极/漏极区域包括具有MISFET(金属绝缘体半导体场效应晶体管)结构的控制晶体管。此外，存储栅电极MG以及在存储栅电极MG的两侧上的鳍FA的顶面中形成的一对源极/漏极区域包括具有MISFET结构的存储晶体管。一个存储单元MC包括相互共享源极/漏极区域的控制晶体管和存储晶体管。即，存储单元MC包括控制栅电极CG、存储栅电极MG、ONO膜ON、控制栅电极CG附近的漏极区域以及存储栅电极MG附近的源极区域。
存储单元MC形成在一个鳍FA上。两个存储单元MC共享源极区域。直接位于控制栅电极CG和存储栅电极MG的每一个下方的鳍FA的顶面包括沟道区域，其中在存储单元MC的操作期间形成沟道。该沟道是鳍形沟道。存储单元MC是电可重写非易失性存储器，其允许写入操作和擦除操作。
此外，在外围电路区域1B中，如图1和图2所示，沿y方向延伸的栅电极EG直接形成在沿y方向布置的鳍FB上方，以横跨在这些鳍FB之上。栅电极EG经由通过氧化物膜SO2形成的栅极绝缘膜GI布置在鳍FB的顶面和侧壁上。即，由氧化物膜SO2形成的栅极绝缘膜GI覆盖从绝缘膜EI露出的鳍FB的顶面和侧壁。因此，栅电极EG具有三栅极结构，其将形成在鳍FB的顶面以及两侧的侧壁上的氧化物膜SO2用作栅极绝缘膜GI。
氧化物膜SO2例如通过氧化硅膜形成，并且栅电极EG例如通过多晶硅膜形成。
如图1和图2所示，栅电极EG被绝缘膜SN3覆盖，并且x方向上的两侧上的栅电极EG的每个侧面都被偏移间隔件OS和侧壁SW覆盖。
硅化物层可以形成在栅电极EG的顶面上，同时去除绝缘膜SN3。通过设置硅化物层，可以减小耦合至栅电极EG的顶面的接触插塞(未示出)与栅电极EG之间的接触的阻抗。
直接在外围电路区域1B中的鳍FB的上方，形成沿x方向布置的一对栅电极EG。这一对栅电极EG彼此隔开。
一对源极/漏极区域形成在x方向上的栅电极EG的两侧上的鳍FB的顶面中。与存储单元区域1A中的源极/漏极区域相同，每个源极/漏极区域都通过其中引入n型杂质(例如，磷(P)或砷(As))的两个n型半导体区域形成，即延伸区域EX和扩散层DF。存储单元区域1A中的源极/漏极区域的杂质浓度高于外围电路区域1B中的源极/漏极区域的杂质浓度。
栅电极EG以及形成在栅电极EG的两侧上的鳍FB的顶面中的一对源极/漏极区域包括具有MISFET结构的低击穿电压晶体管(第三晶体管)Q1。
两个晶体管Q1形成在一个鳍FB上。直接位于栅电极EG下方的鳍FB的顶面包括沟道区域，其中在晶体管Q1的操作期间形成沟道。该沟道是鳍形沟道。两个晶体管Q1彼此共享每个晶体管Q1的一对源极/漏极区域。
在本实施例中，形成在鳍FA的上部中的控制晶体管和存储晶体管以及形成在鳍FB的上部中的晶体管Q1均具有鳍FA或FB的一部分作为沟道区域，被称为FINFET。与包括外围电路的低击穿电压晶体管Q1相比，包括存储单元MC的控制晶体管和存储晶体管是在更高电压下被驱动的晶体管，因此要求与晶体管Q1相比具有高击穿电压能力。
此外，作为存储单元区域1A与外围电路区域1B之间的边界的边界区域1C是元件隔离区域，其中，如图1所示在绝缘膜EI上形成伪晶体管Q2。伪晶体管Q2包括伪栅电极DG以及覆盖伪栅电极DG的顶面的绝缘膜SN3。此外，伪栅电极DG的两侧上的每个侧面都被偏移间隔件OS和侧壁SW覆盖。
通过在边界区域1C中形成伪栅电极DG，可以改善覆盖存储单元区域1A和外围电路区域1B的层间绝缘膜的平坦度。
存储单元区域1A中的存储单元MC、外围电路区域1B中的晶体管Q1以及边界区域1C中的伪晶体管Q2被层间绝缘膜覆盖，尽管这没有示出。例如，通过氧化硅膜形成层间绝缘膜。薄绝缘膜形成在层间绝缘膜与存储单元MC、晶体管Q1和伪晶体管Q2之间，并且例如通过氮化硅膜形成。层间绝缘膜的顶面近似在同一平面中被平坦化。
例如，形成延伸穿过层间绝缘膜的多个接触插塞，并且多个接触插塞电耦合至控制栅电极CG、存储栅电极MG、栅电极EG以及每个源极/漏极区域。此外，在接触插塞上形成布线。
根据本实施例的半导体器件的主要特征在于：如前所述，形成在存储单元区域1A中的控制晶体管和存储晶体管具有双栅极结构，并且形成在外围电路区域1B中的晶体管Q1具有三栅极结构。
换句话说，在控制晶体管中，由氧化物膜SO2形成的栅极绝缘膜GA被布置在控制栅电极CG与鳍FA的侧壁之间，并且比氧化物薄SO2更厚的绝缘膜(绝缘膜SN1/氧化物膜PAD的多层膜)被布置在控制栅电极CG与鳍FA的顶面之间。由于这种配置，可以缓解鳍FA的顶端部分上的电场的集中。类似地，在存储晶体管中，由ONO膜ON形成的栅极绝缘膜GB被布置在存储栅电极MG与鳍FA的侧壁之间，并且比ONO膜ON更厚的绝缘膜(绝缘膜SN1/氧化物膜PAD的多层膜与ONO膜ON的堆叠膜)被布置在存储栅电极MG与鳍FA的顶面之间。由于这种配置，可以缓解鳍FA的顶端部分上的电场的集中，使得可以防止ONO膜ON的可靠性的劣化。
同时，在晶体管Q1中，由氧化物膜SO2形成的栅极绝缘膜G1被布置在栅电极EG与鳍FB的顶面和侧壁之间。因此，不会发生晶体管Q1的驱动特性的劣化。
<半导体器件的制造方法>
参照图4至图33，按照步骤的顺序描述根据本实施例的半导体器件的制造方法。图4至图33示出了描述根据本实施例的半导体器件的制造步骤的截面图和平面图。在图4至图33中，1A表示存储单元区域，1B表示外围电路区域，以及1C表示位于存储单元区域和外围电路区域之间的边界区域。尽管在外围电路区域中形成诸如FINFET、电容器元件和电阻器元件的各种半导体元件，但是在该示例中仅示出了n沟道FINFET。
首先，参照图4和图5，准备半导体衬底SB，并且例如通过热氧化在半导体衬底SB的顶面上形成氧化物膜PAD。例如，氧化物膜PAD是氧化硅膜PAD。然后，例如通过CVD(化学气相沉积)在氧化物膜PAD上形成绝缘膜SN1。绝缘膜SN1例如通过氮化硅膜形成，并且例如具有约5nm至约15nm的厚度。然后，例如通过CVD在绝缘膜SN1上形成氧化物膜SO1。氧化物膜SO1例如通过氧化硅膜形成，并且例如具有约5nm至约10nm的厚度。
随后，参照图6和图7，形成在外围电路区域1B中开放的光刻胶图案RP1。然后，通过将光刻胶图案PR1用作掩模的干蚀刻去除外围电路区域PR1中的氧化物膜SO1。
随后，参照图8和图9，在去除光刻胶图案RP1之后，例如通过CVD在半导体衬底SB的顶面上形成绝缘膜SN2。绝缘膜SN2例如通过氮化硅膜形成，并且例如具有约75nm至约85nm的厚度。
在该阶段，具有三层结构的多层膜(其中顺次形成绝缘膜SN1、氧化物膜SO1和绝缘膜SN2，其可以称为绝缘膜SN2/氧化物膜SO1/绝缘膜SN1的多层膜)存在于存储单元区域1A中的氧化物膜PAD上，并且具有两层结构的多层膜(其中顺次形成绝缘膜SN1和绝缘膜SN2，其可以被称为绝缘膜SN2/绝缘膜SN1的多层膜)存在于外围电路区域1B中的氧化物膜PAD上。以外围电路区域1B中形成的绝缘膜SN2/绝缘膜SN1的多层膜的厚度与当在半导体衬底SB中形成STI的凹槽部分时要求的绝缘膜的厚度相同的这种方式来调整绝缘膜SN1和SN2的每一个的厚度。
随后，下层材料LM形成在绝缘膜SN2上，此后在下层材料LM上形成光刻胶图案RP2，该光刻胶图案RP2在将要形成STI的凹槽部分的区域中开放。在存储单元区域1A与外围电路区域1B之间的边界区域1C中，氧化物膜SO1的端部部分位于光刻胶图案RP2的开口中。这防止会在稍后执行的去除绝缘膜SN1和SN2的步骤中引起的粒子发射。
随后，参照图10和图11，通过将光刻胶图案RP2用作掩模的干蚀刻处理下层材料LM。然后，去除光刻胶图案RP2，此后通过将图案化的下层材料LM用作掩模来执行干蚀刻，使得绝缘膜SN2、氧化物膜SO1、绝缘膜SN1和氧化物膜PAD被处理，并且进一步处理半导体衬底SB的顶面的部分。然后，去除下层材料LM。
因此，由半导体衬底SB的一部分形成的鳍FA(其包括半导体衬底SB的顶面并且从半导体衬底SB的顶面向上突出)以及鳍FA周围的凹槽DA形成在存储单元区域1A中。类似地，由半导体衬底SB的一部分形成的鳍FB(其包括半导体衬底SB的顶面并且从半导体衬底SB的顶面向上突出)以及鳍FB周围的凹槽DB形成在外围电路区域1B中。
随后，参照图12和图13，例如通过CVD，在半导体衬底SB的顶面上形成将要嵌入到凹槽DA和DB中的绝缘膜EI。例如，通过TEOS(原硅酸四乙酯；Si(OC2H5)4)膜形成绝缘膜EI。此后，例如通过CMP(化学机械抛光)来抛光绝缘膜EI的顶面，直到露出绝缘膜SN2的顶面为止，使得绝缘膜EI被嵌入到凹槽DA和DB中。通过嵌入在凹槽DA和DB中的绝缘膜EI形成作为元件隔离区域的STI。
随后，参照图14和图15，在存储单元区域1A中去除绝缘膜SN2，并且在外围电路区域1B中去除绝缘膜SN1和SN2。当在外围电路区域1B中去除绝缘膜SN1和SN2时，绝缘膜SN1保留在存储单元区域1A中，因为氧化物膜SO1用作停止器。
随后，去除存储单元区域1A中的氧化物膜SO1，并且去除外围电路区域1B中的氧化物膜PAD。此后，在外围电路区域1B中的半导体衬底SB的露出表面上形成牺牲氧化物膜SA1。然后，在存储单元区域1A中，经由绝缘膜SN1和氧化物膜PAD注入p型杂质的离子，以形成p型阱区域PW1。此外，在外围电路区域1B中，经由牺牲氧化物膜SA1注入n型杂质或p型杂质的离子，以形成N型阱区域(未示出)或P型阱区域PW2。适当地调整离子注入中的注入能量、剂量等。
随后，参照图16和图17，嵌入到凹槽DA或DB中的绝缘膜EI的顶面被回蚀降低，使得露出鳍FA和FB的每一个的侧壁。这种回蚀可以使用干蚀刻和湿蚀刻中的任何一种。通过这种回蚀，去除外围电路区域1B中的牺牲氧化物膜SA1，并且露出鳍FB的顶面和侧壁。
可以彼此独立地在存储单元区域1A和外围电路区域1B中执行用于绝缘膜EI的顶面的上述回蚀。在这种情况下，在区域1A和1B的一个区域中执行蚀刻，而另一区域被光刻胶图案覆盖。以这种方式，鳍FA从绝缘膜EI露出的部分的厚度可以不同于鳍FB从绝缘膜EI露出的部分的厚度。
因此，在存储单元区域1A中，露出形成在鳍FA的顶面和鳍FA的侧壁上的绝缘膜SN1/氧化物膜PAD的多层膜。同时，在外围电路区域1B中露出鳍FB的顶面和侧壁。
随后，参照图18和图19，氧化物膜SO2形成在存储单元区域1A中的鳍FA的露出侧壁上以及外围电路区域1B中露出的鳍FB的顶面和侧壁上。氧化物膜SO2例如可以通过热氧化形成，例如由氧化硅膜形成，并且例如具有约5nm至约10nm的厚度。
随后，例如通过CVD在半导体衬底SB的顶面上形成导体膜SL1，此后例如通过CMP抛光导体膜SL1的顶面来使其平坦化。例如，通过多晶硅膜形成导体膜SL1。然后，例如通过CVD在导体膜SL1上形成绝缘膜SN3。例如，通过氮化硅膜形成绝缘膜SN3。
随后，参照图20和图21，形成光刻胶图案(未示出)以覆盖外围电路区域1B并露出存储单元区域1A的一部分和边界区域1C的一部分。然后，执行将光刻胶图案用作掩模的干蚀刻，以处理存储单元区域1A的一部分和边界区域1C的一部分中的绝缘膜SN3和导体膜SL1，并且去除露出的氧化物膜SO2。
通过该步骤，在存储单元区域1A中，得到由导体膜SL1形成的控制晶体管的控制栅电极CG，并且得到由鳍FA的侧壁上的氧化物膜SO2形成的控制晶体管的栅极绝缘膜GA。此后，去除光刻胶图案。
控制栅电极CG被布置为沿y方向延伸并且横跨在多个鳍FA之上。然而，在控制栅电极CG与鳍FA的顶面之间存在绝缘膜SN1/氧化物膜PAD的多层膜，并且该多层膜不用作控制晶体管的栅极绝缘膜GA。因此，控制栅电极CG具有双栅极结构，其将形成在鳍FA的两侧的侧壁上的氧化物膜SO2用作栅极绝缘膜GA。
此外，由于绝缘膜SN1/氧化物膜PAD的多层膜(其厚度大于形成在控制栅电极CG与鳍FA的侧壁之间的氧化物膜SO2的厚度)形成在控制栅电极CG与鳍FA的顶面之间，所以可以缓解鳍FA的顶端部分上的电场的集中。
在存储单元区域1A中，在除形成控制栅电极CG的部分之外的区域中露出绝缘膜SN1/氧化物膜PAD的多层膜的顶面以及鳍FA的顶面上的绝缘膜EI。此外，通过上述蚀刻，去除形成在鳍FA的侧壁上的氧化物膜SO2，从而露出鳍FA的侧壁。
随后，尽管未示出，但在鳍FA的露出表面上形成牺牲氧化物膜。此后，用于调整存储晶体管的阈值的杂质的离子被注入到鳍FA中。
随后，参照图22和图23，执行例如使用氢氟酸水溶液的清洁，以去除上述牺牲氧化物膜，此后例如通过热氧化来氧化鳍FA的露出侧壁以及控制栅电极CG的露出侧壁。通过该步骤，形成覆盖鳍FA的侧壁和控制栅电极CG的侧壁的氧化硅膜X1。在鳍FA的顶面上形成绝缘膜SN1以及在控制栅电极CG上形成绝缘膜SN3的同时，还通过上述热氧化来氧化绝缘膜SN1和SN3的露出表面，使得氧化硅膜X1形成在绝缘膜SN1和SN3的露出表面上。然而，形成在绝缘膜SN1和SN3的露出表面上的氧化硅膜X1的厚度薄于形成在鳍FA的侧壁上的氧化硅膜X1的厚度。
随后，例如通过CVD，氮化硅膜N1形成在半导体衬底SB的顶面上。氮化硅膜N1用作用于在稍后形成的存储单元中存储电荷的陷阱绝缘膜。尽管在这里描述氮化硅膜N1被形成为电荷存储膜，但用于电荷存储膜的材料不限于氮化硅膜。例如，可以形成硅酸铪(HfSiO)的绝缘膜。然后，例如通过CVD，在氮化硅膜N1上形成氧化硅膜X2。
形成在半导体衬底SB的顶面上的具有三层结构的多层膜(其中顺次形成氧化硅膜X1、氮化硅膜N1和氧化硅膜X2，其可以被称为氧化硅膜X2/氮化硅膜N1/氧化硅膜X1的多层膜)包括ONO膜ON。与控制栅电极CG的侧面接触的ONO膜ON包括从控制栅电极CG侧沿x方向按顺序形成的氧化硅膜X1、氮化硅膜N1和氧化硅膜X2。ONO膜ON的作为最上面的层的顶部氧化物膜不限于氧化硅膜，而是例如可以是氧化铝(Al2O3)膜。
随后，参照图24和图25，在ONO膜ON上形成导体膜SL2。例如，通过多晶硅膜形成导体膜SL2。导体膜SL2的厚度等于或大于控制栅电极CG的多层膜以及控制栅电极CG上的绝缘膜SN3的厚度。
随后，通过各向异性干蚀刻处理导体膜SL2以形成存储晶体管的存储栅电极MG，其分别经由ONO膜ON通过控制栅电极CG的两侧上的导体膜SL2形成。
随后，通过将光刻胶图案用作掩模的各向同性蚀刻去除与控制栅电极CG的一个侧面相邻的存储栅电极MG。因此，与控制栅电极CG的另一侧面相邻的存储栅电极MG保留。此后，去除光刻胶图案。然后，去除从存储栅电极MG露出的ONO膜ON。
即，ONO膜ON仅保留在存储栅电极MG与鳍FA之间以及存储栅电极MG与控制栅电极CG之间。因此，在存储单元区域1A中，在从控制栅电极CG和存储栅电极MG露出的区域中露出鳍FA的顶面、鳍FA的侧壁和绝缘膜EI的顶面上的绝缘膜SN1/氧化物膜PAD的多层膜。
此外，沿着鳍FA的顶面(即沿着半导体衬底SB延伸以及沿着控制栅电极CG的侧面)延伸的ONO膜ON被连续形成，并且形成L形截面。经由ONO膜ON在鳍FA上形成一对图案，每个图案都具有控制栅电极CG和与控制栅电极CG相邻的存储栅电极MG。一对图案中的控制栅电极CG在一对图案的存储栅电极MG之间彼此相对。
存储栅电极MG被布置为沿y方向延伸并且横跨在多个鳍FA之上。尽管绝缘膜SN1/氧化物层PAD的多层膜被设置在存储栅电极MG与鳍FA的顶面之间，但该多层不用作存储晶体管的栅极绝缘膜GB。因此，存储栅电极MG具有双栅极结构，其使用形成在鳍FA的两侧的侧壁上的ONO膜作为栅极绝缘膜GB。
此外，绝缘膜SN1/氧化物膜PAD的多层膜与ONO膜ON的堆叠膜(其厚度大于形成在存储栅电极MG和鳍FA的侧壁之间的ONO膜ON的厚度)形成在存储栅电极MG与鳍FA的顶面之间。因此，可以缓解鳍FA的顶端部分上的电场的集中。
随后，参照图26和图27，光刻胶图案(未示出)被形成为覆盖存储单元区域1A并露出外围电路区域1B的一部分和边界区域1C的一部分。然后，通过将光刻胶图案用作掩模的干蚀刻，处理外围电路区域1B的该部分和边界区域1C的该部分中的绝缘膜SN3，之后处理导体膜SL1。
通过该步骤，在外围电路区域1B中，得到由导体膜SL1形成的晶体管的栅电极EG，并且得到由形成在鳍FB的顶面和侧壁上的氧化物膜SO2形成的晶体管的栅极绝缘膜GI。类似地，在边界区域1C中得到由导体膜SL1形成的伪栅电极DG。此后，去除光刻胶图案。
在外围电路区域1B中，栅电极EG被布置为横跨在鳍FB之上。然而，不同于上述控制栅电极CG和存储栅电极MG，由氧化物膜SO2形成的栅极绝缘膜GI设置在栅电极EG与鳍FB的顶面和侧壁之间。因此，栅电极EG具有三栅极结构，其将形成在鳍FB的顶面和两侧的侧壁上的绝缘膜SO2用作栅极绝缘膜GI。
在外围电路区域1B中的鳍FB的顶面上，一对多层膜(每一个都由栅电极EG和栅电极EG上的绝缘膜SN3形成)被直接设置在鳍FB之上，设置方式为这些多层膜沿着x方向布置。在除了形成栅电极EG的部分之外的区域中露出鳍FB的顶面和侧壁。
在边界区域1C中，设置伪栅电极DG和伪栅电极DG上的绝缘膜SN3的多层膜。由于该多层膜，例如可以提高稍后形成的层间绝缘膜的平坦度。
随后，如图28和图29所示，例如通过CVD，在半导体衬底SB的顶面上形成偏移间隔件OS。然后，通过在存储单元区域1A中将绝缘膜SN3、控制栅电极CG、存储栅电极MG和ONO膜ON用作掩模以及通过在外围电路区域1A中将绝缘膜SN3和栅电极EG用作掩模，将n型杂质(例如，磷(P)或砷(As))的离子注入到鳍FA和FB的顶面中。
通过该离子注入，形成具有相对较低杂质浓度的作为n型半导体区域的多个延伸区域EX。存储单元区域1A中的延伸区域EX形成在鳍FA的顶面中，临近具有控制栅电极CG和经由ONO膜ON与控制栅电极CG相邻的存储栅电极MG的图案。此外，外围电路区域1B中的延伸区域EX形成在临近栅电极EG的鳍FB的顶面中。在该步骤中，根据需要，可以针对鳍FA和FB执行p型杂质(例如，硼(B))的离子作为晕环注入。
随后，参照图30和图31，例如通过CVD在半导体衬底SB的主面上顺次形成例如氧化硅膜、氮化硅膜和氧化硅膜，并且通过各向异性干蚀刻对它们进行处理。通过该步骤，例如经由偏移间隔件OS，侧壁SW形成在存储单元区域1A中的控制栅电极CG的侧面和存储栅电极MG的侧面上、外围电路区域1B中的栅电极EG的两侧的侧面上以及边界区域1C中的伪栅电极DG的两侧的侧面上。
然后，去除从侧壁SW露出的偏移间隔件OS。此外，去除鳍FA的顶面中露出的绝缘膜SN1/氧化物膜PAD的多层膜。
然后，通过在存储单元区域1A中将绝缘膜SN3、控制栅电极CG、存储栅电极MG、ONO膜ON和侧壁SW用作掩模以及通过在外围电路区域1B中将绝缘膜SN3、栅电极EG和侧壁SW用作掩模，将n型杂质(例如，磷(P)或砷(As))的离子注入到鳍FA和FB的顶面中。
通过该离子注入，形成具有相对较高杂质浓度的作为n型半导体区域的多个扩散层DF。存储单元区域1A中的扩散层DF形成在鳍FA的顶面中，临近具有控制栅电极CG和经由ONO膜ON与控制栅电极CG相邻的存储栅电极MG的图案。此外，外围电路区域1B中的扩散层DF形成在临近栅电极EG的鳍FB的顶面中。
与接触扩散层DF的延伸区域EX相比，扩散层DF被布置在沿x方向更远离控制栅电极CG、存储栅电极MG或栅电极EG的位置处。扩散层DF形成在比延伸区域EX更深的层级处，并且比延伸区域EX具有更高的n型杂质的浓度。相互接触的延伸区域EX和扩散层DF包括晶体管的源极/漏极区域。此后，根据需要执行热处理以激活延伸区域EX和扩散层DF中的杂质。
这里描述了通过同一步骤形成存储单元区域1A和外围电路区域1B中的源极/漏极区域。然而，在存储单元与形成在外围电源区域1B中的晶体管相比具有较大击穿电压的存储单元区域1A中，考虑源极/漏极区域的杂质浓度被设置为大于外围电路区域1B中的源极/漏极区域的杂质浓度。因此，可以相互独立地执行在存储单元区域1A中形成延伸区域EX和扩散层DF的步骤以及在外围电路区域1B中形成延伸区域EX和扩散层DF的步骤。
随后，参照图32和图33，在半导体衬底SB的主面上形成层间绝缘膜IL。例如通过氧化硅膜形成层间绝缘膜IL。尽管未示出，但作为层间绝缘膜IL的下部层，形成例如氮化硅膜的薄绝缘膜。
随后，在层间绝缘膜IL的期望部分处形成接触孔CN，之后在接触孔CN内形成接触插塞PL。例如，接触插塞PL具有相对较薄的阻挡膜以及形成为被阻挡膜包围的相对较厚的导体膜。阻挡膜例如通过钛(Ti)膜或氮化钛(TiN)膜形成，并且导体膜例如通过钨(W)膜或铝(Al)膜形成。
此后，例如主要由铜(Cu)或铝(Al)形成的布线M1的第一层形成在层间绝缘膜IL上，并且进一步形成布线的上层，使得近似完成半导体器件。
<<半导体器件的特征和有利效果>>
如上所述，根据本实施例的半导体器件的主要特征在于：配置形成在存储单元区域1A中的控制晶体管和存储晶体管以具有双栅极结构，以及配置形成在外围电路区域1B中的晶体管以具有三栅极结构。
通过该特征，可以减小鳍FA的顶端部分上的电场的集中，尤其可以防止ONO膜ON的可靠性的劣化。
此外，除了上述有利效果之外，可以如下所述得到可抑制存储单元的操作特性的变化的另一有利效果。
参照图34A和图34B描述根据本实施例的半导体器件的另一有利效果，图34A和图34B中的一个示出了比较示例。图34A示出了根据比较示例的鳍的形状的截面图，以及图34B示出了根据本实施例的鳍的形状的截面图。
如图34A所示，在根据比较示例的半导体器件中，例如本实施例中形成的绝缘膜SN1/氧化物膜PAD的多层膜没有形成在存储单元区域中的鳍FC的顶面上。因此，紧接在形成鳍FC之后(紧接在参照图16和图17描述的步骤之后)，露出鳍FC的顶面及其侧壁。此外，紧接在形成控制栅电极之后(接近在参照图20和图21描述的步骤之后)，露出形成存储栅电极的鳍FC的顶面和侧壁。
因此，在处理控制栅电极等的清洁、热氧化、蚀刻的步骤中，鳍FC的顶面和侧壁可以容易地被工艺变化所影响，使得鳍FC的顶端部分可以容易地被圆化。此外，由于尺寸变化，可能在多个鳍FC中不能得到期望形状。因此，会发生存储单元的操作特性的变化。
同时，在根据本实施例的半导体器件中，如图34B所示，在存储单元区域中形成的鳍FA的顶面上形成绝缘膜IS，例如绝缘膜SN1/氧化物膜PAD的多层膜。因此，被处理控制栅电极等的清洁、热氧化和蚀刻的步骤中的工艺变化所影响的仅仅是鳍FA的侧壁。因此，几乎不发生鳍FA的顶端部分的形状的变化，并且可以抑制存储单元的操作特性的变化。
<<变形例>>
在前述存储单元区域中，控制晶体管和存储晶体管均被配置为具有双栅极结构，其中在鳍FA的顶面上形成绝缘膜SN1/氧化物膜PAD的多层膜以减小鳍FA的顶端部分上电场的集中。然而，形成在鳍FA的顶面上的绝缘膜不限于绝缘膜SN1/氧化物膜PAD的多层膜。下文描述了本实施例的变形例。
1.第一变形例
参照图35描述本实施例的第一变形例。图35示出了沿着图1中的线A和线B截取的截面图，均示出了存储单元区域中形成的鳍的形状。
在控制晶体管中，如图35所示，在鳍FA的顶面上形成绝缘膜SN1/氧化物膜PAD的多层膜，并且在鳍FA的侧壁上形成氧化物膜SO2。
由于绝缘膜SN1/氧化物膜PAD的多层膜的厚度大于氧化物膜SO2的厚度，所以形成在鳍FA的顶面上的绝缘膜SN1/氧化物膜PAD的多层膜不用作控制晶体管的栅极绝缘膜GA。因此，控制栅电极具有双栅极结构，其将形成在鳍FA的两侧的侧壁上的氧化物膜SO2用作栅极绝缘膜GA。
同时，在存储晶体管中，在鳍FA的顶面上形成具有四层结构的多层膜(其中顺次形成氧化物膜PAD、氧化硅膜X3、氮化硅膜N1和氧化硅膜X2，其可以称为氧化硅膜X2/氮化硅膜N1/氧化硅膜X3/氧化物膜PAD的多层膜)，并且在鳍FA的侧壁上形成具有三层结构的ONO膜ON(其中顺次形成氧化硅膜X1、氮化硅膜N1和氧化硅膜X2)。
由于氧化硅膜X3的厚度大于形成ONO膜ON的氧化硅膜X2的厚度，所以形成在鳍FA的顶面上的多层膜不用作存储晶体管的栅极绝缘膜GB。因此，存储栅电极被配置为具有双栅极结构，其将形成在鳍FA的两侧的侧壁上的ONO膜ON用作栅极绝缘膜GB。
例如，可以通过下面描述的制造方法来在形成存储晶体管的鳍FA的顶面上形成氧化硅膜X2/氮化硅膜N1/氧化硅膜X3/氧化物膜PAD的多层膜。
在参照图20和图21描述的步骤之后，例如通过热氧化来氧化鳍FA的露出侧壁。通过该步骤，形成覆盖鳍FA的侧壁的氧化硅膜X1。
此时，绝缘膜SN1已经形成在形成存储晶体管的鳍FA的顶面上。该绝缘膜SN1的厚度预先进行调整，使其完全被上述热氧化所氧化以形成厚于氧化硅膜X1的氧化硅膜X3。因此，在形成存储晶体管的鳍FA的顶面上形成其中顺次形成氧化物膜PAD、通过整体氧化绝缘膜SN1得到的氧化硅膜X3、氮化硅膜N1和氧化硅膜X2的多层膜。
同时，如上所述，在存储栅电极MG与鳍FA的侧壁之间设置其中顺次形成氧化硅膜X1、氮化硅膜N1和氧化硅膜X2的ONO膜ON。
2.第二变形例
参照图36描述本实施例的第二变形例。图36示出了沿着图1中的线A和线B截取的截面图，它们均示出了形成在存储单元区域中的鳍的形状。
在控制晶体管中，如图36所示，在鳍FA的顶面上形成具有由氧化物膜PAD和氧化硅膜X4形成的两层结构的多层膜(其可以称为氧化硅膜X4/氧化物膜PAD的多层膜)，并且在鳍FA的侧壁上形成氧化物膜SO2。
由于氧化硅膜X4/氧化物膜PAD的多层膜的厚度大于氧化物膜SO2的厚度，所以形成在鳍FA的顶面上的氧化硅膜X4/氧化物膜PAD的多层膜不用作控制晶体管的栅极绝缘膜GA。因此，控制栅电极具有双栅极结构，其将形成在鳍FA的两侧的侧壁上的氧化物膜SO2用作栅极绝缘膜GA。
同时，在存储晶体管中，在鳍FA的顶面上设置具有四层结构的多层膜(其中顺次形成氧化物膜PAD、氧化硅膜X4、氮化硅膜N1和氧化硅膜X2，其可以称为氧化硅膜X2/氮化硅膜N1/氧化硅膜X4/氧化物膜PAD的多层膜)，并且在鳍FA的侧壁上设置具有三层结构的ONO膜ON(其中顺次形成氧化硅膜X1、氮化硅膜N1和氧化硅膜X2)。
由于氧化硅膜X4的厚度大于形成ONO膜ON的氧化硅膜X1的厚度，所以设置在鳍FA的顶面上的多层膜不用作存储晶体管的栅极绝缘膜GB。因此，存储栅电极具有双栅极结构，其将形成在鳍FA的两侧的侧壁上的ONO膜ON用作栅极绝缘膜GB。
例如，形成控制晶体管的鳍FA的顶面上的氧化硅膜X4/氧化物膜PAD的多层膜以及形成存储晶体管的鳍FA上的氧化硅膜X2/氮化硅膜N1/氧化硅膜X4/氧化物膜PAD的多层膜可以通过下面描述的制造方法来形成。
在参照图16和图17描述的步骤之后，例如通过热氧化在鳍FA的露出侧壁上形成氧化物膜SO2。
此时，绝缘膜SN1已经形成在鳍FA的顶面上。预先调整该绝缘膜SN1的厚度，使其完全被上述热氧化所氧化以形成厚于氧化物膜SO2的氧化硅膜X4。通过该步骤，氧化硅膜X4形成在鳍FA的顶面上，以及氧化物膜SO2形成在鳍FA的侧壁上。
此后，以与参照图22和图23描述的近似相同的方式，设置具有三层结构的多层膜，其中顺次形成氧化硅膜X1、氮化硅膜N1和氧化硅膜X2。
在上面的描述中，已经通过实施例具体描述了本申请的发明人做出的发明。然而，本发明不限于前述实施例，而是在不背离其精神的范围内以各种方式进行变化。

Claims (16)

1.一种半导体器件，包括：
半导体衬底，具有第一区域和第二区域；
多个第一突出物，形成在所述第一区域中，被第一元件隔离部分环绕，并且由所述半导体衬底从所述第一元件隔离部分的顶面突出的部分形成；
多个第二突出物，形成在所述第二区域中，被第二元件隔离部分环绕，并且由所述半导体衬底从所述第二元件隔离部分的顶面突出的部分形成；
第一晶体管和第二晶体管，形成在所述第一突出物之上，在所述第一突出物延伸的方向上彼此相邻；以及
第三晶体管，形成在所述第二突出物之上，
其中所述第一晶体管包括：
第一绝缘膜，形成在所述第一突出物的顶面上且具有第一厚度，
第二绝缘膜，形成在所述第一突出物的侧壁上并具有薄于所述第一厚度的第二厚度，和
第一栅电极，分别经由所述第一绝缘膜和所述第二绝缘膜形成在所述第一突出物的顶面和侧壁之上，
其中所述第二晶体管包括：
第三绝缘膜，形成在所述第一突出物的顶面上且具有第三厚度，
第四绝缘膜，形成在第三突出物的侧壁上且具有薄于所述第三厚度的第四厚度，和
第二栅电极，分别经由所述第三绝缘膜和所述第四绝缘膜形成在所述第一突出物的顶面和侧壁之上，并且
其中所述第三晶体管包括：
第五绝缘膜，形成在所述第二突出物的顶面上并具有第五厚度；和
第三栅电极，经由所述第五绝缘膜形成在所述第二突出物的顶面和侧壁之上。
2.根据权利要求1所述的半导体器件，
其中由在所述第一突出物的顶面之上顺次形成第一氧化硅膜和第一氮化硅膜的第一多层膜形成所述第一绝缘膜，并且
其中由在所述第一突出物的顶面之上顺次形成第二氧化硅膜和第二氮化硅膜的第二多层膜以及在所述第二多层膜之上顺次形成第三氧化硅膜、第一电荷存储膜和第四氧化物膜的第三多层膜的堆叠膜形成所述第三绝缘膜。
3.根据权利要求2所述的半导体器件，
其中由第五氧化硅膜形成所述第二绝缘膜，并且
其中由所述第三多层膜形成所述第四绝缘膜。
4.根据权利要求1所述的半导体器件，
其中由在所述第一突出物的顶面之上顺次形成第六氧化硅膜和第三氮化硅膜的第四多层膜形成所述第一绝缘膜，并且
其中由在所述第一突出物的顶面之上顺次形成第七氧化硅膜、第二电荷存储膜和第八氧化硅膜的第五多层膜形成所述第三绝缘膜。
5.根据权利要求4所述的半导体器件，
其中由第九氧化硅膜形成所述第二绝缘膜，
其中由在所述第一突出物的侧壁之上顺次形成第十氧化硅膜、所述第二电荷存储膜和所述第八氧化硅膜的第六多层膜形成所述第四绝缘膜，并且
其中所述第十氧化硅膜的厚度薄于所述第七氧化硅膜的厚度。
6.根据权利要求1所述的半导体器件，
其中由第十一氧化硅膜形成所述第一绝缘膜，并且
其中由在所述第一突出物的顶面之上顺次形成第十二氧化硅膜、第三电荷存储膜和第十三氧化硅膜的第七多层膜形成所述第三绝缘膜。
7.根据权利要求6所述的半导体器件，
其中由第十四氧化硅膜形成所述第二绝缘膜，
其中由在所述第一突出物的侧壁之上顺次形成第十五氧化硅膜、所述第三电荷存储膜和所述第十三氧化硅膜的第八多层膜形成所述第四绝缘膜，并且
其中所述第十五氧化硅膜的厚度薄于所述第十二氧化硅膜的厚度。
8.根据权利要求1所述的半导体器件，
其中所述第二绝缘膜用作所述第一晶体管的第一栅极绝缘膜，
其中所述第四绝缘膜用作所述第二晶体管的第二栅极绝缘膜，并且
其中所述第五绝缘膜用作所述第三晶体管的第三栅极绝缘膜。
9.根据权利要求1所述的半导体器件，
其中经由所述第四绝缘膜布置所述第一栅电极和所述第二栅电极。
10.根据权利要求1所述的半导体器件，
其中所述第一晶体管和所述第二晶体管形成非易失性存储单元。
11.一种半导体器件的制造方法，所述半导体器件包括非易失性存储单元，所述非易失性存储单元包括第一晶体管、第二晶体管和第三晶体管，所述第一晶体管形成在半导体衬底的主面之上的第一区域中的第一晶体管区域中，所述第二晶体管形成在所述第一区域中的与所述第一晶体管区域相邻的第二晶体管区域中，所述第三晶体管形成在所述半导体衬底的主面的第二区域中，所述方法包括以下步骤：
(a)在所述第一区域中的所述半导体衬底的主面之上顺次形成第一氧化物膜、第一氮化物膜、第二氧化物膜和第二氮化物膜，以及在所述第二区域中的所述半导体衬底的主面之上顺次形成所述第一氧化物膜、所述第一氮化物膜和所述第二氮化物膜；
(b)处理所述第一区域中的所述第一氧化物膜、所述第一氮化物膜、所述第二氧化物膜和所述第二氮化物膜，并且进一步处理所述半导体衬底的顶面的一部分以形成分别由所述第一区域中的所述半导体衬底的部分形成的第一突出物，以及处理所述第二区域中的所述第一氧化物膜、所述第一氮化物膜和所述第二氮化物膜，并且进一步处理所述半导体衬底的顶面的一部分以形成分别由所述第二区域中的所述半导体衬底的部分形成的第二突出物；
(c)利用第一绝缘膜嵌入彼此相邻的所述第一突出物之间的间隙以及彼此相邻的所述第二突出物之间的间隙；
(d)去除所述第一区域中的所述第二氧化物膜和所述第二氮化物膜同时保留所述第一氧化物膜和所述第一氮化物膜，以及去除所述第二区域中的所述第一氧化物膜、所述第一氮化物膜和所述第二氮化物膜；
(e)降低所述第一绝缘膜的顶面以使得所述第一突出物的上部的侧壁和所述第二突出物的上部的侧壁被露出；
(f)执行用于所述半导体衬底的热氧化，以在所述第一突出物的露出侧壁之上形成第三氧化物膜以及在所述第二突出物的露出顶面和所述第二突出物的露出侧壁之上形成第四氧化物膜；
(g)在所述半导体衬底的主面之上沉积第一导体膜；
(h)处理所述第一导体膜以形成所述第一晶体管的第一栅电极，所述第一栅电极横跨在所述第一晶体管区域中的所述第一突出物之上并且由所述第一导体膜形成，并且去除所述第二晶体管区域中的所述第一导体膜和所述第三氧化物膜；
(i)在所述半导体衬底的主面之上形成包括电荷存储膜的第二绝缘膜；
(j)在所述第二绝缘膜之上沉积第二导体膜；
(k)处理所述第二导体膜以形成所述第二晶体管的第二栅电极，所述第二栅电极横跨在所述第二晶体管区域中的所述第一突出物之上并且由所述第二导体膜形成，并且去除所述第一晶体管区域和所述第二区域中的所述第二导体膜和所述第二绝缘膜；以及
(l)处理所述第一导体膜以形成所述第三晶体管的第三栅电极，所述第三栅电极横跨在所述第二区域中的所述第二突出物之上并且由所述第一导体膜形成，
其中所述第三氧化物膜形成在所述第一突出物的侧壁与所述第一晶体管区域中的所述第一栅电极之间，
其中所述第二绝缘膜形成在所述第一突出物的侧壁与所述第二晶体管区域中的所述第二栅电极之间，并且
其中所述第四氧化物膜形成在所述第二突出物的顶面和侧壁与所述第二晶体管区域中的所述第三栅电极之间。
12.根据权利要求11所述的半导体器件的制造方法，
其中所述步骤(i)包括以下步骤：
(i1)执行用于所述半导体衬底的热氧化以在所述第一突出物的侧壁和所述第二晶体管区域中的所述第一氮化物膜的表面之上形成第五氧化物膜；
(i2)在所述半导体衬底的顶面之上形成所述电荷存储膜；以及
(i3)在所述电荷存储膜之上形成第六氧化物膜，以得到由所述第五氧化物膜、所述电荷存储膜和所述第六氧化物膜形成的所述第二绝缘膜，
其中所述第一氧化物膜和所述第一氮化物膜形成在所述第一突出物的顶面与所述第一晶体管区域中的所述第一栅电极之间，并且
其中所述第一氧化物膜、所述第一氮化物膜和所述第二绝缘膜形成在所述第一突出物的顶面与所述第二晶体管区域中的所述第二栅电极之间。
13.根据权利要求11所述的半导体器件的制造方法，
其中所述步骤(i)包括以下步骤：
(i4)执行用于所述半导体衬底的热氧化，以在所述第二晶体管区域中的所述第一突出物的侧壁之上形成第七氧化物膜，并且完全氧化所述第一氮化物膜以形成第八氧化物膜；
(i5)在所述半导体衬底的顶面之上形成所述电荷存储膜；以及
(i6)在所述电荷存储膜之上形成第九氧化物膜，以得到由所述第七氧化物膜、所述电荷存储膜和所述第九氧化物膜形成的所述第二绝缘膜，
其中所述第一氧化物膜和所述第一氮化物膜形成在所述第一突出物的顶面与所述第一晶体管区域中的所述第一栅电极之间，并且
其中所述第一氧化物膜、所述第八氧化物膜、所述电荷存储膜和所述第九氧化物膜形成在所述第一突出物的顶面与所述第二晶体管区域中的所述第二栅电极之间。
14.根据权利要求11所述的半导体器件的制造方法，
其中在所述步骤(f)中，执行用于所述半导体衬底的热氧化以在所述第一突出物的露出侧壁之上形成所述第三氧化物膜以及在所述第二突出物的露出顶面和露出侧壁之上形成所述第四氧化物膜，并且所述第一氮化物膜被完全氧化以形成第十氧化物膜。
15.根据权利要求14所述的半导体器件的制造方法，
其中所述步骤(i)包括以下步骤：
(i7)执行用于所述半导体衬底的热氧化，以在所述第二晶体管区域中的所述第一突出物的侧壁之上形成第十一氧化物膜；
(i8)在所述半导体衬底的顶面之上形成所述电荷存储膜；以及
(i9)在所述电荷存储膜之上形成第十二氧化物膜，以得到由所述第十一氧化物膜、所述电荷存储膜和所述第十二氧化物膜形成的所述第二绝缘膜，
其中所述第一氧化物膜和所述第十氧化物膜形成在所述第一突出物的顶面与所述第一晶体管区域中的所述第一栅电极之间，并且
其中所述第一氧化物膜、所述第十氧化物膜、所述电荷存储膜和所述第十二氧化物膜形成在所述第一突出物的顶面与所述第二晶体管区域中的所述第二栅电极之间。
16.根据权利要求11所述的半导体器件的制造方法，
其中形成在所述第一突出物的侧壁与所述第一晶体管区域中的所述第一栅电极之间的所述第三氧化物膜用作所述第一晶体管的栅极绝缘膜，
其中形成在所述第一突出物的侧壁与所述第二晶体管区域中的所述第二栅电极之间的所述第二绝缘膜用作所述第二晶体管的栅极绝缘膜，并且
其中形成在所述第二突出物的顶面和侧壁与所述第二区域中的所述第三栅电极之间的所述第四氧化物膜用作所述第三晶体管的栅极绝缘膜。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109994542A (zh) * 2017-12-27 2019-07-09 瑞萨电子株式会社 半导体器件及其制造方法
CN110970440A (zh) * 2018-09-28 2020-04-07 台湾积体电路制造股份有限公司 用于嵌入式存储器的防凹陷结构

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6518485B2 (ja) 2015-03-30 2019-05-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6510289B2 (ja) * 2015-03-30 2019-05-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6750994B2 (ja) * 2016-09-29 2020-09-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR102479996B1 (ko) 2018-05-17 2022-12-20 삼성전자주식회사 반도체 장치
JP2020043163A (ja) * 2018-09-07 2020-03-19 キオクシア株式会社 半導体装置
US11245019B2 (en) * 2020-01-10 2022-02-08 Xia Tai Xin Semiconductor (Qing Dao) Ltd. Semiconductor device and method for fabricating the same

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000138372A (ja) * 1998-11-02 2000-05-16 Hitachi Ltd 半導体装置およびその製造方法
JP2001189439A (ja) * 2000-01-05 2001-07-10 Mitsubishi Electric Corp 不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置
KR100555518B1 (ko) * 2003-09-16 2006-03-03 삼성전자주식회사 이중 게이트 전계 효과 트랜지스터 및 그 제조방법
JP2006041354A (ja) 2004-07-29 2006-02-09 Renesas Technology Corp 半導体装置及びその製造方法
JP4758625B2 (ja) * 2004-08-09 2011-08-31 ルネサスエレクトロニクス株式会社 半導体装置
JP4354892B2 (ja) * 2004-09-21 2009-10-28 株式会社東芝 不揮発性半導体記憶装置の製造方法
JP2006351789A (ja) * 2005-06-15 2006-12-28 Toshiba Corp 半導体集積回路装置
JP4800109B2 (ja) * 2005-09-13 2011-10-26 ルネサスエレクトロニクス株式会社 半導体装置
JP2007189063A (ja) * 2006-01-13 2007-07-26 Renesas Technology Corp 半導体記憶装置およびその製造方法
JP4490927B2 (ja) * 2006-01-24 2010-06-30 株式会社東芝 半導体装置
JP4791868B2 (ja) * 2006-03-28 2011-10-12 株式会社東芝 Ｆｉｎ−ＮＡＮＤ型フラッシュメモリ
JP5086558B2 (ja) * 2006-04-04 2012-11-28 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8772858B2 (en) * 2006-10-11 2014-07-08 Macronix International Co., Ltd. Vertical channel memory and manufacturing method thereof and operating method using the same
JP5425437B2 (ja) * 2008-09-30 2014-02-26 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
WO2010082328A1 (ja) * 2009-01-15 2010-07-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2010182751A (ja) * 2009-02-03 2010-08-19 Renesas Electronics Corp 不揮発性半導体記憶装置及びその製造方法
JP2010183022A (ja) * 2009-02-09 2010-08-19 Renesas Electronics Corp 半導体装置およびその製造方法
JP2011003742A (ja) * 2009-06-18 2011-01-06 Toshiba Corp 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法
JP5613506B2 (ja) * 2009-10-28 2014-10-22 ルネサスエレクトロニクス株式会社 半導体装置
US8822289B2 (en) * 2012-12-14 2014-09-02 Spansion Llc High voltage gate formation
JP6168792B2 (ja) * 2013-02-28 2017-07-26 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6274826B2 (ja) * 2013-11-14 2018-02-07 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2015103698A (ja) * 2013-11-26 2015-06-04 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP2015185613A (ja) * 2014-03-20 2015-10-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6434841B2 (ja) * 2015-03-30 2018-12-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6591311B2 (ja) * 2016-02-24 2019-10-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109994542A (zh) * 2017-12-27 2019-07-09 瑞萨电子株式会社 半导体器件及其制造方法
CN109994542B (zh) * 2017-12-27 2023-08-25 瑞萨电子株式会社 半导体器件及其制造方法
CN110970440A (zh) * 2018-09-28 2020-04-07 台湾积体电路制造股份有限公司 用于嵌入式存储器的防凹陷结构

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