KR20070081307A - 비휘발성 메모리 소자 및 그 형성 방법 - Google Patents

비휘발성 메모리 소자 및 그 형성 방법 Download PDF

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Abstract

반도체 소자 및 그 제조방법이 제공되는 데, 이 방법은 비휘발성 메모리소자인 이이피롬 소자의 터널절연막을 첨단을 갖는 돌출된 도전 구조 상에 형성한다. 이 방법에 따르면, 소거효율을 높일 수 있고, 균일한 두께의 터널 절연막 및 작은 크기의 터널영역을 갖는 이이피롬 소자를 형성할 수 있다.
이이피롬, 첨단, 터널링절연막, 폴리실리콘, 바이트 동작

Description

비휘발성 메모리 소자 및 그 형성 방법 {NON-VOLATILE MEMORY DEVICES AND METHODS FOR MANUFACTURING THE SAME}
도 1은 종래의 1개의 비휘발성 메모리소자와 1개의 선택소자로 이루어진 이이피롬 소자의 단위 셀을 나타내는 평면도;
도 2는 도 1의 절단선 A-A'을 따라 절단된 1개의 비휘발성 메모리소자와 1개의 선택소자로 이루어진 이이피롬 소자의 단위 셀을 개략적으로 나타내는 단면도;
도 3은 본 발명의 예시적인 1개의 비휘발성 메모리소자와 1개의 선택소자로 이루어진 이이피롬 소자의 단위 셀을 개략적으로 나타내는 평면도; ;
도 4는 본 발명의 예시적인 도 3의 절단선 B-B'을 따라 절단된 1개의 비휘발성 메모리소자와 1개의 선택소자로 이루어진 이이피롬 소자의 단위 셀을 개략적으로 나타내는 단면도;
도 5 내지 도 13은 본 발명의 예시적인 도 4의 1개의 비휘발성 메모리 소자와 1개의 선택소자로 이루어진 이이피롬 소자의 단위 셀을 형성하는 방법을 설명하기 위한 개략적인 단면도를 나타낸다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 이이피롬 소자 및 그 형성 방법에 관련된 것이다.
반도체 메모리 소자의 종류 중에서 램(RAM:random access memory) 종류의 메모리 소자는 전원공급이 공급되지 않은 상태에서 기억된 정보가 소멸되는 특성을 갖는 반면, 롬(ROM:read only memory) 종류의 메모리 소자는 외부로부터 전원이 공급되지 않은 상태에서 기억된 정보를 그대로 유지하는 특성이 있다. 따라서 이러한 ROM 종류의 메모리 소자는 비휘발성 메모리 소자라 불린다. 이들 비휘발성 메모리 소자 중 전기적으로 정보를 저장 및 소거할 수 있는 이이피롬(EEPROM, electrically erasable programmable read-only memory) 소자가 있다.
도 1은 종래의 1개의 비휘발성 메모리소자와 1개의 선택소자로 이루어진 이이피롬 소자의 단위 메모리 셀을 나타내는 평면도이고, 도 2는 도 1의 절단선 A-A'를 따라 절단된 1개의 비휘발성 메모리소자와 1개의 선택소자로 이루어진 이이피롬 소자의 단위 메모리 셀을 개략적으로 나타내는 단면도이다. 도 1 및 도 2를 참조하여, 종래 이이피롬 소자의 단위 메모리 셀은 반도체 실리콘 기판(10) 상에 1개의 비휘발성 메모리 소자(40)와 상기 비휘발성 메모리 소자(40)에 연결된 1개의 선택소자(42)를 포함한다. 메모리 소자(40)와 선택소자(42)는 불순물 접합 영역(14)을 공유하여 서로 연결된다. 불순물 접합 영역(14) 맞은 편의 메모리 소자(40)에는 소오스(12)가 구비되고, 선택소자(42)에는 드레인(16)이 구비된다. 선택소자(42)의 드레인(16)에는 층간절연막(32)을 관통하는 플러그(plug)(34)를 통해서 비트라인(bit line) (36)에 연결된다.
메모리 소자(40)는 소오스(12) 및 불순물 접합 영역(14) 사이의 기판 상에 적층된 터널링절연막(18), 플로팅게이트(floating gate)(24), 게이트사이절연막(26) 및 조절게이트(30)를 포함한다. 선택소자(42)는 불순물 접합 영역(14) 및 드레인(16) 사이의 기판 상에 적층된 게이트절연막(22) 및 게이트(31)를 포함한다.
메모리 소자(40)의 터널링절연막(18)은 기판상에 게이트 절연막(20)을 형성한 후 사진공정을 진행하여 터널링게이트가 형성될 영역에 대응하는 접촉창을 포토레지스트에 형성한 후, 이를 식각 마스크로 사용하여, 원하는 두께가 되도록 노출된 게이트 절연막의 일부 두께를 식각하는 것에 의해 형성된다. 접촉창 형태의 터널링절연막(18)을 통해서 전하가 기판(10)과 플로팅 게이트(24) 사이를 이동하는 것에 의해서 메모리 소자가 프로그램 또는 소거 된다.
그런데 높은 집적도 달성을 위해서, 접촉창에 의해 한정되는 터널링절연막(18)의 크기를 더욱 작게 형성하여 반도체 칩(chip)의 크기를 작게 하는 것이 요구된다. 그러나 반도체 공정상 사진공정에 기술적 한계가 있어 접촉창의 크기를 작게 만들기 어려워 결국 높은 집적도의 이이피롬 소자를 형성하는 것이 어렵다. 또한, 동일 칩에서 다수 개의 메모리소자들에서 동일한 크기의 접촉창을 형성하는 것도 어렵고, 또한 터널링절연막(18)의 두께를 균일하게 형성하는 것도 또한 어려워 소자의 신뢰성을 확보할 수 없다.
본 발명의 실시 예들은 높은 집적도에 유리한 메모리 소자 및 그 형성 방법을 제공한다.
본 발명의 실시 예들은 또한 신뢰성 있는 메모리 소자 및 그 형성 방법을 제공한다.
본 발명의 실시 예들은 프로그램/소거 효율이 향상된 메모리소자 및 그 형성 방법을 제공한다.
본 발명의 일 실시 예에 따른 메모리 소자는: 기판의 상부면 상에 형성된 도전성 돌출 구조; 그리고, 상기 도전성 돌출 구조 및 기판 상에 형성된 게이트 적층 구조를 포함할 수 있다.
이 실시 예에서, 상기 게이트 적층 구조는: 상기 도전성 돌출 구조 상에 형성된 터널링절연막; 상기 도전성 돌출 구조 외측의 기판의 상부면상에 형성된 게이트 절연막; 상기 게이트 절연막 및 상기 터널링절연막 상에 형성된 플로팅 게이트; 그리고, 게이트사이절연막을 사이에 두고 상기 플로팅 게이트 상에 형성된 조절게이트를 포함할 수 있다.
본 발명의 일 실시 예에 따른 이이피롬 소자는 기판의 상부면 상에 형성된 도전성 돌출 구조; 상기 도전성 돌출 구조 및 기판 상에 형성된 제1 게이트 적층 구조; 그리고, 상기 제1 게이트 적층 구조와 떨어져 상기 기판의 상부면상에 형성된 제2 게이트 적층 구조를 포함할 수 있다.
본 발명의 일 실시 예에 따른 메모리 소자 형성 방법은: 기판 상에 그 상부면으로부터 돌출한 도전성 스페이서를 형성하는 단계; 그리고, 상기 도전성 스페이서 상에 게이트 적층 구조를 형성하는 단계를 포함할 수 있다.
이 실시 예에서, 상기 도전성 스페이서를 형성하는 단계는: 상기 기판의 상부면 상에 홀을 갖는 절연막을 형성하는 단계; 상기 홀의 측벽에 상기 폴리실리콘 스페이서를 형성하는 단계; 그리고, 상기 절연막을 제거하는 단계를 포함할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예들을 첨부한 도면을 참조하여 설명하기로 한다.
본 명에서에서, 이이피롬 소자에서 전자가 플로팅 게이트로 이동되는 동작을 소거(erase)동작이라 하고 플로팅게이트(132)에서 전자가 방출되는 것을 프로그램(program) 동작이라고 한다. 또는 그 반대의 경우를 가리킬 수 도 있다.
본 명세서에 있어서, 단위 메모리 셀(unit cell)은 예시적으로 1개의 비휘발성 메모리 소자와 1개의 선택소자를 제시하고 있지만, 1개의 비휘발성 메모리 소자만으로 또는 1개의 비휘발성 메모리소자와 2개의 선택소자로 단위 셀을 구성할 수도 있다.
도 3은 본 발명의 예시적인 1개의 비휘발성 메모리소자와 1개의 선택소자로 이루어진 이이피롬 소자의 단위 메모리 셀을 개략적으로 나타내는 평면도이다. 도 4는 본 발명의 예시적인 도 3의 절단선 B-B' 을 따라 절단된 1개의 비휘발성 메모리소자와 1개의 선택소자로 이루어진 이이피롬 소자의 단위 셀을 개략적으로 나타내는 단면도이다.
도 3 및 도 4를 참조하여 단위 메모리 셀의 구조에 대해서 살펴본다. 본 발 명의 실시 예에 따른 단위 메모리 셀은 소자분리영역(111)에 정의된 실리콘과 같은 기판(100)의 활성영역(active region)(113) 상에 형성된다. 단위 메모리 셀은 메모리 소자(180) 및 선택소자(200)를 포함한다. 메모리 소자(180)는 게이트절연막(130), 터널링절연막(115), 플로팅게이트(132), 게이트사이절연막(134) 및 조절게이트(136)를 포함하는 게이트 적층 구조(137), 상기 게이트 적층 구조(137) 양측의 기판에 형성된 소오스(152) 및 불순물 접합 영역(154)을 포함한다. 선택소자(200)는 게이트 절연막(140), 하부 게이트전극(142), 게이트사이절연막(144) 그리고 상부 게이트전극(143)을 포함하는 게이트 적층 구조(147), 상기 게이트 적층 구조(147) 양측의 불순물 접합 영역(154) 및 드레인(156)을 포함한다. 선택소자(200)의 게이트 적층 구조(147)에서 상부 게이트 전극(143) 및 하부 게이트 전극(142)은 버팅 콘택트 등의 적절한 연결수단에 의해 서로 연결되어 게이트 전극(145)을 형성한다.
선택소자(200)와 메모리소자(180)은 불순물 접합 영역(154)을 공유한다. 선택소자(200)의 드레인(156)는 층간절연막(157)을 관통하는 플러그(158)를 통해서 비트라인(160)에 전기적으로 연결된다.
게이트 적층 구조들(137, 147) 상에 각각 실리콘질화막 같은 절연막 패턴(138, 146)이 각각 더 구비되고 양측벽에 각각 스페이서(148, 150)이 더 구비될 수 있다.
본 실시 예에 따른 메모리소자(180)에서 터널링절연막(115)은 기판(100) 상부면으로부터 돌출한 도전성 돌출 구조(114) 상에 형성된다. 도전성 돌출 구조 (114)는 예를 들어 폴리실리콘으로 형성될 수 있다. 따라서, 소거 동작시 도전성 돌출 구조(114), 특히 폴리실리콘 돌출 구조(114)의 끝단부에 전계가 강하게 걸려 소거 효율을 향상시킬 수 있다.
본 실시 예에서 폴리실리콘 돌출 구조(114)는 (또는 터널링절연막(115)은) 도 3에서 보면 절단선 B-B' 방향의 수직 방향 (도면에서 y축 방향)을 따라 수평적으로 신장한다. 또 폴리실리콘 돌출 구조(114)는 스페이서 형태를 나타낼 수 있다. 따라서 폴리실리콘 돌출 구조(114)의 끝단부는 뾰족한 형태를 나타낼 수 있어 더욱더 전계집중이 용이해 진다. 또, 폴리실리콘 돌출 구조(114)는 사진공정의 적용없이 단순히 식각 공정을 진행하는 것에 의해서 형성될 수 있어 높은 집적도를 달성할 수 있다. 또한, 터널링 절연막은 증착 공정에 의해 형성될 수 있어 균일한 두께의 터널링 절연막을 형성할 수 있다. 또, 절단선 B-B' 방향(도면에서 x축 방향)으로의 폴리실리콘 돌출 구조(114)(또는 터널링절연막(115))의 길이 사진공정이 허용하는 한계보다 더 작게 형성하는 것이 가능하다. 폴리실리콘 돌출 구조(114) 또는 터널링절연막(115)은 소자의 집적도에 영향을 주지 않은 채로 y축 방향(조절게이트 또는 워드라인 신장 방향)으로 확장하여, 소거 (또는 프로그램) 시간을 단축하거나 효율을 향상시킬 수 있다. 이 같은 폴리실리콘 돌출 구조(114)의 형태는 이후에 설명될 형성 방법을 통해 더욱 명확해 질 것이다.
도 3을 참조하면, 터널링절연막(115)은 평면도로 보일 때, 플로팅게이트(132)의 일축 (도 3에서 보면 절단선 B-B' 방향의 수직 방향)을 따라서 직사각형의 모양으로 형성되어 있는 데, 이는 도 1에 보인 것 같은 종래 이이피롬 소자의 경우 터널링절연막(18)이 평면도로 보일 때, 콘택홀 형태를 나타내는 것과 대조를 이룬다. 즉, 본 실시 예에 따르면, 도 3의 B-B' 에 수직한 방향으로의 단면으로 보일 때, 플로팅 게이트(132)와 터널링절연막(115)의 길이가 동일하다.
이하 도 3 및 도 4에 도시된 반도체소자를 형성하는 방법을 이하에서 좀더 구체적으로 설명한다.
도 5 내지 도 13은 본 발명의 예시적인 1개의 메모리소자와 1개의 선택소자로 이루어진 이이피롬 소자의 단위셀(unit cell)을 형성하는 방법을 설명하기 위한 개략적인 단면도를 나타낸다. 도 5를 참조하여, 소자분리공정을 진행하여 소자분리막에 의에 한정된 단결정 실리콘 같은 기판(100)에 활성영역을 형성한다. 기판(100) 상에 절연층으로 실리콘산화막(102)과 실리콘질화막(104)을 형성한다. 실리콘산화막 (102)은 약 80Å내지 120Å 정도로 형성하고, 실리콘질화막(104)은 약 800Å내지 약 1200Å 정도의 두께로 형성한다. 상기 기판(100)은 N형 또는 P형 기판을 사용할 수 있으며, 이이피롬소자의 특성을 위해서 P-웰(well)(미도시)을 형성한 후 상기의 절연층(102, 104)를 형성할 수 있다.
도 6을 참조하여 기판(100) 상에 형성된 실리콘산화막(102)과 실리콘질화막(104)을 사진 및 식각공정을 이용하여 개구부(110)를 한정하는 실리콘산화막 패턴(106)과 실리콘질화막 패턴(108)을 형성한다. 이 개구부(110)는 기판(100)의 일부분을 노출하는 데, 예를 들어 지면을 관통하는 방향 (도 3에서 y축 방향)으로 신장할 수 있다.
도 7을 참조하여, 개구부(110)을 채우도록 실리콘질화막 패턴(108) 상에 도 전막, 예를 들어 실리콘막(112)을 형성한다. 예를 들어 실리콘막(112)은 화학기상증착법에 의하여 약 2,000Å내지 약 2,500Å 정도의 폴리실리콘으로 형성될 수 있다.
도 8을 참조하여, 실리콘막(112)에 대한 식각 공정을 진행하여 개구부(110)의 측벽에 폴리실리콘 실리콘 스페이서(spacer) (114,116)를 형성한다. 인이나 비소와 같은 N형 불순물을 이온주입하여 플로팅 접합 영역(118)을 형성한다. 이 폴리실리콘 스페이서(114) 상에 터널링절연막이 형성된다. 스페이서(114)의 폭은 종래 사진공정에 의해 한정되는 접촉창의 크기보다 더 작게 형성될 수 있어, 종래보다 더 높은 집적도의 소자를 형성할 수 있다.
도 9를 참조하여, 기판(100) 상에 형성된 실리콘산화막 패턴(106)과 실리콘질화막 패턴(108)을 제거한다. 스페이서(114,116)는 기판(110) 상부면으로부터 돌출하여 도전성 돌출 구조를 형성한다. 실리콘산화막 패턴(106)과 실리콘질화막 패턴(108)은 건식 식각 또는 일반적인 습식식각방법을 사용하여 제거될 수 있다.
도 10을 참조하여, 폴리실리콘 스페이서(114,116)를 갖는 기판(100) 상에 실리콘산화막(115, 120)을 형성한다. 실리콘산화막(120)은 폴리실리콘 스페이서(114, 116) 외측의 기판의 상부면상에 형성되고, 실리콘산화막(115)는 스페이서(114, 116) 상에 형성된다. 실리콘산화막(115)는 스페이서(114, 116) 상에 형성된 실리콘산화막(115)이 터널링절연막으로 작용하며 이하 터널링절연막이라 칭한다.
실리콘산화막(115, 120)은 1차적으로 예를 들자면 퍼니스(furnace) 또는 매엽식 장치를 이용하여 열산화 방법으로 열산화막(실리콘산화막 물질)을 형성한다. 이때 열산화막은 실리콘기판(100)과 폴리실리콘 스페이서(114,116) 상에서 성장속도의 차이가 있다. 좀더 구체적으로 보면, 기판(100) 상의 실리콘산화막이 실리콘 스페이서(114,116) 상에서 보다 약 30~50배 정도 잘 성장된다. 즉, 기판(100) 상에 약 25Å내지 35Å정도 성장될 때 폴리실리콘 스페이서(114,116) 상에는 거의 성장되지 않는다. 2차적으로 중간온도기상증착방법(MTO CVD)방식으로 실리콘산화막을 약 60Å 내지 약 70Å정도 기판(100)의 전면에 증착한다. 결과적으로 기판(100) 상에 약 85Å 내지 105Å 정도의 실리콘산화막(120)이 형성되고, 폴리실리콘스페이서(114,116) 상에는 약 60Å 내지 70Å 정도의 얇은 실리콘산화막(터널링절연막)(115)이 형성된다. 본 실시 예에 따르면, 터널링절연막으로 작용하는 실리콘산화막(115)이 종래와 달리 사진공정으로 그 두께가 한정되는 것이 아니고, 박막증착 공정에 의해서 그 두께가 한정된다. 따라서 아주 얇은 두께로 터널링절연막을 형성할 수 있다. 또한, 단위 메모리 셀들 사이에서의 터널링절연막의 두께 균일성을 보다 신뢰성 있게 담보할 수 있다.
상기 실리콘산화막(115, 120)은 또한 열산화 방법 및 기상증착 방법의 순서를 뒤집어서 진행할 수도 있다. 또한, 기상증착 방법을 진행하지 않고 열산화 방법으로 형성될 수도 있다.
도 11을 참조하여, 실리콘산화막(120,115)를 갖는 기판(100) 상에 제1 폴리실리콘 (122), 게이트사이절연막(124), 제2 폴리실리콘(126) 및 절연막(128)을 형성한다. 제1 폴리실리콘(122)은 플로팅 게이트로 사용되며, 화학기상방식으로 약 900Å내지 1200Å 정도의 두께로 증착한다. 게이트사이절연막(124)은 단일막으로 구성할 수도 있고, 제1 실리콘산화막/실리콘질화막/제2 실리콘산화막과 같은 다층구조로 형성할 수 있다. 제1 실리콘산화막/실리콘질화막/제2 실리콘산화막으로 구성하는 경우를 예시적으로 설명하면, 제1 실리콘산화막은 약 40Å 내지 60Å정도의 두께로 형성하고, 실리콘질화막은 약 70Å내지 90Å 정도의 두께로 형성하며, 제2 실리콘산화막은 약 60Å내지 80Å 정도의 두께로 형성한다. 또한, 제2 폴리실리콘(126)은 조절게이트로 사용되며 약 1,300Å 내지 약 1,800Å정도의 두께로 형성한다. 제2 폴리실리콘(126)의 상부에 실리콘산화막과 같은 절연층(128)을 약 3,000Å 내지 4,000Å 정도 형성한다.
도 12를 참조하여, 사진식각공정을 진행하여 적층된 막들(120, 122, 124, 126, 128)을 패터닝하여 메모리소자를 위한 게이트 적층 구조(137) 및 선택소자를 위한 게이트 적층 구조(147)를 형성한다. 여기서, 메모리소자용 게이트 적층 구조(137)는 도전성 돌출 구조인 폴리실리콘 스페이서(114) 상에 위치하고 선택소자용 게이트 적층 구조(147)는 플로팅 접합(118)을 사이에 두고 메모리 소자용 게이트 적층 구조(137)와 떨어져 위치하도록 패터닝한다.
메모리 소자용 게이트 적층 구조(137)는 게이트절연막(130), 터널링절연막(115), 제1 폴리실리콘(122)으로 부터 형성된 플로팅 게이트(132), 게이트사이절연막 (134), 제2 폴리실리콘(126)으로 부터 형성된 조절게이트(136)를 포함한다. 선택소자용 게이트 적층 구조(147)는 게이트 절연막(140), 제1 폴리실리콘(122)으로 부터 형성된 하부 게이트(142), 게이트사이절연막(144) 그리고 제2 폴리실리콘(126)으로부터 형성된 상부 게이트(143)을 포함한다. 하부 게이트(142) 및 상부 게 이트(143)은 버팅 콘택트 등에 의해서 서로 전기적으로 연결되어 선택소자의 게이트전극으로 작용한다.
도 13을 참조하여 기판(100) 상에 절연막 예를 들자면 실리콘질화막을 형성한 후 이방성식각인 에치백(etch-back)공정을 이용하여 게이트 적층 구조(137) 측벽에 스페이서(148)를, 게이트 적층 구조(147) 측벽에 스페이서(150)을 형성한다. 불순물 이온 주입 공정을 진행하여 메모리 소자용 적층 게이트 구조(139)의 일측의 기판에 소오스(152)를, 적층 게이트 구조들(137, 147) 사이의 기판에 불순물 접합 영역(154)을, 선택소자용 적층 게이트 구조(147) 일측의 기판에 드레인(156)을 형성한다.
다른 실시예로 스페이서(148,150)를 형성하기 전에 1차적으로 불순물을 이온주입하고, 스페이서(148,150)를 형성한 후 2차적으로 불순물을 이온주입하여 LDD(lightly doped drain)(미도시) 형상을 갖는 소오스 및 드레인을 형성할 수 있다.
소오스(152), 불순물 접합 영역(154) 및 드레인(156)을 형성한 후, 기판(100) 전면에 절연막 예를 들면 실리콘산화막(미도시)을 형성한 후 전기적 연결을 위해 도 4에서 도시된 플러그(158) 및 비트라인(bit line)(160)를 형성할 수 있다. 플러그(158)는 불순물이 함유된 폴리실리콘, 알루미늄, 텅스텐, 구리와 같은 전도성 물질로 충진하며, 비트라인(160)은 알루미늄, 구리와 같은 전도성 물질로 배선한다.
도 13에서 도시된 1개의 비휘발성 메모리소자와 1개의 선택소자로 구성된 반 도체 소자는 정보의 소거동작에서 바이트 단위로 소거하는 바이트 이이피롬 소자로 활용될 수 있다.
본 발명에 따르면, 비휘발성 메모리소자의 터널영역에 첨단이 형성되어 향상된 소거 동작 효율을 얻을 수 있다.
본 발명에 따르면, 비휘발성 메모리소자의 터널링 절연막의 두께를 균일하게 형성할 수 있다.
본 발명의 다른 효과들은 첨부된 도면을 참조하여 설명을 한 발명의 실시 예들을 통해서 파악될 수 있다.
이상에서 설명한 실시 예는 본 발명의 일 실시 예로 특허청구범위를 해석함에 있어 일 실시 예에 의해 한정되지 않으며, 특허청구범위에 기술된 권리의 범위에 의하여 해석돼야 할 것이다. 즉, 상세한 설명에서 기술된 일 실시 예는 본 발명의 기술적 사상을 나타내는 일 실시 예로 해석해야 할 것이다.

Claims (11)

  1. 기판의 상부면 상에 형성된 도전성 돌출 구조; 그리고,
    상기 도전성 돌출 구조 및 기판 상에 형성된 게이트 적층 구조를 포함하는 메모리 소자.
  2. 청구항 1에 있어서,
    상기 게이트 적층 구조는:
    상기 도전성 돌출 구조 상에 형성된 터널링절연막;
    상기 도전성 돌출 구조 외측의 기판의 상부면상에 형성된 게이트절연막;
    상기 게이트절연막 및 상기 터널링절연막 상에 형성된 플로팅 게이트; 그리고,
    게이트사이절연막을 사이에 두고 상기 플로팅 게이트 상에 형성된 조절게이트를 포함하는 메모리 소자.
  3. 청구항 2에 있어서,
    상기 도전성 돌출 구조는 폴리실리콘인 것을 특징으로 하는 반도체 소자.
  4. 청구항 2에 있어서,
    상기 도전성 돌출 구조는 스페이서 형태인 것을 특징으로 하는 반도체 소자.
  5. 청구항 2에 있어서,
    상기 게이트 적층 구조가 소정 방향으로 절단될 때, 상기 터널링절연막과 상기 플로팅게이트는 동일한 깊이를 갖는 것을 특징으로 하는 반도체 소자.
  6. 기판의 상부면 상에 형성된 도전성 돌출 구조;
    상기 도전성 돌출 구조 및 기판 상에 형성된 제1 게이트 적층 구조; 그리고,
    상기 제1 게이트 적층 구조와 떨어져 상기 기판의 상부면상에 형성된 제2 게이트 적층 구조를 포함하는 이이피롬 소자.
  7. 기판 상에 그 상부면으로부터 돌출한 도전성 스페이서를 형성하는 단계; 그리고,
    상기 도전성 스페이서 상에 게이트 적층 구조를 형성하는 단계를 포함하는 메모리 소자 형성 방법.
  8. 청구항 7에 있어서,
    상기 도전성 스페이서를 형성하는 단계는:
    상기 기판의 상부면 상에 홀을 갖는 절연막을 형성하는 단계;
    상기 홀의 측벽에 상기 폴리실리콘 스페이서를 형성하는 단계; 그리고,
    상기 절연막을 제거하는 단계를 포함하는 메모리 소자 형성 방법.
  9. 청구항 8에 있어서,
    상기 적층 게이트 구조를 형성하는 단계는:
    상기 폴리실리콘 스페이서 상에 제1 절연막을 형성하는 단계; 그리고,
    상기 제1 절연막 상에 제1 도전막, 제2 절연막 및 제2 도전막을 형성하는 단계를 포함하는 메모리 소자 형성 방법.
  10. 청구항 9에 있어서,
    상기 제1 절연막을 형성하는 단계는:
    열산화 공정을 진행하여 열산화막을 형성하는 단계; 그리고,
    기상증착산화막을 형성하는 단계를 포함하는 메모리 소자 형성 방법.
  11. 청구항 10에 있어서,
    상기 열산화 공정에서 상기 폴리실리콘 스페이서 외측의 기판 상에도 열산화막이 형성되며 상기 기판상의 열산화막은 상기 폴리실리콘 스페이서 상의 열산화막보다 더 두껍게 형성되는 메모리 소자 형성 방법.
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KR20140081398A (ko) * 2012-12-21 2014-07-01 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조방법

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