KR100593749B1 - 플래쉬 메모리 소자의 제조방법 및 그에 의하여 제조된플래쉬 메모리 소자 - Google Patents

플래쉬 메모리 소자의 제조방법 및 그에 의하여 제조된플래쉬 메모리 소자 Download PDF

Info

Publication number
KR100593749B1
KR100593749B1 KR1020040087518A KR20040087518A KR100593749B1 KR 100593749 B1 KR100593749 B1 KR 100593749B1 KR 1020040087518 A KR1020040087518 A KR 1020040087518A KR 20040087518 A KR20040087518 A KR 20040087518A KR 100593749 B1 KR100593749 B1 KR 100593749B1
Authority
KR
South Korea
Prior art keywords
film
conductive layer
active regions
gate electrodes
patterns
Prior art date
Application number
KR1020040087518A
Other languages
English (en)
Other versions
KR20060038293A (ko
Inventor
김동찬
강창진
지경구
김동현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040087518A priority Critical patent/KR100593749B1/ko
Priority to JP2005315323A priority patent/JP5116963B2/ja
Priority to US11/261,820 priority patent/US7338849B2/en
Publication of KR20060038293A publication Critical patent/KR20060038293A/ko
Application granted granted Critical
Publication of KR100593749B1 publication Critical patent/KR100593749B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Abstract

플래쉬 메모리 소자의 제조방법 및 그에 의하여 제조된 플래쉬 메모리 소자가 제공된다. 일실시예에서, 상기 플래쉬 메모리 소자의 제조방법은 반도체 기판 내에 소자분리막을 형성하여 복수개의 평행한 활성영역들을 한정하는 것을 구비한다. 상기 활성영역들 상에 상기 활성영역들의 길이 방향을 따라 서로 이격된 복수개의 제1 도전막 패턴들을 형성한다. 상기 반도체 기판 상에 상기 제1 도전막 패턴들의 상부면 및 측벽들을 콘포말하게 덮는 절연막을 형성한다. 상기 절연막 상에 제2 도전막을 형성한다. 상기 절연막이 노출되도록 상기 제2 도전막을 패터닝하여 상기 제1 도전막 패턴들과 중첩되도록 상기 활성영역들 및 소자분리막을 가로지르는 복수개의 평행한 제2 도전막 패턴들을 형성한다.
플래쉬, 낸드, 고유전막, 게이트간 절연막

Description

플래쉬 메모리 소자의 제조방법 및 그에 의하여 제조된 플래쉬 메모리 소자{method of fabricating flash memory device and flash memory device fabricated thereby}
도 1a 및 도 2b는 종래 플래쉬 메모리 소자의 제조방법을 나타낸 단면도들이 다.
도 3은 본 발명의 일실시예에 의한 낸드형 플래쉬 메모리 소자의 제조방법을 설명하기 위한 평면도이다.
도 4a 내지 도 7b는 본 발명의 일실시예에 의한 낸드형 플래쉬 메모리 소자의 제조방법을 나타낸 단면도들이다.
* 도면의 주요부분에 대한 설명 *
106 : 터널 절연막 108 : 부유 게이트 전극들
112 : 게이트간 절연막 117′: 제어 게이트 전극들
118′: 캐핑막 패턴들 120 : 워드라인 패턴들
124 : 층간 절연막
본 발명은 반도체 소자의 제조방법 및 그에 의하여 제조된 반도체 소자에 관한 것으로 특히, 플래쉬 메모리 소자의 제조방법 및 그에 의하여 제조된 플래쉬 메모리 소자에 관한 것이다.
데이타를 저장하는 반도체 메모리 소자들은 휘발성 메모리 소자들 또는 비휘발성 메모리 소자들로 분류될 수 있다. 상기 휘발성 메모리 소자들은 그들의 전원공급이 차단되는 경우에 그들의 저장된 데이타들을 잃어버리는 반면에, 플래쉬 메모리 소자와 같은 상기 비휘발성 메모리소자들은 그들의 전원공급이 차단될지라도 그들의 저장된 데이타들을 유지한다. 따라서, 상기 비휘발성 메모리소자들은 메모리 카드 또는 이동통신 단말기 등에 널리 사용된다.
상기 플래쉬 메모리 소자는 셀 어레이의 구조에 따라 고속 랜덤 억세스(high speed random access)가 가능한 노어형 플래쉬 메모리 소자(NOR type flash memory device)와 프로그램 및 소거 속도가 우수하고, 고집적화가 가능한 낸드형 플래쉬 메모리 소자(NAND type flash memory device)로 분류될 수 있다. 상기 플래쉬 메모리 소자들의 프로그램 동작 및 소거동작은 단위 셀의 커플링 비율(coupling ratio;CR)과 직접적으로 관련이 있다. 상기 플래쉬 메모리 소자들의 프로그램 동작은 FN 터널링(Fowler-Nordheim tunneling) 또는 열전자 주입(Hot Electron injection) 의하여 수행된다. 또한, 상기 플래쉬 메모리 소자들의 소거 동작은 FN 터널링에 의하여 수행된다. 상기 FN 터널링은 부유 게이트 전극(floating gate electrode) 및 기판 사이에 개재된 터널 절연막에 6 내지 8MV/cm의 전계가 인가될 때 발생한다. 상기 부유 게이트 전극 및 기판 사이의 전계는 실제로 상기 부유 게 이트 전극의 상부에 위치한 제어 게이트 전극(control gate electrode)에 15V 내지 20V의 고전압을 인가함으로써 유기된다. 따라서, 상기 프로그램 전압 또는 소거 전압을 감소시키기 위해서는 상기 플래쉬 메모리 소자의 단위 셀의 커플링 비율을 증가시키는 것이 필요하다. 상기 커플링 비율은 다음의 수학식에 의해 표현될 수 있다.
Figure 112004050145890-pat00001
여기서, 'Ci'는 상기 부유게이트 및 상기 제어 게이트 전극 사이의 게이트 간 절연막(inter-gate dielectric layer)의 캐패시턴스를 나타내고, 'Ct'는 상기 부유게이트 및 상기 기판 사이의 터널 절연막의 캐패시턴스를 타나낸다.
상기 수학식으로 부터 알 수 있듯이, 상기 커플링 비율을 증가시키기 위해서는 상기 게이트간 절연막의 캐패시턴스를 증가시키는 것이 요구된다. 예를들어, 상기 게이트간 절연막의 캐패시턴스를 증가시키기 위한 방법이 미국공개특허 제2003-0141535호에 개시되어 있다. 이밖에, 상기 게이트간 절연막의 캐패시턴스를 증가시키기 위하여 종래 상기 게이트간 절연막으로 사용되어 오던 ONO(silicon oxide/silicon nitride/silicon oxide)막을 대체하여 상기 ONO막 보다 높은 유전율을 갖는 고유전막(high-k dielectric layer)을 사용하는 방안이 시도되고 있다. 그러나, 상기 고유전막을 상기 게이트간 절연막으로 사용하기 위하여는 공정상 개선되어야 할 문제점들이 있다.
도 1a 및 도 2b는 종래 플래쉬 메모리 소자의 제조방법을 나타낸 단면도들이 다. 도 1a 내지 도 2b에 있어서, 도 1a 및 도 2a는 상기 플래쉬 메모리 소자의 워드라인 패턴 방향을 따라 취해진 단면도들이고, 도 1b 및 도 2b는 상기 플래쉬 메모리 소자의 활성영역을 따라 취해진 단면도들이다.
도 1a 및 도 1b를 참조하면, 반도체 기판(10) 내에 소자분리막(12)을 형성하여 복수개의 활성영역들(14)을 한정한다. 상기 활성영역들(14)은 서로 평행한 라인 형태를 갖도록 한정된다. 상기 활성영역들(14) 상에 터널 절연막(16)을 형성한다. 이후, 상기 터널 절연막(16)을 갖는 상기 반도체 기판(10)의 전면 상에 폴리실리콘막을 형성하고 상기 폴리실리콘막을 패터닝하여 폴리실리콘막 패턴들(18)을 형성한다. 상기 폴리실리콘막 패턴들(18)은 상기 활성영역들(14)을 덮고 상기 소자분리막(12)을 노출시키는 라인 형태를 갖도록 패터닝된다.
도 2를 참조하면, 상기 폴리실리콘막 패턴들(18)을 갖는 상기 반도체 기판 (10) 상에 고유전막 및 제어게이트 물질막을 형성한다. 이 경우에, 상기 고유전막은 상기 폴리실리콘막 패턴들(18)의 측벽 및 상부면을 따라 콘포말하게 형성된다. 상기 제어게이트 물질막, 상기 고유전막 및 상기 폴리실리콘막 패턴들(18)을 연속적으로 패터닝하여 상기 활성영역들(14) 및 상기 소자분리막(12)을 가로지르는 워드라인 패턴들(24)을 형성한다. 상기 워드라인 패턴들(24)은 차례로 적층된 부유 게이트 전극들(18′), 게이트간 절연막(20) 및 제어 게이트 전극들(22)을 포함한 다. 통상적으로, 상기 워드라인 패턴들(24)을 형성하기 위한 패터닝 공정은 포토 및 건식 식각 공정을 사용하여 상기 제어게이트 물질막, 상기 고유전막 및 상기 폴 리실리콘막 패턴들(18)을 연속적으로 식각함으로써 수행된다. 상기 제어 게이트 물질막을 식각 한 후 상기 고유전막을 식각하게 되는데, 상기 고유전막을 건식식각하기 위한 적당한 에천트(etchant)등의 공정 레시피가 확립되지 않고 있다. 그 결과, 특히 낸드형 플래쉬 메모리 소자와 같이 워드라인 패턴들 사이의 간격이 조밀한 경우에는 상기 고유전막을 식각하는 것이 더욱 어려울 수 있다.
더욱 구체적으로는, 상기 폴리실리콘막 패턴들(18)의 측벽들 상에 형성된 상기 고유전막이 완전히 식각되지 않고 고유전막 펜스(fence)로 잔존할 수 있다. 이 경우, 후속의 상기 폴리실리콘막 패턴들(18)을 식각하는 과정에서 상기 고유전막 펜스에 인접한 부분의 상기 폴리실리콘막 패턴들(18)이 식각되지 않을 수 있으며, 그 결과, 상기 활성영역을 따라 서로 인접한 부유 게이트 전극들(18′) 사이에 전기적인 브릿지가 형성될 수 있다. 이러한 문제점을 방지하기 위하여 상기 고유전막을 과도식각(over etch)하는 경우에는, 상기 폴리실리콘막 패턴들(18)의 측벽들 상에 형성된 상기 고유전막을 식각하는 도중에 상기 폴리실리콘막 패턴들(18)이 손실되어 후속의 상기 폴리실리콘막 패턴들(18)을 식각하는 도중에 그들 하부의 활성영역에 식각손상이 가해질 수 있다.
결론적으로, 플래쉬 메모리 소자에 있어서 게이트간 절연막으로써 고유전막을 적용하기 위하여는 상술한 바와 같은 식각 공정시의 문제점이 해결되어야 한다.
본 발명이 이루고자 하는 기술적 과제는 플래쉬 메모리 소자의 게이트간 절연막으로 적용되는 고유전막의 식각 공정을 생략함으로써 상기 고유전막 식각시 발 생하는 문제점들을 방지할 수 있는 플래쉬 메모리 소자의 제조방법 및 그에 의하여 제조된 플래쉬 메모리 소자를 제공하는 데 있다.
본 발명의 일태양에 의하면 플래쉬 메모리 소자의 제조방법이 제공된다. 이 방법은 반도체 기판 내에 소자분리막을 형성하여 복수개의 평행한 활성영역들을 한정하는 것을 구비한다. 상기 활성영역들 상에 상기 활성영역들의 길이 방향을 따라 서로 이격된 복수개의 제1 도전막 패턴들을 형성한다. 상기 반도체 기판 상에 상기 제1 도전막 패턴들의 상부면 및 측벽들을 콘포말하게 덮는 절연막을 형성한다. 상기 절연막 상에 제2 도전막을 형성한다. 상기 절연막이 노출되도록 상기 제2 도전막을 패터닝하여 상기 제1 도전막 패턴들과 중첩되도록 상기 활성영역들 및 소자분리막을 가로지르는 복수개의 평행한 제2 도전막 패턴들을 형성한다.
몇몇 실시예들에 있어서, 상기 제1 도전막 패턴들은 폴리실리콘막으로 형성될 수 있다. 또한, 상기 제1 도전막 패턴들은 평면도로 부터 보여질때 실질적으로 사각형상을 갖도록 형성될 수 있다.
다른 실시예들에 있어서, 상기 절연막은 고유전막으로 형성될 수 있다. 이 경우에, 상기 고유전막은 알루미늄 산화막(AlO), 하프늄 산화막(HfO), 하프늄 실리콘 산화막(HfSiO), 하프늄 알루미늄 산화막(HfAlO), 탄탄륨 산화막(TaO), 지르코늄 산화막(ZrO) 또는 이들의 조합에 의한 적층막으로 형성될 수 있다.
또 다른 실시예들에 있어서, 상기 제2 도전막은 폴리실리콘막을 포함할 수 있다. 더 나아가, 상기 제2 도전막은 폴리실리콘막 및 금속 실리사이드막을 적층 시키어 형성될 수 있다.
또 다른 실시예들에 있어서, 상기 제1 도전막 패턴들을 형성한 후에, 상기 제1 도전막 패턴들 및 상기 소자분리막을 이온주입 마스크로 사용하여 상기 활성영역에 불순물 이온들을 주입하여 소스/드레인 영역들을 형성하는 것을 더 포함할 수 있다.
또 다른 실시예들에 있어서, 상기 제2 도전막 패턴들을 형성한 후에, 상기 제2 도전막 패턴들 및 그들에 의하여 노출된 부분의 상기 절연막을 덮는 층간절연막을 형성할 수 있다.
본 발명의 다른 태양에 의하면, 낸드형 플래쉬 메모리 소자의 제조방법이 제공된다. 이 방법은 반도체 기판 내에 소자분리막을 형성하여 복수개의 평행한 활성영역들을 한정하는 것을 구비한다. 상기 활성영역들 상에 상기 활성영역들의 길이 방향을 따라 서로 이격된 복수개의 부유 게이트 전극들을 형성한다. 상기 반도체 기판 상에 상기 부유 게이트 전극들의 상부면 및 측벽들을 콘포말하게 덮는 게이트간 절연막을 형성한다. 상기 게이트간 절연막 상에 도전막을 형성한다. 상기 게이트간 절연막이 노출되도록 상기 도전막을 패터닝하여 상기 부유 게이트 전극들과 중첩되도록 상기 활성영역들 및 소자분리막을 가로지르는 복수개의 평행한 제어 게이트 전극들을 형성한다.
본 발명의 또 다른 태양에 의하면, 플래쉬 메모리 소자가 제공된다. 상기 플래쉬 메모리 소자는 반도체 기판 내에 배치되어 복수개의 평행한 활성영역들을 한정하는 소자분리막을 구비한다. 상기 활성영역들 상에 상기 활성영역들의 길이 방향을 따라 서로 이격된 복수개의 제1 도전막 패턴들이 배치된다. 복수개의 평행한 제2 도전막 패턴들이 상기 제1 도전막 패턴들과 중첩되도록 상기 활성영역들 및 상기 소자분리막을 가로지른다. 상기 제1 도전막 패턴들 및 상기 제2 도전막 패턴들 사이에 개재된 절연막들이 적어도 상기 제1 도전막 패턴들의 측벽들을 덮도록 연장된다.
몇몇 실시예들에서, 상기 제1 도전막 패턴들은 폴리실리콘막일 수 있다. 또한, 상기 제1 도전막 패턴들은 평면도로 부터 보여질때 실질적으로 사각형상을 갖을 수 있다.
다른 실시예들에 있어서, 상기 절연막은 고유전막일 수 있다. 이 경우에, 상기 고유전막은 알루미늄 산화막(AlO), 하프늄 산화막(HfO), 하프늄 실리콘 산화막(HfSiO), 하프늄 알루미늄 산화막(HfAlO), 탄탄륨 산화막(TaO), 지르코늄 산화막(ZrO) 또는 이들의 조합에 의한 적층막일 수 있다.
또 다른 실시예들에 있어서, 상기 절연막은 상기 도전막 패턴들 사이의 활성영역들 및 소자분리막 상으로 더 연장될 수 있다.
또 다른 실시예들에 있어서, 상기 도전막 패턴은 폴리실리콘막을 포함할 수 있다.
또 다른 실시예들에 있어서, 상기 플래쉬 메모리 소자는 상기 제1 도전막 패턴들, 상기 제2 도전막 패턴들 및 상기 절연막을 갖는 상기 반도체 기판의 전면을 덮는 층간 절연막을 더 포함할 수 있다.
본 발명의 또 다른 태양에 의하면, 낸드형 플래쉬 메모리 소자가 제공된다. 상기 낸드형 플래쉬 메모리 소자는 반도체 기판 내에 배치되어 복수개의 평행한 활성영역들을 한정하는 소자분리막을 구비한다. 상기 활성영역들 상에 상기 활성영역들의 길이 방향을 따라 서로 이격된 복수개의 부유 게이트 전극들이 배치된다. 복수개의 평행한 제어 게이트 전극들이 상기 부유 게이트 전극들과 중첩되도록 상기 활성영역들 및 상기 소자분리막을 가로지른다. 상기 부유 게이트 전극들 및 상기 제어 게이트 전극들 사이에 개재된 절연막들이 적어도 상기 부유 게이트 전극들의 측벽들을 덮도록 연장된다.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명 하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 3은 본 발명의 일실시예에 의한 낸드형 플래쉬 메모리 소자의 제조방법을 설명하기 위한 평면도이고, 도 4a 내지 도 7b는 본 발명의 일실시예에 의한 낸드형 플래쉬 메모리 소자의 제조방법을 나타낸 단면도들이다. 도 4a 내지 도 7b에 있어서, 도 4a, 도 5a, 도 6a 및 도 7a는 도 3의 Ⅰ~Ⅰ′선에 따라 취해진 단면도들이고, 도 4b, 도 5b, 도 6b 및 도 7b는 도 3의 Ⅱ~Ⅱ′ 선에 따라 취해진 단면도들이다. 이하에서 설명된 실시예들은 낸드형 플래쉬 메모리 소자에 대하여 설명할 것 이지만 본 발명의 사상이 이에 한정되는 것은 아니며, 노아형 플래쉬 메모리 소자와 같이 부유 게이트 전극, 게이트간 절연막 및 콘트롤 게이트 전극을 구비하는 플래쉬 메모리 소자들에 적용될 수 있음을 당연하다.
도 3, 도 4a 및 도 4b를 참조하면, 반도체 기판(100) 내에 소자분리막(102)을 형성하여 활성영역들(104)을 한정한다. 상기 반도체 기판 (100)은 제1 도전형, 예를 들어 P형 실리콘기판 일 수 있다. 상기 소자분리막(102)은 공지의 얕은 트렌치 분리(shallow trench isolation;STI) 공정에 의하여 형성될 수 있다. 도 3에 도시된 바와 같이 상기 활성영역들(104)은 서로 평행한 라인형상을 갖도록 한정될 수 있다. 상기 활성영역들(104) 상에 터널 절연막(tunnel dielectric layer;106)을 형성한다. 상기 터널 절연막(106)은 실리콘 산화막(SiO), 실리콘 산질화막 (SiON) 또는 고유전막으로 형성될 수 있다. 이 경우, 상기 고유전막은 알루미늄 산화막(AlO), 하프늄 산화막(HfO), 하프늄 실리콘 산화막(HfSiO), 하프늄 알루미늄 산화막(HfAlO), 탄탄륨 산화막(TaO), 지르코늄 산화막(ZrO) 또는 이들의 조합에 의한 적층막일 수 있다.
다음으로, 상기 터널 절연막(106)을 갖는 반도체 기판(100) 상에 제1 도전막(도시하지 않음)을 형성한다. 상기 제1 도전막은 폴리실리콘막으로 형성될 수 있다. 포토 및 식각공정을 사용하여 상기 제1 도전막을 패터닝하여 상기 활성영역들(104) 상에 복수개의 제1 도전막 패턴들을 형성한다. 상기 제1 도전막 패턴들은 낸드형 플래쉬 메모리 소자의 부유 게이트 전극들(108)로써 제공된다. 상기 부유 게이트 전극들(108)은 도 3에 도시된 바와 같이 상기 활성영역들(104)을 따라 일정 한 간격으로 서로 이격되도록 형성되며, 평면도로 부터 보여질때 실질적으로 사각형상을 갖도록 형성될 수 있다. 또한, 상기 부유 게이트 전극들(108)은 상기 활성영역을 가로지르는 길이를 갖도록 형성되며 인접하는 소자분리막(102) 상으로 소정부분 연장될 수 있다. 이어서, 상기 부유게이트 전극들(108) 및 상기 소자분리막(102)을 이온주입 마스크로 사용하여 상기 활성영역 내에 제2 도전형, 예를 들어 N형 불순물 이온들을 주입한다. 그 결과, 상기 부유 게이트 전극들(108) 양옆의 상기 활성영역들(104) 내에 소스/드레인 영역들(110)이 형성된다.
도 3, 도 5a 및 도 5b를 참조하면, 상기 소스/드레인 영역들(110)을 형성한 후에, 상기 반도체 기판(100)의 전면 상에 콘포말한 게이트간 절연막(112)을 형성한다. 즉, 상기 게이트간 절연막(112)은 상기 부유 게이트 전극들(108)의 상부면 및 측벽들을 콘포말하게 덮고, 그들 사이의 상기 활성영역들(104) 및 상기 소자분리막을 덮도록 형성된다. 상술한 바와 같이 상기 부유 게이트 전극들(108)이 사각형상을 갖도록 형성되는 경우에, 상기 게이트간 절연막(112)은 상기 부유 게이트 전극들(108) 각각의 네 측벽들을 모두 덮도록 형성된다. 상기 게이트간 절연막(112)은 단위 셀의 커플링 비율을 향상시켜 프로그램 전압 및 소거 전압을 감소시키기 위하여 고유전막으로 형성하는 것이 바람직하다. 이 경우에, 상기 고유전막은 화학기상증착(CVD)법 또는 원자층 증착(ALD)법을 사용하여 알루미늄 산화막(AlO), 하프늄 산화막(HfO), 하프늄 실리콘 산화막(HfSiO), 하프늄 알루미늄 산화막(HfAlO), 탄탄륨 산화막(TaO), 지르코늄 산화막(ZrO) 또는 이들의 조합에 의한 적층막으로 형성될 수 있다.
다음으로, 상기 게이트간 절연막(112) 상에 제2 도전막(117) 및 캐핑 막(118)을 차례로 형성한다. 상기 제2 도전막(117)은 제2 하부 도전막(114) 및 제2 상부 도전막(116)의 적층막으로 형성될 수 있다. 이 경우에, 상기 제2 하부 도전막(114)은 폴리실리콘막으로 형성될 수 있으며, 상기 제2 상부 도전막(116)은 텅스텐 실리사이드막, 코발트 실리사이드막 또는 니켈 실리사이드막과 같은 금속실리사이드막으로 형성될 수 있다. 또한, 상기 제2 상부 도전막(116)은 텅스텐과 같은 금속막으로 형성될 수 도 있다. 상기 캐핑막(118)은 실리콘질화막(SiN)으로 형성될 수 있다.
도 3, 도 6a 및 도 6b를 참조하면, 상기 게이트간 절연막(112)이 노출되도록 상기 캐핑막(118), 상기 제2 상부 도전막(116) 및 상기 제2 하부 도전막(114)을 차례로 패터닝하여 상기 부유 게이트 전극들(108)과 중첩되도록 상기 활성영역들 (104) 및 상기 소자분리막(102)을 가로지르는 복수개의 평행한 제2 도전막 패턴들 (117′) 및 캐핑막 패턴들(118′)을 형성한다. 상기 제2 도전막 패턴들(117′)은 차례로 적층된 제2 하부 도전막 패턴들(114′) 및 제2 상부 도전막 패턴들(116′)을 포함하며, 상기 낸드형 플래쉬 메모리 소자들의 제어 게이트 전극들(117′)로써 제공된다. 이 경우에, 차례로 적층된 상기 부유 게이트 전극들(108), 게이트간 절연막(112), 제어 게이트 전극들(117′) 및 캐핑막 패턴들(118′)은 상기 낸드형 플래쉬 메모리 소자들의 워드라인 패턴들(120)을 구성한다. 도면들에 도시된 상기 워드라인 패턴들(120)은 낸드형 플래쉬 메모리 소자에 있어서, 스트링 선택 라인(string select line;SSL) 및 접지 선택 라인(ground select line;GSL) 사이에 개 재된 복수개의 평행한 워드라인 패턴들의 일부이다.
한편, 상기 제2 도전막(117) 및 상기 캐핑막(118)은 포토 및 건식식각 공정에 의하여 패터닝될 수 있다. 이 과정에서, 상기 워드라인 패턴들(120) 사이에 노출된 부분의 상기 게이트간 절연막(112)은 식각 종료층의 역할을 한다.
상술한 바와 같이 본 발명에 의하면, 상기 게이트간 절연막(112)을 형성하기 전에 미리, 부유 게이트 전극들(108)을 형성한다. 따라서, 상기 제어 게이트 전극들(117′)을 형성하기 위한 패터닝 공정시에 상기 게이트간 절연막(112)을 식각할 필요가 없게 된다. 그 결과, 상기 게이트간 절연막(112)으로써 고유전막을 사용하더라도 상기 고유전막의 식각시에 발생하는 문제점들을 방지할 수 있다.
도 3, 도 7a 및 도 7b를 참조하면, 상기 워드라인 패턴들(120)의 측벽을 덮는 스페이서들(122)을 형성한다. 상기 스페이서들(122)은 상기 워드라인 패턴들 (120)을 갖는 반도체기판(100)의 전면 상에 콘포말한 실리콘 질화막을 형성하고, 상기 실리콘 질화막을 이방성 식각함으로써 형성될 수 있다. 상기 워드라인 패턴들(120) 및 상기 스페이서들(122)을 갖는 반도체 기판(100)의 전면을 덮는 층간절연막(124)을 형성한다. 상기 워드라인 패턴들(120) 사이의 상기 층간절연막(124)하부에는 상기 게이트간 절연막(112)이 잔존할 수 있다. 상기 층간절연막(124)은 평탄화된 비피에스지 (borophos pho silicate glass;BPSG)막 또는 평탄화된 유에스지(undoped silicate glass;USG)막으로 형성될 수 있다.
이하에서, 도 3, 도 7a 및 도 7b를 계속 참조하여 본 발명의 일실시예에 의한 낸드형 플래쉬 메모리 소자를 설명하기로 한다.
도 3, 도 7a 및 도 7b를 참조하면, 반도체기판(100) 내에 활성영역들(104)을 한정하는 소자분리막(102)이 배치된다. 상기 활성영역들(104)은 서로 평행한 라인 형상을 갖을 수 있다. 상기 활성영역들(104) 상에 상기 활성영역들(104)의 길이 방향을 따라 서로 이격된 복수개의 제1 도전막 패턴들(108)이 배치된다. 상기 제1 도전막 패턴들(108)은 폴리실리콘막일 수 있으며, 상기 낸드형 플래쉬 메모리 소자의 부유 게이트 전극들(108)로써 제공된다. 상기 부유 게이트 전극들(108)은 도 3에 도시된 바와 같이 평면도로 부터 보여질때 실질적으로 사각형상을 갖을 수 있다. 상기 부유 게이트 전극들(108) 및 상기 활성영역들 사이에는 터널 절연막(106)이 개재된다. 상기 터널 절연막(106)은 실리콘 산화막(SiO), 실리콘 산질화막(SiON) 또는 고유전막일 수 있다.
상기 부유 게이트 전극들(108) 상에는 상기 부유 게이트 전극들(108)과 중첩되도록 상기 활성영역들(104) 및 상기 소자분리막(102)을 가로지르는 제2 도전막 패턴들(117′)이 배치된다. 상기 제2 도전막 패턴들(117′)은 차례로 적층된 제2 하부 도전막 패턴들(114′) 및 제2 상부 도전막 패턴들(116′)을 포함할 수 있으며, 상기 낸드형 플래쉬 메모리 소자의 제어 게이트 전극들(117′)로써 제공된다. 상기 제2 하부 도전막 패턴들(114′)은 폴리실리콘막 일 수 있으며, 상기 제2 상부 도전막 패턴들(116′)은 텅스텐 실리사이드막, 코발트 실리사이드막 또는 니켈 실리사이드막과 같은 금속 실리사이드막일 수 있다. 또한, 상기 제2 상부 도전막 패턴들(116′)은 텅스텐과 같은 금속막일 수 도 있다. 상기 제어 게이트 전극들(117′) 상에는 캐핑막 패턴들(118′)이 배치된다. 상기 캐핑막 패턴들(118′)은 실리 콘 질화막일 수 있다.
상기 부유 게이트 전극들(108) 및 상기 제어 게이트 전극들(117) 사이에는 게이트간 절연막(112)이 개재된다. 본 발명에 있어서, 상기 게이트간 절연막(112)은 단위 셀의 커플링 비율을 향상시켜 프로그램 전압 및 소거 전압을 감소시키기 위하여 고유전막인 것이 바람직하다. 이 경우에, 상기 고유전막은 알루미늄 산화막(AlO), 하프늄 산화막(HfO), 하프늄 실리콘 산화막(HfSiO), 하프늄 알루미늄 산화막(HfAlO), 탄탄륨 산화막(TaO), 지르코늄 산화막(ZrO) 또는 이들의 조합에 의한 적층막일 수 있다. 상기 게이트간 절연막(112)은 상기 부유 게이트 전극들(108) 및 상기 제어 게이트 전극들(117) 사이에 개재되고, 적어도 상기 부유 게이트 전극들(108)의 측벽들을 덮도록 연장된다. 상술한 바와 같이, 상기 부유 게이트 전극들(108)이 평면도로 부터 보여질때 사각형상을 갖는 경우에, 상기 게이트간 절연막(112)은 상기 부유 게이트 전극들(108)의 네 측벽들을 모두 덮는다. 더 나아가, 상기 게이트간 절연막(112)은 상기 제어 게이트 전극들(117) 사이의 상기 활성영역들(104) 및 상기 소자분리막(102) 상으로 연장될 수 있다. 즉, 종래 낸드형 플래쉬 메모리 소자와 달리, 상기 게이트간 절연막(112)은 상기 부유 게이트 전극들(108)의 측벽들을 모두 덮도록 배치되며, 상기 제어 게이트 전극들(117) 사이의 상기 활성영역들(104) 및 소자분리막(102) 상에 잔존할 수 있다.
상기 부유 게이트 전극들(108), 상기 제어 게이트 전극들(117′), 그들 사이에 개재된 부분의 상기 게이트간 절연막(112) 및 상기 캐핑막 패턴들(118′)은 상기 낸드형 플래쉬 메모리 소자의 워드라인 패턴들(120)을 구성한다. 상기 워드라 인 패턴들(120)의 측벽들 상에는 실리콘 질화막으로 이루어진 스페이서들(122)가 배치될 수 있다. 또한, 상기 워드라인 패턴들(120) 및 상기 스페이서들(122)을 갖는 반도체기판(100)의 전면을 덮도록 층간절연막(124)이 배치된다. 상기 층간절연막(124)은 평탄화된 비피에스지 (borophos pho silicate glass;BPSG)막 또는 평탄화된 유에스지(undoped silicate glass;USG)막일 수 있다.
상술한 바와 같이 본 발명에 의하면, 플래쉬 메모리 소자의 게이트간 절연막으로써 고유전막을 사용하여 단위셀의 커플링 비율을 향상시킬 수 있다.
또한, 상기 플래쉬 메모리 소자의 제조 공정 중에 상기 고유전막을 식각할 필요가 없게 되어 상기 고유전막 식각시 발생하는 문제점들을 방지 할 수 있다.

Claims (30)

  1. 반도체 기판 내에 소자분리막을 형성하여 복수개의 평행한 활성영역들을 한정하고,
    상기 활성영역들 상에 상기 활성영역들의 길이 방향을 따라 서로 이격된 복수개의 제1 도전막 패턴들을 형성하고,
    상기 반도체 기판 상에 상기 제1 도전막 패턴들의 상부면 및 측벽들을 콘포말하게 덮는 절연막을 형성하고,
    상기 절연막 상에 제2 도전막을 형성하고,
    상기 절연막이 노출되도록 상기 제2 도전막을 패터닝하여 상기 제1 도전막 패턴들과 중첩되도록 상기 활성영역들 및 소자분리막을 가로지르는 복수개의 평행한 제2 도전막 패턴들을 형성하는 것을 포함하는 플래쉬 메모리 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1 도전막 패턴들은 폴리실리콘막으로 형성되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 제1 도전막 패턴들은 평면도로 부터 보여질때 실질적으로 사각형상을 갖도록 형성되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 절연막은 고유전막으로 형성되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 고유전막은 알루미늄 산화막(AlO), 하프늄 산화막(HfO), 하프늄 실리콘 산화막(HfSiO), 하프늄 알루미늄 산화막(HfAlO), 탄탄륨 산화막(TaO), 지르코늄 산화막(ZrO) 또는 이들의 조합에 의한 적층막으로 형성되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 제2 도전막은 폴리실리콘막을 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 제2 도전막은 폴리실리콘막 및 금속 실리사이드막을 적층시키어 형성되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 제1 도전막 패턴들을 형성한 후에, 상기 제1 도전막 패턴들 및 상기 소자분리막을 이온주입 마스크로 사용하여 상기 활성영역에 불순물 이온들을 주입하여 소스/드레인 영역들을 형성하는 것을 더 포함하는 플래쉬 메모리 소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 제2 도전막 패턴들을 형성한 후에, 상기 제2 도전막 패턴들 및 그들에 의하여 노출된 부분의 상기 절연막을 덮는 층간절연막을 형성하는 것을 더 포함하는 플래쉬 메모리 소자의 제조방법.
  10. 반도체 기판 내에 소자분리막을 형성하여 복수개의 평행한 활성영역들을 한정하고,
    상기 활성영역들 상에 상기 활성영역들의 길이 방향을 따라 서로 이격된 복수개의 부유 게이트 전극들을 형성하고,
    상기 반도체 기판 상에 상기 부유 게이트 전극들의 상부면 및 측벽들을 콘포말하게 덮는 게이트간 절연막을 형성하고,
    상기 게이트간 절연막 상에 도전막을 형성하고,
    상기 게이트간 절연막이 노출되도록 상기 도전막을 패터닝하여 상기 부유 게이트 전극들과 중첩되도록 상기 활성영역들 및 소자분리막을 가로지르는 복수개의 평행한 제어 게이트 전극들을 형성하는 것을 포함하는 낸드형 플래쉬 메모리 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 부유 게이트 전극들은 폴리실리콘막으로 형성되는 것을 특징으로 하는 낸드형 플래쉬 메모리 소자의 제조방법.
  12. 제 10 항에 있어서,
    상기 부유 게이트 전극들은 실질적으로 사각형상을 갖도록 형성되는 것을 특직으로 하는 낸드형 플래쉬 메모리 소자의 제조방법.
  13. 제 10 항에 있어서,
    상기 게이트간 절연막은 고유전막으로 형성되는 것을 특징으로 하는 낸드형 플래쉬 메모리 소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 고유전막은 알루미늄 산화막(AlO), 하프늄 산화막(HfO), 하프늄 실리콘 산화막(HfSiO), 하프늄 알루미늄 산화막(HfAlO), 탄탄륨 산화막(TaO), 지르코늄 산화막(ZrO) 또는 이들의 조합에 의한 적층막으로 형성되는 것을 특징으로 하는 낸드형 플래쉬 메모리 소자의 제조방법.
  15. 제 10 항에 있어서,
    상기 도전막은 폴리실리콘막을 포함하는 것을 특징으로 하는 낸드형 플래쉬 메모리 소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 도전막은 폴리실리콘막 및 금속 실리사이드막을 적층시키어 형성되는 것을 특징으로 하는 낸드형 플래쉬 메모리 소자의 제조방법.
  17. 제 10 항에 있어서,
    상기 부유 게이트 전극들을 형성한 후에, 상기 부유 게이트 전극들 및 상기 소자분리막을 이온주입 마스크로 사용하여 상기 활성영역에 불순물 이온들을 주입하여 소스/드레인 영역들을 형성하는 것을 더 포함하는 낸드형 플래쉬 메모리 소자의 제조방법.
  18. 제 10 항에 있어서,
    상기 제어 게이트 전극들을 형성한 후에, 상기 제어 게이트 전극들 및 그들에 의하여 노출된 부분의 상기 게이트간 절연막을 덮는 층간절연막을 형성하는 것을 더 포함하는 낸드형 플래쉬 메모리 소자의 제조방법
  19. 반도체 기판 내에 배치되어 복수개의 평행한 활성영역들을 한정하는 소자분 리막;
    상기 활성영역들 상에 상기 활성영역들의 길이 방향을 따라 서로 이격되도록 배치된 복수개의 제1 도전막 패턴들;
    상기 제1 도전막 패턴들과 중첩되도록 상기 활성영역들 및 상기 소자분리막을 가로지르는 복수개의 평행한 제2 도전막 패턴들; 및
    상기 제1 도전막 패턴들 및 상기 제2 도전막 패턴들 사이에 개재되고, 적어도 상기 제1 도전막 패턴들의 측벽들을 덮도록 연장된 절연막을 포함하는 플래쉬 메모리 소자.
  20. 제 19 항에 있어서,
    상기 제1 도전막 패턴들은 폴리실리콘막인 것을 특징으로 하는 플래쉬 메모리 소자.
  21. 제 19 항에 있어서,
    상기 제1 도전막 패턴들은 평면도로 부터 보여질때 실질적으로 사각형상을 갖는 것을 특징으로 하는 플래쉬 메모리 소자.
  22. 제 19 항에 있어서,
    상기 절연막은 고유전막인 것을 특징으로 하는 플래쉬 메모리 소자.
  23. 제 22 항에 있어서,
    상기 고유전막은 알루미늄 산화막(AlO), 하프늄 산화막(HfO), 하프늄 실리콘 산화막(HfSiO), 하프늄 알루미늄 산화막(HfAlO), 탄탄륨 산화막(TaO), 지르코늄 산화막(ZrO) 또는 이들의 조합에 의한 적층막인 것을 특징으로 하는 플래쉬 메모리 소자.
  24. 제 19 항에 있어서,
    상기 절연막은 상기 도전막 패턴들 사이의 활성영역들 및 소자분리막 상으로 더 연장되는 것을 특징으로 하는 플래쉬 메모리 소자.
  25. 제 19 항에 있어서,
    상기 제2 도전막 패턴은 폴리실리콘막을 포함하는 것을 특징으로 하는 플래쉬 메모리 소자.
  26. 제 19 항에 있어서,
    상기 제1 도전막 패턴들, 상기 제2 도전막 패턴들 및 상기 절연막을 갖는 상기 반도체 기판의 전면을 덮는 층간 절연막을 더 포함하는 플래쉬 메모리 소자.
  27. 반도체 기판 내에 배치되어 복수개의 평행한 활성영역들을 한정하는 소자분리막;
    상기 활성영역들 상에 상기 활성영역들의 길이 방향을 따라 서로 이격되도록 배치된 복수개의 부유 게이트 전극들;
    상기 부유 게이트 전극들과 중첩되도록 상기 활성영역들 및 상기 소자분리막을 가로지르는 복수개의 평행한 제어 게이트 전극들;및
    상기 부유 게이트 전극들 및 상기 제어 게이트 전극들 사이에 개재되고, 적어도 상기 부유 게이트 전극들의 측벽들을 덮도록 연장된 게이트간 절연막을 포함하는 낸드형 플래쉬 메모리 소자.
  28. 제 27 항에 있어서,
    상기 게이트간 절연막은 고유전막인 것을 특징으로 하는 낸드형 플래쉬 메모리 소자.
  29. 제 28 항에 있어서,
    상기 고유전막은 알루미늄 산화막(AlO), 하프늄 산화막(HfO), 하프늄 실리콘 산화막(HfSiO), 하프늄 알루미늄 산화막(HfAlO), 탄탄륨 산화막(TaO) 및 지르코늄 산화막(ZrO) 또는 이들의 조합에 의한 적층막인 것을 특징으로 하는 낸드형 플래쉬 메모리 소자.
  30. 제 27 항에 있어서,
    상기 게이트간 절연막은 상기 제어 게이트 전극들 사이의 활성영역들 및 소 자분리막 상으로 더 연장되는 것을 특징으로 하는 낸드형 플래쉬 메모리 소자.
KR1020040087518A 2004-10-29 2004-10-29 플래쉬 메모리 소자의 제조방법 및 그에 의하여 제조된플래쉬 메모리 소자 KR100593749B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020040087518A KR100593749B1 (ko) 2004-10-29 2004-10-29 플래쉬 메모리 소자의 제조방법 및 그에 의하여 제조된플래쉬 메모리 소자
JP2005315323A JP5116963B2 (ja) 2004-10-29 2005-10-28 フラッシュメモリ素子の製造方法及びそれによって製造されたフラッシュメモリ素子
US11/261,820 US7338849B2 (en) 2004-10-29 2005-10-28 Methods of fabricating flash memory devices and flash memory devices fabricated thereby

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040087518A KR100593749B1 (ko) 2004-10-29 2004-10-29 플래쉬 메모리 소자의 제조방법 및 그에 의하여 제조된플래쉬 메모리 소자

Publications (2)

Publication Number Publication Date
KR20060038293A KR20060038293A (ko) 2006-05-03
KR100593749B1 true KR100593749B1 (ko) 2006-06-28

Family

ID=36262560

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040087518A KR100593749B1 (ko) 2004-10-29 2004-10-29 플래쉬 메모리 소자의 제조방법 및 그에 의하여 제조된플래쉬 메모리 소자

Country Status (3)

Country Link
US (1) US7338849B2 (ko)
JP (1) JP5116963B2 (ko)
KR (1) KR100593749B1 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1786036A1 (en) * 2005-11-11 2007-05-16 STMicroelectronics S.r.l. Floating gate non-volatile memory cell and process for manufacturing
JP4945165B2 (ja) * 2006-04-28 2012-06-06 株式会社東芝 半導体装置の製造方法
KR100780638B1 (ko) * 2006-05-31 2007-11-29 주식회사 하이닉스반도체 플래쉬 메모리 소자 및 그의 제조방법
KR100803663B1 (ko) * 2006-06-29 2008-02-19 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
JP2008016626A (ja) * 2006-07-05 2008-01-24 Toshiba Corp 半導体装置及びその製造方法
JP2008016681A (ja) * 2006-07-06 2008-01-24 Toshiba Corp 不揮発性半導体記憶装置
KR100859256B1 (ko) * 2006-12-28 2008-09-18 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
JP2008210969A (ja) * 2007-02-26 2008-09-11 Renesas Technology Corp 半導体装置およびその製造方法並びに半導体記憶装置およびその製造方法
KR100846977B1 (ko) * 2007-05-16 2008-07-17 주식회사 동부하이텍 정전기 보호 회로를 구비하는 반도체 장치 및 그 제조 방법
TW200908230A (en) * 2007-08-13 2009-02-16 Nanya Technology Corp Non-volatile memory and manufacturing method thereof
JP2009054942A (ja) 2007-08-29 2009-03-12 Toshiba Corp 不揮発性半導体記憶装置
WO2013043184A1 (en) * 2011-09-22 2013-03-28 Intel Corporation Use of etch process post wordline definition to improve data retention in a flash memory device
JP2014183228A (ja) * 2013-03-19 2014-09-29 Rohm Co Ltd 半導体装置および半導体装置の製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5266509A (en) * 1990-05-11 1993-11-30 North American Philips Corporation Fabrication method for a floating-gate field-effect transistor structure
KR100213199B1 (ko) 1996-04-30 1999-08-02 윤종용 불휘발성 반도체 기억 장치 제조방법
JP3735426B2 (ja) * 1996-12-11 2006-01-18 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JPH11163304A (ja) * 1997-11-28 1999-06-18 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JPH11265949A (ja) * 1998-03-17 1999-09-28 Sanyo Electric Co Ltd 不揮発性半導体記憶装置およびその製造方法
KR100297712B1 (ko) * 1998-07-23 2001-08-07 윤종용 고집적화를위한불휘발성메모리및그제조방법
US6037223A (en) * 1998-10-23 2000-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Stack gate flash memory cell featuring symmetric self aligned contact structures
US6159801A (en) * 1999-04-26 2000-12-12 Taiwan Semiconductor Manufacturing Company Method to increase coupling ratio of source to floating gate in split-gate flash
US6720611B2 (en) * 2002-01-28 2004-04-13 Winbond Electronics Corporation Fabrication method for flash memory
KR20030065702A (ko) 2002-01-30 2003-08-09 삼성전자주식회사 부유게이트형 비휘발성 메모리 장치의 제조방법
US6750066B1 (en) * 2002-04-08 2004-06-15 Advanced Micro Devices, Inc. Precision high-K intergate dielectric layer
JP5046464B2 (ja) * 2002-12-18 2012-10-10 株式会社半導体エネルギー研究所 半導体記憶素子の作製方法
JP2004281662A (ja) * 2003-03-14 2004-10-07 Toshiba Corp 半導体記憶装置及びその製造方法
KR100550779B1 (ko) * 2003-12-30 2006-02-08 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법

Also Published As

Publication number Publication date
JP5116963B2 (ja) 2013-01-09
US7338849B2 (en) 2008-03-04
JP2006128702A (ja) 2006-05-18
US20060094188A1 (en) 2006-05-04
KR20060038293A (ko) 2006-05-03

Similar Documents

Publication Publication Date Title
JP5116963B2 (ja) フラッシュメモリ素子の製造方法及びそれによって製造されたフラッシュメモリ素子
KR100697286B1 (ko) 비휘발성 메모리 장치 및 그 형성 방법
US20070228498A1 (en) Semiconductor device and a method of manufacturing the same
US20100187593A1 (en) Nand flash memory and method for manufacturing the same
US7955960B2 (en) Nonvolatile memory device and method of fabricating the same
US20050164457A1 (en) Non-volatile memory devices and methods of fabricating the same
US20070132005A1 (en) Electrically Erasable and Programmable Read Only Memories Including Variable Width Overlap Regions and Methods of Fabricating the Same
US20030127683A1 (en) Nonvolatile memory devices and methods for fabricating the same
KR20000073972A (ko) 플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된 플래쉬 메모리 소자
KR20080099460A (ko) 비휘발성 메모리 소자 및 그 제조방법
US7952133B2 (en) Flash memory and method for manufacturing the same
KR100787943B1 (ko) 비휘발성 기억 소자의 형성 방법
US6242773B1 (en) Self-aligning poly 1 ono dielectric for non-volatile memory
KR100795907B1 (ko) 이이피롬 소자 및 그 형성 방법
KR100683389B1 (ko) 플래시 메모리의 셀 트랜지스터 및 그 제조 방법
CN111180447B (zh) 非易失性存储器及其制造方法
KR20060062554A (ko) 요철구조 활성영역을 갖는 비휘발성메모리소자 및 그제조방법
KR100642383B1 (ko) 개선된 소거효율을 갖는 플래시 메모리소자 및 그 제조방법
US7772639B2 (en) Charge-trap nonvolatile memory devices
KR100940644B1 (ko) 반도체 소자 및 그 제조방법
KR100279001B1 (ko) 플래쉬 메모리 셀의 제조방법
US20090218615A1 (en) Semiconductor device and method of manufacturing the same
JP2023152940A (ja) 不揮発性メモリデバイス
KR100267768B1 (ko) 비휘발성 메모리 소자의 제조방법
US7144774B1 (en) Method of fabricating non-volatile memory

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130531

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140530

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150601

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160531

Year of fee payment: 11