JP5984942B2 - メモリ装置を製造する方法および装置 - Google Patents

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Description

本開示の実施形態は、包括的には、集積回路の分野、より詳細には、フラッシュメモリ装置におけるデータ保持を改善するワード線規定後のエッチングプロセスの使用に関連する技術及び構成に関する。
現在、フラッシュメモリ装置等のメモリ装置は、データ保持問題を有する（experience）場合がある。例えば、メモリ装置は、メモリ装置のアクティブ領域の異物（contamination）により生じるワード線の結合又は短絡による電荷損失を生じる場合がある。メモリ装置におけるデータ保持を増進する技術及び関連構成が必要である。
以下の詳細な説明と添付図面の組合せにより、実施形態は容易に理解されるであろう。この説明を容易にするため、同様の参照数字は同様の構成要素を示す。添付図面の各図において、実施形態は、限定としてではなく、例示として示されている。
いくつかの実施形態に従うメモリ装置の例示的な概略断面図である。
いくつかの実施形態に従う種々の工程後の製作中のメモリ装置の概略図である。 いくつかの実施形態に従う種々の工程後の製作中のメモリ装置の概略図である。 いくつかの実施形態に従う種々の工程後の製作中のメモリ装置の概略図である。 いくつかの実施形態に従う種々の工程後の製作中のメモリ装置の概略図である。
いくつかの実施形態に従うメモリ装置を製作する方法に関するフローダイアグラムである。
いくつかの実施形態に従う本明細書に記載のメモリ装置を含み得る例示的なシステムの概略図である。
本開示の実施形態は、フラッシュメモリ装置におけるデータ保持を改善するためのワード線規定後のエッチングプロセスの使用に関連する技術及び構成を提供する。以下の詳細な説明において、全体を通して同様の数字が同様の部分を示し、本開示の主題が実施され得る実施形態が例として示される、本明細書の一部を成す添付図面が参照される。本開示の範囲から逸脱することなく、他の実施形態が実用化され、構造的又は論理的変更が為され得ることが理解されるべきである。したがって、以下の詳細な説明は、限定的な意味には理解されるべきものではなく、実施形態の範囲は、添付の特許請求の範囲及びその均等物により規定される。
種々の工程が、請求される主題を理解する上で最も役立つ態様で、更に複数の個別の工程として説明される。しかし、説明の順序は、これらの工程が必ず順序に依存することを示唆すると解釈されるべきではない。いくつかの実施形態において、これらの工程が提示した順序で実施されない場合がある。説明した工程は、説明した実施形態と異なる順序で実施される場合がある。種々の追加の工程が実施される場合があり、及び／又は、説明した工程が追加の実施形態において省略される場合がある。
本開示の目的では、「Ａ及び／又はＢ」という用語は、「Ａ」、「Ｂ」又は「Ａ及びＢ」を意味する。本開示の目的では、「Ａ、Ｂ及び／又はＣ」という用語は、「Ａ」、「Ｂ」、「Ｃ」、「Ａ及びＢ」、「Ａ及びＣ」、「Ｂ及びＣ」又は「Ａ、Ｂ及びＣ」を意味する。
説明は、上／下又は横等の視点に基づく説明を使用する場合がある。このような説明は、ただ議論を容易化するために使用されるのであり、本明細書に記載の実施形態の応用を何らかの特定の方向に限定することは意図されない。
説明では、それぞれが、同じ実施形態、又は異なる実施形態の１つ若しくは複数に言及したものであり得る「一実施形態において」又は「実施形態において」の用語が使用され得る。さらに、本開示の実施形態に関して使用される「備える（comprising）」、「含む（including）」、「有する（having）」等の用語は、同義である。
「結合される」という用語は、その派生形とともに、本明細書において使用される場合がある。「結合」は、以下の１つ又は複数を意味し得る。「結合」は、２つ以上の要素が直接の物理的又は電気的接触状態にあることを意味し得る。しかし、「結合」は、２つ以上の要素が相互に間接的に接触状態にあるが、なお、相互に協働又は作用することを意味する場合があり、１つ又は複数の他の要素が、相互に結合されると言われる要素間で結合又は接続されていることを意味する場合がある。
種々の実施形態において、「第２の構造体上に形成された第１の構造体」の用語は、第１の構造体が第２の構造体の上に形成されていることを意味する場合があり、第１の構造体の少なくとも一部が第２の構造体の少なくとも一部と直接の接触状態（例えば、直接の物理的及び／又は電気的接触状態）又は間接の接触状態（例えば、第１の構造体と第２の構造体の間に１つ又は複数の他の構造体を有する等）にあり得る。
本明細書で使用される場合、「モジュール」という用語は、特定用途向け集積回路（ＡＳＩＣ）、電気回路、１つ若しくは複数のソフトウェアプログラム又はファームウェアプログラムを実行するプロセッサ（共用、専用又はグループ）及び／又はメモリ（共用、専用又はグループ）、組合せ論理回路及び／又は記述した機能を提供する他の適切な要素を指すものであり、又は、これらの一部であり、又は、これらを含み得る。
図１は、いくつかの実施形態に従うメモリ装置１００の例示的な断面を概略的に示す。図１は、メモリ装置１００におけるデータ保持を改善するためのワード線（例えば、ワード線構造体１０５ａ）の規定の後にエッチングされた後のメモリ装置１００を表し得る。いくつかの実施形態において、メモリ装置１００は、顧客に出荷される準備ができた状態であり得る最終製品のメモリ装置である。メモリ装置１００は、図示のように結合される、基板１０２と、トンネル誘電体１０４と、電荷蓄積ノード１０６と、層１０８、１１０及び１１２を含むインターポリ誘電体（ＩＰＤ）積層体１１１と、コントロールゲート１１４、キャップ１１６及びライナー１１８を含むワード線構造体１０５ａと、エアギャップ１１９と、電気絶縁層１２０とを含む。メモリ装置１００は、例えば、相変化メモリアンドスイッチ（ＰＣＭＳ）装置又はフラッシュメモリ装置を含む相変化メモリ（ＰＣＭ）装置であり得る。本願の主題は、この点について限定されず、メモリ装置１００は、本明細書に記載の原理から利益を受ける他のタイプのメモリ装置を含み得る。
基板１０２は、例えば、シリコン又はゲルマニウム等の半導体材料から構成され得る。いくつかの実施形態において、基板１０２は、半導体ウェハ上に形成されたダイの基板である。
トンネル誘電体１０４は、基板１０２上に形成され得る。いくつかの実施形態において、トンネル誘電体１０４は、酸化ケイ素（ＳｉＯ２）又は窒化ケイ素（ＳｉＮ）から構成され得る。トンネル誘電体１０４は、他の実施形態において、他の適切な材料を含み得る。
電荷蓄積ノード１０６は、トンネル誘電体１０４上に形成され得る。電荷蓄積ノード１０６は、フローティングゲート又はメモリ装置１００の他の電荷トラップ構造を含み得る。電荷蓄積ノード１０６は、トンネル誘電体１０４を通して基板１０２のアクティブ領域（ＡＡ）に容量結合し得る。電荷蓄積ノード１０６は、導電性材料から構成され得る。いくつかの実施形態において、電荷蓄積ノード１０６は、金属及び／又はポリシリコンから構成され得る。いくつかの実施形態において、電荷蓄積ノード１０６は、窒化ケイ素を含み得る。他の実施形態において、他の材料が、電荷蓄積ノード１０６を形成するために使用され得る。
ＩＰＤ積層体１１１は、電荷蓄積ノード１０６上に形成され得る。いくつかの実施形態において、酸化物−窒化物−酸化物（ＯＮＯ）積層体を提供するよう、層１０８は、ＳｉＯ２から構成され、層１１０は、ＳｉＮから構成され、層１１２は、ＳｉＯ２から構成される。他の実施形態において、ＩＰＤ積層体１１１は、図示の層１０８、１１０及び１１２よりも多いか又は少ない層を含む場合があり、ＩＰＤ積層体１１１は、他の材料を含む場合がある。
コントロールゲート１１４は、ＩＰＤ積層体１１１上に形成され得る。コントロールゲート１１４は、ＩＰＤ積層体１１１上に形成されたワード線構造体１０５ａの一部である。コントロールゲート１１４は、導電性材料から構成され得る。いくつかの実施形態において、コントロールゲート１１４は、例えば、タングステン又はニッケル等の金属から構成され得る。コントロールゲート１１４は、ＩＰＤ積層体１１１を介して電荷蓄積ノード１０６と容量結合し得る。
キャップ１１６は、コントロールゲート１１４上に形成され得る。いくつかの実施形態において、キャップ１１６は、ワード線構造体１０５ａの一部である。キャップ１１６は、例えば、ＳｉＯ２又はＳｉＮ等の電気絶縁材料から構成され得る。いくつかの実施形態において、ワード線構造体１０５ａは、図１の紙面の前後に長さ方向に延びる。
ライナー１１８は、図示のように、コントロールゲート１１４及びキャップ１１６の側壁上を含むワード線構造体１０５ａの側壁上に形成される。いくつかの実施形態において、ライナー１１８は、ＩＰＤ積層体１１１の側壁上に形成され、ライナー１１８がトンネル誘電体１０４に直接接続されるように、トンネル誘電体１０４にまで延びる場合がある。ライナー１１８は、例えば、ＳｉＯ２又はＳｉＮ等の電気絶縁材料から構成され得る。いくつかの実施形態において、ライナー１１８は、２０オングストロームから３０オングストロームの最終厚みＴＦを有する。ライナー１１８は、他の実施形態において、異なる材料から構成され、又は、他の厚みを有し得る。ライナー１１８は、ワード線構造体１０５ａ、ＩＰＤ積層体１１１及び／又は電荷蓄積ノード１０６の材料を酸化から保護し得る。さらに、ライナー１１８は、コントロールゲート１１４からの例えば金属等の異物からアクティブ領域（例えば、図１のＡＡ）を保護し得る。
電気絶縁層１２０は、電気絶縁層１２０がワード線構造体１０５ａ、１０５ｂの間に配置されるエアギャップ１１９をブリッジするように、ワード線構造体１０５ａ、１０５ｂのキャップ１１６上に形成され得る。エアギャップ１１９のエアは、ワード線構造体１０５ａ、１０５ｂの間の誘電体材料として機能し得る。いくつかの実施形態において、ライナー１１８をエッチングするためにワード線規定後のエッチングプロセスを用いて形成されたメモリ装置１００は、エアギャップ１１９がトンネル誘電体１０４を通って基板１０２まで延びるようにトンネル誘電体１０４の材料を除去することにより、より大きいエアギャップ１１９を提供し得る。より大きいエアギャップ１１９は、（例えば、ワード線構造体１０５ａ、１０５ｂを相互に更に容量分離することにより）ワード線構造体１０５ａ、１０５ｂ間の電荷損失を減少させ得る。より大きいエアギャップ１１９は、また、ワード線構造体１０５ａ、１０５ｂの電荷蓄積ノード１０６及び／又はＩＰＤ積層体１１１等の他の構成を容量分離し、したがって、これらの他の構成の容量結合により生じる電荷損失を減少させ得る。エアギャップ１１９の増大により、メモリ装置１００の降伏電圧が増加し、メモリ装置１００におけるデータ保持が増進され得る。いくつかの実施形態において、電気絶縁層１２０は、ＳｉＯ２又はＳｉＮから構成され得る。他の適切な材料が他の実施形態において使用され得る。
いくつかの実施形態において、メモリ装置１００は、例えば、ＮＡＮＤフラッシュメモリ装置等のフラッシュメモリ装置である。本開示の主題は、これに関する限定を受けず、本明細書に記載の技術及び構成は、本明細書に記載の原理から利益を受ける他のタイプの集積回路装置に適用され得る。図１及び図２Ａ〜図２Ｄの構成は、形状が矩形のように概して示されているが、示された構成の外形は、プロセスの変形形態に応じて非矩形の外形を有し得ることはよく理解される。
図２Ａ〜図２Ｄは、いくつかの実施形態に従う種々の工程の後の製作中のメモリ装置２００を概略的に示す。例えば、図１のメモリ装置１００は、図２Ａ〜図２Ｄとの関連で説明する技術に従って製作され得る。
図１及び図２Ａを参照すると、メモリ装置２００は、基板１０２上の層の積層体２５０を形成した後の状態で示されている。層の積層体（又は単に「積層体」２５０）は、トンネル誘電体１０４を形成するように堆積されたトンネル誘電体層２０４を含み得る。積層体２５０は、電荷蓄積ノード１０６を形成するように堆積された電荷蓄積ノード層２０６を更に含み得る。積層体２５０は、各層１０８、１１０及び１１２を有するＩＰＤ積層体１１１を形成するように層２０８、２１０及び２１２として堆積されたＩＰＤ積層体層２１１を更に含み得る。積層体２５０は、コントロールゲート１１４を形成するように堆積されたコントロールゲート層２１４及びキャップ１１６を形成するように堆積されたキャップ層２１６を含むワード線構造層２０５を更に含み得る。
積層体２５０の層は、例えば、化学気相成長法（ＣＶＤ）、物理気相成長法（ＰＶＤ）及び／又は原子層堆積法（ＡＬＤ）を含む任意の適切な堆積技術を用いて堆積され得る。他の実施形態において、他の適切な技術が使用され得る。
図２Ｂを参照すると、メモリ装置２００は、キャップ１１６及びコントロールゲート１１４を含むワード線構造体１０５ａ、１０５ｂと、層１０８、１１０、１１２を含むＩＰＤ積層体１１１と、電荷蓄積ノード１０６とを規定するパターニング工程の後の状態で示されている。パターニング工程は、図示のように、ワード線構造体１０５ａを隣接するワード線構造体１０５ｂから分離させ得る。パターニング工程は、基板１０２上に複数のワード線構造体（例えば、ワード線構造体１０５ａ、１０５ｂ）を形成し得る。パターニング工程は、例えば、図２の積層体２５０の層の材料を除去する複数のリソグラフィー及び／又はエッチング工程を含み得る。いくつかの実施形態において、図２のキャップ層２１６は、下にある層２１４、２１１及び２０６のパターニングのためのハードマスクとして機能する。
図２Ｃを参照すると、メモリ装置２００は、図１のライナー１１８を形成するために使用されるコンフォーマルライナー２１８を形成するように電気絶縁材料を堆積した後の状態で示されている。いくつかの実施形態において、コンフォーマルライナー２１８は、図示のように、側壁面（「側壁」）及び上面（「上部」）を含めて、トンネル誘電体層２０４、電荷蓄積ノード１０６、ＩＰＤ積層体１１１及びワード線構造体１０５ａ、１０５ｂの露出表面上にコンフォーマルに（conformally：共形的に）堆積され得る。コンフォーマルライナー２１８は、例えば、ＡＬＤ又はプラズマ強化ＣＶＤ（ＰＥＣＶＤ）を含むＣＶＤプロセスを用いて堆積され得る。いくつかの実施形態において、コンフォーマルライナー２１８は、４０オングストロームから５０オングストロームの実質的に均一な初期厚みＴＩを有し得る。他の実施形態において、他の適切な堆積技術及び／又は厚みが使用され得る。
図２Ｄを参照すると、メモリ装置２００は、コンフォーマルライナー２１８の少なくとも一部を除去するように図２Ｃのコンフォーマルライナー２１８をエッチング（例えば、ワード線規定後のエッチング）した後の状態で示されている。いくつかの実施形態において、ワード線構造体１０５ａ、１０５ｂ、ＩＰＤ積層体１１１及び電荷蓄積ノード１０６の側壁面上のライナー１１８を形成するように、キャップ１１６の上面からコンフォーマルライナー２１８が実質的に、又は、完全に除去される。側壁上のライナー１１８は、エッチングプロセスによりコンフォーマルライナー２１８よりも減少した厚みを有し得る。いくつかの実施形態において、最終厚みＴＦは、２０オングストロームから３０オングストロームである。他の実施形態において、ライナー１１８は他の厚みを有し得る。
コンフォーマルライナー２１８のエッチングに使用されるエッチングプロセスは、フッ素系イオン／プラズマエッチングプロセスを含むドライエッチングプロセスであり得る。いくつかの実施形態において、エッチングプロセスは、水平面（例えば、その上にワード線構造体１０５ａ、１０５ｂが製作される基板１０２の面に実質的に平行なキャップ１１６の上面等の面）を選択的にエッチングするように異方性のものである。エッチングプロセスは、メモリ装置１００における短絡を生じ得るアクティブ領域（ＡＡ）から異物を除去することにより、メモリ装置１００のデータ保持（例えば、固有（intrinsic）、テールビット（tail bit）等）を増進させ得る。他の実施形態において、他のエッチング化学作用又はエッチングプロセスが使用され得る。例えば、いくつかの実施形態において、メモリ装置２００から潜在的な異物を清掃又は除去するためにドライエッチングプロセスがウェットエッチングプロセスにより補われ得る。
エッチングプロセスは、図２Ｃのトンネル誘電体層２０４上に堆積されたコンフォーマルライナー２１８を除去する場合があり、さらに、トンネル誘電体層２０４の一部を除去して、基板１０２が少なくとも部分的にワード線構造体１０５ａ、１０５ｂの間で露出するようにトンネル誘電体１０４を形成する場合がある。いくつかの実施形態において、エッチングプロセスは、基板１０２に破線で仕切られた凹部領域１０３を形成するように基板１０２の材料を除去し得る。すなわち、エッチングプロセスは、トンネル誘電体層を貫通して基板１０２の材料中に穿孔し得る。凹部領域１０３は、いくつかの実施形態において、より大きいエアギャップ１１９領域を提供し、メモリ装置１００における電荷損失を減少させるようにワード線構造体１０５ａ、１０５ｂを更に分離し得る図１のメモリ装置１００の部分であり得る。いくつかの実施形態において、ワード線構造体１０５ａ、１０５ｂの間のアクティブ領域（ＡＡ）のトンネル誘電体層材料の既定量がエッチングプロセスで除去される。既定量は、約２０オングストロームから３５オングストロームの範囲であり得る。既定量はこれに関して限定されず、他の実施形態において、より少ないか又はより多い値を有し得る。すなわち、エッチングプロセスは、いくつかの実施形態において、ワード線構造体１０５ａ、１０５ｂの間のトンネル誘電体層の材料の一部又はちょうど全部を除去し得る。他の実施形態において、エッチングプロセスは、基板１０２の一部を更に除去し得る。
電気絶縁層（例えば、図１の電気絶縁層１２０）が、エアギャップ（例えば、図１のエアギャップ１１９）を形成するように、図２Ｄのワード線構造体１０５ａ、１０５ｂの上面上に堆積され得る。電気絶縁層の形成は、図２Ｃのコンフォーマルライナー２１８の少なくとも一部を除去するエッチングプロセスに続いて行われ得る。いくつかの実施形態において、堆積したキャップ１１６上の電気絶縁材料に、ワード線構造体１０５ａ、１０５ｂの間の空間をブリッジさせ、ワード線構造体１０５ａ、１０５ｂの間にエアギャップを形成させる「ブレッドローフ（breadloaf）」効果を提供するように、垂直面よりも早くキャップ１１６の上面等の水平面上に選択的に堆積する非コンフォーマル堆積プロセスを用いて電気絶縁層が形成され得る。エアギャップは、他の実施形態において、他の技術に従って形成され得る。
図３は、いくつかの実施形態に従うメモリ装置（例えば、図１のメモリ装置１００）を製作する方法３００のフローダイアグラムである。３０２、３０４、３０６及び３０８の工程は、図１及び図２Ａ〜図２Ｄとの関連で既に説明した実施形態と整合し得る。
３０２において、方法３００は、基板（例えば、図１の基板１０２）上に複数のワード線構造体（例えば、図１のワード線構造体１０５ａ、１０５ｂ）を形成することを含む。いくつかの実施形態において、複数のワード線構造体は、基板上に形成された電荷蓄積ノード層（例えば、図２Ａの電荷蓄積ノード層２０６）上にコントロールゲート層（例えば、図２Ａのコントロールゲート層２１４）を形成するように導電性材料を堆積することにより形成される。導電性材料は、キャップ層（例えば、図２Ａのキャップ層２１６）を形成するように、コントロールゲート層上に堆積され得る。キャップ層、コントロールゲート層及び電荷蓄積ノード層の一部は、複数のワード線構造体及び複数の電荷蓄積ノード（例えば、図２Ｂの電荷蓄積ノード１０６）を規定するように、例えば、パターニングプロセスにより除去され得る。
３０４において、方法３００は、ワード線構造体の表面上にライナー（例えば、図１のライナー１１８）を形成するように、電気絶縁材料を堆積することを更に含む。いくつかの実施形態において、電気絶縁材料は、コントロールゲート（例えば、図１のコントロールゲート１１４）及びキャップ（例えば、図１のキャップ１１６）の側壁面上及びキャップの上面上に堆積され得る。いくつかの実施形態において、ライナーの堆積はコンフォーマルであり得る。
３０６において、方法３００は、ライナーの少なくとも一部を除去するように、ライナーをエッチングすることを更に含む。いくつかの実施形態において、ライナーは、堆積されたライナーの電気絶縁材料をキャップの上面から実質的に除去するように異方性ドライエッチングプロセスを用いてエッチングされる。エッチングは、ワード線構造体の側壁上のライナーの電気絶縁材料の厚みを減少させ得る。いくつかの実施形態において、側壁上のライナーの厚みは、４０オングストローム〜５０オングストロームの厚みから２０オングストローム〜３０オングストロームの厚みに減少し得る。エッチングの後、ライナーの電気絶縁材料は、ワード線の側壁面を実質的に被覆し得る。エッチングプロセスは、トンネル誘電体（例えば、図１のトンネル誘電体１０４）材料を除去する場合があり、基板から、ワード線間に配置された材料の一部さえ除去する場合がある。
３０８において、この方法は、ワード線構造体間にエアギャップ（例えば、図１のエアギャップ１１９）を形成することを更に含む。いくつかの実施形態において、エアギャップは、電気絶縁層（例えば、図１の電気絶縁層１２０）を形成するように、キャップの上面上に電気絶縁材料を選択的に堆積することにより形成される。電気絶縁層は、エアギャップを形成するようにワード線構造体間に配置されたエアポケットをブリッジする。エアギャップのエアは、ワード線構造体間の誘電体材料として機能し得る。
本開示の実施形態は、所望のように構成するよう、任意の適切なハードウェア及び／又はソフトウェアを用いてシステムとして実施され得る。図４は、いくつかの実施形態に従って本明細書で説明したメモリ装置１００を含み得る例示的なシステム４００を概略的に示す。一実施形態において、システム４００は、１つ又は複数のプロセッサ４０４、プロセッサ４０４の少なくとも１つに接続されたシステム制御モジュール４０８、システム制御モジュール４０８に接続されたシステムメモリ４１２、システム制御モジュール４０８に接続された不揮発メモリ（ＮＶＭ）／ストレージ４１６、及びシステム制御モジュール４０８に接続された１つ又は複数の通信インターフェース４２０を含む。
一実施形態のためのシステム制御モジュール４０８は、プロセッサ４０４の少なくとも１つ、及び／又は、システム制御モジュール４０８と通信する任意の適切な装置又は要素への任意の適切なインターフェースを提供する任意の適切なインターフェースコントローラーを含み得る。
システム制御モジュール４０８は、システムメモリ４１２へのインターフェースを提供するメモリコントローラーモジュール４１０を含み得る。メモリコントローラーモジュール４１０は、ハードウェアモジュール、ソフトウェアモジュール及び／又はファームウェアモジュールであり得る。
システムメモリ４１２は、例えば、システム４００のためのデータ及び／又は指示をロード又は記憶するために使用され得る。一実施形態のためのシステムメモリ４１２は、例えば、適切なＤＲＡＭ等の任意の適切な揮発性メモリを含み得る。
一実施形態のためのシステム制御モジュール４０８は、ＮＶＭ／ストレージ４１６及び通信インターフェース（複数の場合もある）４２０へのインターフェースを提供するための１つ又は複数の入／出力（Ｉ／Ｏ）コントローラーを含み得る。
ＮＶＭ／ストレージ４１６は、例えば、データ及び／又は指示を記憶するために使用され得る。ＮＶＭ／ストレージ４１６は、例えば、相変化メモリ（ＰＣＭ）又はフラッシュメモリ等の任意の適切な不揮発性メモリを含むことができ、及び／又は、例えば、１つ若しくは複数のハードディスクドライブ（ＨＤＤ）、１つ若しくは複数のコンパクトディスク（ＣＤ）ドライブ、及び／又は、１つ若しくは複数のデジタル多目的ディスク（ＤＶＤ）ドライブ等の任意の適切な不揮発性ストレージ装置（複数の場合もある）を含み得る。種々の実施形態によると、ＮＶＭ／ストレージ４１６は、本明細書に説明したメモリ装置１００を含む。
製造物が開示される。いくつかの実施形態において、製造物は、例えば、非揮発性メモリ（ＮＶＭ）／ストレージ４１６等の非一時的ストレージを含む。製造物は、製造物に記憶された、プロセッサにより実行されたときに、本明細書に記載の方法の動作を実行させる指示を有し得る。
ＮＶＭ／ストレージ４１６は、システム４００がインストールされた装置の物理的な部分であるストレージリソースを含む場合があり、又は、ＮＶＭ／ストレージ４１６は、この装置の一部である必要は無いが、この装置からアクセスされ得る。例えば、ＮＶＭ／ストレージ４１６は、通信インターフェース（複数の場合もある）４２０を介してネットワーク上でアクセスされ得る。
通信インターフェース（複数の場合もある）４２０は、１つ若しくは複数の有線又は無線ネットワーク上で、及び／又は、任意の他の適切な装置と通信するためのシステム４００のためのインターフェースを提供し得る。
一実施形態については、プロセッサ４０４の少なくとも１つは、例えば、メモリコントローラーモジュール４１０の１つ若しくは複数のシステム制御モジュール４０８のコントローラーのためのロジックとともにパッケージ化され得る。一実施形態については、プロセッサ４０４の少なくとも１つは、システムインパッケージ（ＳｉＰ）を形成するように、システム制御モジュール４０８の１つ又は複数のコントローラーのためのロジックとともにパッケージ化され得る。一実施形態については、プロセッサ４０４の少なくとも１つが、システム制御モジュール４０８の１つ又は複数のコントローラーと同じダイに集積され得る。一実施形態については、プロセッサ４０４の少なくとも１つが、システムオンチップ（ＳｏＣ）を形成するように、システム制御モジュール４０８の１つ又は複数のコントローラーのためのロジックと同じダイに集積され得る。
種々の実施形態において、システム４００は、これらに限定されないが、サーバー、ワークステーション、デスクトップコンピューティング装置又は携帯型コンピューティング装置（例えば、ラップトップ型コンピューティング装置、手持ち型コンピューティング装置、ハンドセット、タブレット、ネットブック等）であり得る。種々の実施形態において、システム４００は、より多くの構成要素若しくはより少ない構成要素及び／又は異なる構造を有し得る。
説明の目的で本明細書に或る特定の実施形態を図示し、記述したが、同じ目的を達成するよう計算された多様な代替的及び／又は均等な実施形態又は実施態様が、本開示の範囲から逸脱することなく図示及び説明された実施形態を置換し得る。本願は、本明細書に記載の実施形態の任意の適用（adaptation）又は変形を包含することが意図される。したがって、本明細書に記載の実施形態は、特許請求の範囲及びその均等物のみにより限定されることが明示的に意図される。
本実施形態の例を下記の各項目として示す。
［項目１］
基板上に複数のワード線構造体を形成する段階であって、前記複数のワード線構造体の個々のワード線構造体が、導電性材料を有するコントロールゲート及び該コントロールゲート上に形成された電気絶縁材料を有するキャップを含む段階と、
前記個々のワード線構造体の表面上にライナーを形成すべく電気絶縁材料を堆積する段階と、
前記ライナーの少なくとも一部を除去すべく前記ライナーをエッチングする段階と、
を含む、方法。
［項目２］
前記複数のワード線構造体を形成する段階は、
前記基板上に形成された電荷蓄積ノード層上にコントロールゲート層を形成するように導電性材料を堆積する段階と、
前記コントロールゲート層と結合されるキャップ層を形成すべく前記コントロールゲート層上に電気絶縁材料を堆積する段階と、
前記複数のワード線構造体及び複数の電荷蓄積ノードを規定すべく、前記キャップ層、前記コントロールゲート層及び前記電荷蓄積ノード層の少なくとも一部を除去する段階と、
を含む、項目１に記載の方法。
［項目３］
前記ライナーを形成するように電気絶縁材料を堆積する段階は、
前記コントロールゲート及び前記キャップの側壁面上及び前記キャップの上面上に電気絶縁材料を堆積する段階を含む、項目１または２に記載の方法。
［項目４］
前記ライナーをエッチングする段階は、
堆積された前記ライナーの前記電気絶縁材料を前記キャップの前記上面から実質的に除去するように異方性ドライエッチングプロセスを用いる段階を含む、項目３に記載の方法。
［項目５］
前記エッチングの後に、前記ライナーの前記電気絶縁材料が前記個々のワード線構造体の前記側壁面を実質的に被覆するように、前記エッチングにより、前記個々のワード線構造体の前記側壁面上の前記ライナーの前記電気絶縁材料の厚みを減少させる、項目４に記載の方法。
［項目６］
前記エッチングにより、前記個々のワード線構造体の前記側壁面上の前記ライナーの前記電気絶縁材料の厚みを２０オングストロームから３０オングストロームの厚みに減少させる、項目５に記載の方法。
［項目７］
前記基板が半導体材料を含み、前記エッチングすることにより前記基板の前記半導体材料の一部を除去する、項目１から６のいずれか１項に記載の方法。
［項目８］
前記ライナーをエッチングする段階の後に、前記複数のワード線構造体の前記個々のワード線構造体の間にエアギャップを形成する段階を含む、項目１から７のいずれか１項に記載の方法。
［項目９］
前記エアギャップを形成する段階が、
前記キャップの上面上に堆積された電気絶縁材料が前記個々のワード線構造体の間に配置されたエアギャップをブリッジして、前記個々のワード線構造体の間に前記エアギャップを形成するように、前記キャップの前記上面上に前記電気絶縁材料を選択的に堆積させる段階を含む、項目８に記載の方法。
［項目１０］
前記ライナーは酸化ケイ素（ＳｉＯ ２ ）又は窒化ケイ素（ＳｉＮ）を含み、
前記キャップは酸化ケイ素（ＳｉＯ ２ ）又は窒化ケイ素（ＳｉＮ）を含み、
前記コントロールゲートは金属を含み、
前記基板はシリコン（Ｓｉ）を含む、項目１から９のいずれか１項に記載の方法。
［項目１１］
基板と、
前記基板上に形成された複数のワード線構造体であって、前記複数のワード線構造体の個々のワード線構造体が、導電性材料を有するコントロールゲート及び該コントロールゲート上に形成された電気絶縁材料を有するキャップを含む、複数のワード線構造体と、
前記コントロールゲートの側壁及び前記キャップの側壁を実質的に被覆するように形成された電気絶縁材料を有するライナーと、
を備える装置。
［項目１２］
前記ライナーは酸化ケイ素（ＳｉＯ ２ ）又は窒化ケイ素（ＳｉＮ）を含む、項目１１に記載の装置。
［項目１３］
前記ライナーは２０オングストロームから３０オングストロームの厚みを有する、項目１１または１２に記載の装置。
［項目１４］
前記ライナーは前記キャップの上面を被覆しない、項目１１から１３のいずれか１項に記載の装置。
［項目１５］
前記コントロールゲートは金属を含み、
前記キャップは酸化ケイ素（ＳｉＯ ２ ）又は窒化ケイ素（ＳｉＮ）を含む、項目１４に記載の装置。
［項目１６］
前記装置は、エアギャップが前記個々のワード線構造体の間に形成されるように、前記キャップの前記上面上に形成された電気絶縁層を更に備え、前記ライナーが前記エアギャップのエアと直接接する、項目１４または１５に記載の装置。
［項目１７］
前記個々のワード線構造体は前記基板上に形成されたトンネル誘電体上に形成され、
前記エアギャップは前記トンネル誘電体内に延びる、項目１６に記載の装置。
［項目１８］
前記トンネル誘電体上に形成された電荷蓄積ノードと、
前記電荷蓄積ノード上に形成されたインターポリ誘電体（ＩＰＤ）積層体と、
を更に備え、
前記個々のワード線構造体は前記インターポリ誘電体（ＩＰＤ）積層体上に形成される、項目１７に記載の装置。
［項目１９］
前記ライナーは最終製品のフラッシュメモリ装置、最終製品の相変化メモリ（ＰＣＭ）装置又は最終製品の相変化メモリスイッチ（ＰＣＭＳ）装置の一部である、項目１１から１８のいずれか１項に記載の装置。
［項目２０］
前記ライナーを含む、前記最終製品のフラッシュメモリ装置、前記最終製品の相変化メモリ（ＰＣＭ）装置又は前記最終製品の相変化メモリスイッチ（ＰＣＭＳ）装置が携帯コンピューティング装置の一部である、項目１９に記載の装置。

Claims (16)

  1. メモリ装置を製造する方法であって、
    基板上に複数のワード線構造体を形成する段階であって、前記複数のワード線構造体の個々のワード線構造体が、導電性材料を有するコントロールゲート及び該コントロールゲート上に形成された電気絶縁材料を有するキャップを含む段階と、
    前記個々のワード線構造体の表面上にライナーを形成すべく電気絶縁材料を堆積する段階と、
    前記ライナーの少なくとも一部を除去すべく前記ライナーをエッチングする段階と、
    前記ライナーをエッチングする段階の後に、前記複数のワード線構造体の前記個々のワード線構造体の間にエアギャップを形成する段階と、
    を含み、
    前記エアギャップを形成する段階が、
    前記キャップの上面上に堆積された電気絶縁材料が前記個々のワード線構造体の間に配置されたエアギャップをブリッジして、前記個々のワード線構造体の間に前記エアギャップを形成するように、前記キャップの前記上面上に前記電気絶縁材料を選択的に堆積させる段階を含み、
    前記基板が半導体材料を含み、前記エッチングすることにより前記基板の前記半導体材料の一部を除去し、
    前記複数のワード線構造体を形成する段階は、
    前記基板上に形成された電荷蓄積ノード層上にコントロールゲート層を形成するように導電性材料を堆積する段階と、
    前記コントロールゲート層と結合されるキャップ層を形成すべく前記コントロールゲート層上に電気絶縁材料を堆積する段階と、
    前記複数のワード線構造体及び複数の電荷蓄積ノードを規定すべく、前記キャップ層、前記コントロールゲート層及び前記電荷蓄積ノード層の少なくとも一部を除去する段階と、
    を含む
    製造方法。
  2. 前記ライナーを形成するように電気絶縁材料を堆積する段階は、
    前記コントロールゲート及び前記キャップの側壁面上及び前記キャップの上面上に電気絶縁材料を堆積する段階を含む、請求項１に記載の製造方法。
  3. 前記ライナーをエッチングする段階は、
    堆積された前記ライナーの前記電気絶縁材料を前記キャップの前記上面から実質的に除去するように異方性ドライエッチングプロセスを用いる段階を含む、請求項２に記載の製造方法。
  4. 前記エッチングの後に、前記ライナーの前記電気絶縁材料が前記個々のワード線構造体の前記側壁面を実質的に被覆するように、前記エッチングにより、前記個々のワード線構造体の前記側壁面上の前記ライナーの前記電気絶縁材料の厚みを減少させる、請求項３に記載の製造方法。
  5. 前記エッチングにより、前記個々のワード線構造体の前記側壁面上の前記ライナーの前記電気絶縁材料の厚みを２０オングストロームから３０オングストロームの厚みに減少させる、請求項４に記載の製造方法。
  6. 前記ライナーは酸化ケイ素（ＳｉＯ２）又は窒化ケイ素（ＳｉＮ）を含み、
    前記キャップは酸化ケイ素（ＳｉＯ２）又は窒化ケイ素（ＳｉＮ）を含み、
    前記コントロールゲートは金属を含み、
    前記基板はシリコン（Ｓｉ）を含む、請求項１から５のいずれか１項に記載の製造方法。
  7. 基板と、
    前記基板上に形成された電荷蓄積ノードと、
    前記電荷蓄積ノード上に形成された複数のワード線構造体であって、前記複数のワード線構造体の個々のワード線構造体が、導電性材料を有するコントロールゲート及び該コントロールゲート上に形成された電気絶縁材料を有するキャップを含む、複数のワード線構造体と、
    前記コントロールゲートの側壁及び前記キャップの側壁を実質的に被覆するように形成された電気絶縁材料を有するライナーと、
    前記キャップの上面上の電気絶縁層と、
    前記個々のワード線構造体の間のエアギャップと、
    を備え、
    前記基板は、前記複数のワード線構造体の間に凹部領域を有する
    装置。
  8. 前記ライナーは酸化ケイ素（ＳｉＯ２）又は窒化ケイ素（ＳｉＮ）を含む、請求項７に記載の装置。
  9. 前記ライナーは２０オングストロームから３０オングストロームの厚みを有する、請求項７または８に記載の装置。
  10. 前記ライナーは前記キャップの上面を被覆しない、請求項７から９のいずれか１項に記載の装置。
  11. 前記コントロールゲートは金属を含み、
    前記キャップは酸化ケイ素（ＳｉＯ２）又は窒化ケイ素（ＳｉＮ）を含む、請求項１０に記載の装置。
  12. 前記ライナーが前記エアギャップのエアと直接接する、請求項１０または１１に記載の装置。
  13. 前記個々のワード線構造体は前記基板上に形成されたトンネル誘電体上に形成される、請求項１２に記載の装置。
  14. 前記トンネル誘電体上に形成された前記電荷蓄積ノードと、
    前記電荷蓄積ノード上に形成されたインターポリ誘電体（ＩＰＤ）積層体と、
    を備え、
    前記個々のワード線構造体は前記インターポリ誘電体（ＩＰＤ）積層体上に形成される、請求項１３に記載の装置。
  15. 前記ライナーは最終製品のフラッシュメモリ装置、最終製品の相変化メモリ（ＰＣＭ）装置又は最終製品の相変化メモリスイッチ（ＰＣＭＳ）装置の一部である、請求項７から１４のいずれか１項に記載の装置。
  16. 前記ライナーを含む、前記最終製品のフラッシュメモリ装置、前記最終製品の相変化メモリ（ＰＣＭ）装置又は前記最終製品の相変化メモリスイッチ（ＰＣＭＳ）装置が携帯コンピューティング装置の一部である、請求項１５に記載の装置。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9153455B2 (en) * 2013-06-19 2015-10-06 Micron Technology, Inc. Methods of forming semiconductor device structures, memory cells, and arrays
KR102302231B1 (ko) * 2015-03-05 2021-09-14 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
US9524982B2 (en) * 2015-03-09 2016-12-20 Kabushiki Kaisha Toshiba Semiconductor device
US10128262B2 (en) 2015-12-26 2018-11-13 Intel Corporation Vertical memory having varying storage cell design through the storage cell stack
JP2019096672A (ja) 2017-11-20 2019-06-20 東芝メモリ株式会社 半導体記憶装置
JP2022041561A (ja) 2020-09-01 2022-03-11 キオクシア株式会社 半導体記憶装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4894697A (en) * 1988-10-31 1990-01-16 International Business Machines Corporation Ultra dense dram cell and its method of fabrication
KR100481860B1 (ko) * 2002-09-10 2005-04-11 삼성전자주식회사 비휘발성 메모리 장치의 게이트 구조체 및 그 형성 방법
KR100542394B1 (ko) * 2003-09-08 2006-01-11 주식회사 하이닉스반도체 플래쉬 메모리 소자의 게이트전극 형성방법
KR100593749B1 (ko) * 2004-10-29 2006-06-28 삼성전자주식회사 플래쉬 메모리 소자의 제조방법 및 그에 의하여 제조된플래쉬 메모리 소자
US20070111449A1 (en) * 2005-11-16 2007-05-17 Hsu-Sheng Yu Non-volatile memory cell and method for manufacturing the same
US8896045B2 (en) * 2006-04-19 2014-11-25 Infineon Technologies Ag Integrated circuit including sidewall spacer
US20080157181A1 (en) * 2006-12-28 2008-07-03 Hynix Semiconductor Inc. Non-volatile memory device and fabrication method thereof
JP2010040994A (ja) * 2008-08-08 2010-02-18 Toshiba Corp 半導体記憶装置、及びその製造方法
JP2010147410A (ja) * 2008-12-22 2010-07-01 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
US8081516B2 (en) * 2009-01-02 2011-12-20 Macronix International Co., Ltd. Method and apparatus to suppress fringing field interference of charge trapping NAND memory
JP4923078B2 (ja) * 2009-03-23 2012-04-25 株式会社東芝 半導体記憶装置及びその半導体記憶装置の製造方法
JP5570953B2 (ja) * 2010-11-18 2014-08-13 株式会社東芝 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法
US8461016B2 (en) * 2011-10-07 2013-06-11 Micron Technology, Inc. Integrated circuit devices and methods of forming memory array and peripheral circuitry isolation

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