JP2019096672A - 半導体記憶装置 - Google Patents

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Abstract

【課題】集積度が高い半導体記憶装置を提供する。【解決手段】半導体記憶装置１は、基板１０と、前記基板の表面と交差した第１方向Ｚに沿ってエアギャップ１３を介して配列された複数の電極膜１２と、前記第１方向Ｚに延びる半導体部材１６と、前記半導体部材１６と各前記電極膜１２との間に設けられた電荷蓄積部材２２と、前記エアギャップ１３の外面に沿って設けられ、比誘電率がシリコン酸化物の比誘電率よりも高い高誘電率膜２５と、を備える。【選択図】図１

Description

実施形態は、半導体記憶装置に関する。
近年、メモリセルを３次元的に集積させた積層型の半導体記憶装置が提案されている。このような積層型の半導体記憶装置においては、半導体基板上に電極膜と絶縁膜が交互に積層された積層体が設けられており、積層体を貫く半導体ピラーが設けられている。そして、電極膜と半導体ピラーの交差部分毎にメモリセルトランジスタが形成される。このような積層型の半導体記憶装置においては、より一層の高集積化を実現するために、電極膜の間隔を可及的に短くすることが要求されている。
特開２００９−２１２２１８号公報
実施形態の目的は、集積度が高い半導体記憶装置を提供することである。
実施形態に係る半導体記憶装置は、基板と、前記基板の表面と交差する第１方向に沿ってエアギャップを介して配列された複数の電極膜と、前記第１方向に延びる半導体部材と、前記半導体部材と各前記電極膜との間に設けられた電荷蓄積部材と、前記エアギャップの外面に沿って設けられ、比誘電率がシリコン酸化物の比誘電率よりも高い高誘電率膜と、を備える。
第１の実施形態に係る半導体記憶装置を示す断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置を示す断面図である。 第２の実施形態に係る半導体記憶装置を示す断面図である。 第３の実施形態に係る半導体記憶装置を示す断面図である。 第４の実施形態に係る半導体記憶装置を示す断面図である。 第５の実施形態に係る半導体記憶装置を示す断面図である。 第６の実施形態に係る半導体記憶装置を示す断面図である。
（第１の実施形態）
以下、第１の実施形態について説明する。
図１は、本実施形態に係る半導体記憶装置を示す断面図である。
図２（ａ）及び（ｂ）は、本実施形態に係る半導体記憶装置を示す断面図であり、（ａ）は電極膜を含む断面を示し、（ｂ）はエアギャップを含む断面を示す。
本実施形態に係る半導体記憶装置は、積層型のＮＡＮＤフラッシュメモリである。
図１、図２（ａ）及び（ｂ）に示すように、本実施形態に係る半導体記憶装置１においては、基板１０が設けられている。基板１０は、半導体性又は導電性のシリコン基板であってもよく、シリコン基板上に設けられた導電膜を有するものであってもよい。基板１０がシリコン基板上に設けられた導電膜を有するものである場合は、シリコン基板と導電膜との間に層間絶縁膜が設けられており、シリコン基板の上層部内及び層間絶縁膜内に、トランジスタ及び配線等を含む回路（図示せず）が形成されていてもよい。基板１０上には、シリコン酸化膜１１が設けられている。
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。基板１０の上面１０ａに対して平行で、且つ、相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とし、基板１０の上面１０ａに対して垂直な方向を「Ｚ方向」とする。また、Ｚ方向のうち、基板１０からシリコン酸化膜１１に向かう方向を「上」ともいい、その逆方向を「下」ともいうが、この表現も便宜的なものであり、重力の方向とは無関係である。
また、本明細書において、「シリコン酸化膜」とは、シリコン酸化物（ＳｉＯ）を主成分とする膜をいい、シリコン（Ｓｉ）及び酸素（Ｏ）を含む。他の構成要素についても同様であり、構成要素の名称に材料名が含まれている場合は、その構成要素の主成分はその材料である。また、一般にシリコン酸化物は絶縁材料であるため、特段の説明が無い限り、シリコン酸化膜は絶縁膜である。他の部材についても同様であり、原則として、その部材の特性は、主成分の特性を反映している。
シリコン酸化膜１１上には、Ｚ方向、すなわち、基板１０の表面と交差する方向に沿って、複数の電極膜１２が相互に離隔して配列されている。電極膜１２は、導電性材料、例えば、タングステン（Ｗ）等の金属材料又は不純物を含有するポリシリコン等により形成されている。電極膜１２の形状はＸ方向に延びる帯状である。複数の電極膜１２のうち、上から１枚以上の電極膜１２はドレイン側選択ゲート電極として機能し、下から１枚以上の電極膜１２はソース側選択ゲート電極として機能し、ドレイン側選択ゲート電極とソース側選択ゲート電極との間に配置された電極膜１２の少なくとも一部はメモリセルの制御電極として機能する。Ｚ方向において隣り合う電極膜１２間には、エアギャップ１３が形成されている。
基板１０上には、Ｚ方向に延びるコア部材１５が設けられている。コア部材１５は、例えばシリコン酸化物等の絶縁材料により形成されている。コア部材１５の形状は、Ｚ方向を軸方向とした柱形であり、例えば、円柱形である。コア部材１５は、Ｚ方向に沿って配列された複数枚の電極膜１２を貫通している。
コア部材１５の側面上には、半導体部材としてのシリコンピラー１６が設けられている。シリコンピラー１６の形状は、Ｚ方向を軸方向とした筒状であり、例えば、円筒形である。シリコンピラー１６の下端は、基板１０に接続されている。シリコンピラー１６の上端（図示せず）は、上層配線（図示せず）に接続されている。
シリコンピラー１６と各電極膜１２、少なくとも制御電極として機能する電極膜１２との間には、トンネル絶縁膜２１、電荷蓄積膜２２及びブロック絶縁膜２３が設けられている。トンネル絶縁膜２１、電荷蓄積膜２２及びブロック絶縁膜２３は、シリコンピラー１６から電極膜１２に向かって、この順に積層されている。トンネル絶縁膜２１、電荷蓄積膜２２及びブロック絶縁膜２３の形状は、シリコンピラー１６を囲む円環状である。また、各電極膜１２は、コア部材１５、シリコンピラー１６、トンネル絶縁膜２１、電荷蓄積膜２２及びブロック絶縁膜２３を囲んでいる。そして、制御電極として機能する１つの電極膜１２と、この電極膜１２とシリコンピラー１６との間に設けられたトンネル絶縁膜２１、電荷蓄積膜２２及びブロック絶縁膜２３により、セルゲート層１７が構成されている。
トンネル絶縁膜２１は、通常は絶縁性であるが、半導体記憶装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜である。トンネル絶縁膜２１においては、シリコンピラー１６から電極膜１２に向かって、シリコン酸化層２１ａ、シリコン窒化層２１ｂ及びシリコン酸化層２１ｃがこの順に積層されている。シリコン酸化層２１ａはシリコンピラー１６に接し、シリコン酸化層２１ｃは電荷蓄積膜２２に接し、シリコン窒化層２１ｂはシリコン酸化層２１ａとシリコン酸化層２１ｃとの間に配置されている。なお、トンネル絶縁膜２１は、シリコン酸化層とシリコン酸窒化層（ＳｉＯＮ）が積層された二層膜、又は、単層のシリコン酸化膜であってもよい。
電荷蓄積膜２２は電荷を蓄積する能力がある電荷蓄積部材であり、例えば電子のトラップサイトを含む材料からなり、例えば、シリコン窒化物（ＳｉＮ）からなる。
ブロック絶縁膜２３は、半導体記憶装置１の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない膜である。ブロック絶縁膜２３においては、シリコンピラー１６から電極膜１２に向かって、シリコン酸化層２３ａ及び高誘電率層２３ｂがこの順に積層されている。シリコン酸化層２３ａは電荷蓄積膜２２に接し、高誘電率層２３ｂは電極膜１２に接している。高誘電率層２３ｂは、比誘電率がシリコン酸化物の比誘電率よりも高い高誘電率材料からなり、例えば、アルミニウム酸化物（ＡｌＯ）、ジルコニウム酸化物（ＺｒＯ）又はシリコン窒化物からなる。
Ｚ方向において隣り合う２つのセルゲート層１７とシリコンピラー１６を含む構造体１８の表面上には、高誘電率膜２５が設けられている。高誘電率膜２５は、構造体１８の表面に沿って連続的に形成されている。すなわち、高誘電率膜２５は、シリコンピラー１６の側面上、トンネル絶縁膜２１の上面上及び下面上、電荷蓄積膜２２の上面上及び下面上、ブロック絶縁膜２３の上面上及び下面上、並びに、電極膜１２の上面上及び下面上に配置されている。高誘電率膜２５は、比誘電率がシリコン酸化物の比誘電率よりも高い高誘電率材料からなり、例えば、アルミニウム酸化物又はハフニウム酸化物（ＨｆＯ）からなる。
高誘電率膜２５のうち、構造体１８における上側のセルゲート層１７の下面に沿った部分を第１部分２５ａとし、下側のセルゲート層１７の上面に沿った部分を第２部分２５ｂとし、シリコンピラー１６の側面に沿った部分を第３部分２５ｃとすると、エアギャップ１３は、第１部分２５ａと第２部分２５ｂとの間に配置されている。また、エアギャップ１３は、第３部分２５ｃの側方に配置されている。換言すれば、高誘電率膜２５は、エアギャップ１３の外面に沿って設けられている。第３部分２５ｃの厚さは、第１部分２５ａ及び第２部分２５ｂと同じ厚さでもよく、厚くてもよく、薄くてもよい。
図１に示すように、高誘電率膜２５は、電極膜１２の上面及び下面の延長面とシリコンピラー１６の側面とが交差する構造体１８のコーナー部分１９上において、他の部分よりも厚く設けられている。このため、図１に示すＺ方向に沿った断面に関して、高誘電率膜２５の第１部分２５ａと第３部分２５ｃの間、及び第２部分２５ｂと第３部分２５ｃの間の位置で、高誘電率膜２５がエアギャップ１３に表出した表面部分であるエアギャップ表出面１３ａの曲率は、コーナー部分１９の曲率よりも小さくなる。すなわち、コーナー部分１９上に設けられた高誘電率膜２５のエアギャップ表出面１３ａは、下地であるコーナー部分１９よりも、緩やかにラウンドしている。
シリコンピラー１６と高誘電率膜２５との間には、トンネル絶縁膜２１、電荷蓄積膜２２及びブロック絶縁膜２３は配置されていない。すなわち、トンネル絶縁膜２１、電荷蓄積膜２２及びブロック絶縁膜２３は、エアギャップ１３により、Ｚ方向に沿って分断されており、分断された各部分は、シリコンピラー１６と電極膜１２との間に配置されている。また、高誘電率膜２５はシリコンピラー１６に接している。
半導体記憶装置１においては、シリコンピラー１６と電極膜１２との交差部分毎に、シリコンピラー１６をチャネルとし、電極膜１２をゲートとし、トンネル絶縁膜２１及びブロック絶縁膜２３をゲート絶縁膜とし、電荷蓄積膜２２を電荷蓄積部材としたメモリセルトランジスタが形成される。
シリコンピラー１６の上端部及び下端部は、ドナー又はアクセプタとなる不純物を含有し、ｐｎ接合が形成される場合がある。一方、シリコンピラー１６におけるメモリセルトランジスタを構成する部分、すなわち、シリコンピラー１６における複数の電極膜１２及び複数のエアギャップ１３に対向した中央部分は、不純物を実質的に含有しないか、又は、ドナー若しくはアクセプタとなる不純物を均一な濃度で含有する。このため、シリコンピラー１６の中央部分にはｐｎ接合が形成されていない。
次に、本実施形態に係る半導体記憶装置１の製造方法について説明する。
先ず、基板１０上にシリコン酸化膜１１を形成し、その上に、電極膜１２と犠牲膜（図示せず）を交互に積層させて、積層体を形成する。犠牲膜は電極膜１２との間でエッチング選択比が取れる膜であればよく、例えば、シリコン酸化膜、シリコン窒化膜又は金属膜であってもよい。
次に、積層体にＺ方向に延び基板１０に到達するメモリホールを形成する。次に、メモリホールの内面上に、高誘電率層２３ｂ、シリコン酸化層２３ａ、電荷蓄積膜２２、シリコン酸化層２１ｃ、シリコン窒化層２１ｂ及びシリコン酸化層２１ａをこの順に形成する。次に、メモリホールの底面上からこれらの層及び膜を除去し、基板１０を露出させる。次に、シリコン酸化層２１ａの側面上にシリコンを堆積させて、シリコンピラー１６を形成する。次に、シリコン酸化物によりメモリホール内を埋め込んで、コア部材１５を形成する。
次に、積層体にスリット（図示せず）を形成し、スリットを介して犠牲膜を除去する。これにより、犠牲膜が除去されたあとに、スペース４０が形成される。更に、スペース４０を介して、シリコンピラー１６と電極膜１２との間に位置した部分以外のブロック絶縁膜２３、電荷蓄積膜２２及びトンネル絶縁膜２１を除去する。次に、スリットを介して、スペース４０の内面上に高誘電率膜２５を形成する。このとき、高誘電率膜２５の形成条件によって、高誘電率膜２５の表面をラウンドさせることができる。次に、スリット内を例えば絶縁性材料により埋め戻す。このとき、スペース４０は埋め戻さない。この結果、スペース４０内における高誘電率膜２５によって埋め込まれなかった部分が、エアギャップ１３となる。すなわち、高誘電率膜２５は、エアギャップ１３の外面に沿って形成される。このようにして、本実施形態に係る半導体記憶装置１が製造される。
次に、本実施形態に係る半導体記憶装置１の動作について説明する。
電極膜１２にシリコンピラー１６よりも高い電位を印加することにより、シリコンピラー１６からトンネル絶縁膜２１を介して電荷蓄積膜２２内に電子を注入する。これにより、メモリセルトランジスタの閾値が上昇する。また、シリコンピラー１６に電極膜１２よりも高い電位を印加することにより、電荷蓄積膜２２内に蓄積された電子をトンネル絶縁膜２１を介して排出させるか、又は、シリコンピラー１６からトンネル絶縁膜２１を介して電荷蓄積膜２２内に正孔を注入して、電荷蓄積膜２２内に蓄積された電子を消滅させる。これにより、メモリセルトランジスタの閾値が低下する。このようにして、メモリセルトランジスタの閾値を変化させることにより、データを記憶する。そして、メモリセルトランジスタの閾値を評価することにより、記憶したデータを読み出す。
次に、本実施形態の効果について説明する。
本実施形態においては、電極膜１２間にエアギャップ１３が形成されているため、電極膜１２間の寄生容量Ｃ１が小さい。このため、電極膜１２を配線として用いたときに、信号の遅延が少ない。この結果、Ｚ方向における電極膜１２の間隔を短くすることができ、半導体記憶装置１の集積度を向上させることができる。
また、本実施形態においては、エアギャップ１３によって電荷蓄積膜２２がメモリセルトランジスタ毎に分断されている。このため、あるメモリセルトランジスタの電荷蓄積膜２２に蓄積された電子が、電荷蓄積膜２２内を拡散して、隣のメモリセルトランジスタの電荷蓄積膜２２に移動することを抑制できる。この結果、半導体記憶装置１はデータリテンションが良好である。また、これにより、Ｚ方向における電荷蓄積膜２２の間隔を短くすることができ、半導体記憶装置１の集積度を向上させることができる。
更に、本実施形態においては、エアギャップ１３によってトンネル絶縁膜２１がメモリセル毎に分断されている。このため、あるメモリセルトランジスタの電荷蓄積膜２２と隣のメモリセルトランジスタのシリコンピラー１６との間に、エアギャップ１３が介在する。この結果、あるメモリセルトランジスタの電荷蓄積膜２２に蓄積された電子に起因する電界が、隣のメモリセルトランジスタの閾値に影響を及ぼすことを抑制できる。このようにして、メモリセルトランジスタ間の干渉を抑制できる。これによっても、半導体記憶装置１の集積度を向上させることができる。
更にまた、本実施形態においては、エアギャップ１３の外面に沿って高誘電率膜２５が設けられている。このため、ある電極膜１２と、シリコンピラー１６におけるこの電極膜１２の隣のエアギャップ１３に囲まれた部分（以下、「セル間部分１６ａ」という）との間に介在するエアギャップ１３の体積が小さくなる。更に、構造体１８のコーナー部分１９上において、高誘電率膜２５が特に厚く設けられてエアギャップ表出面１３ａが緩やかにラウンドしている。このようにして、図１に示すように、ある電極膜１２とその隣のセル間部分１６ａとの間の容量Ｃ２が、高誘電率膜２５が設けられていない場合よりも大きくなっている。これにより、電極膜１２がセル間部分１６ａに及ぼすフリンジ電界が強く、エアギャップ１３に囲まれた部分のシリコンピラー１６にｐｎ接合が形成されていなくてもセル間部分１６ａに確実に反転層を形成し、導通させることができる。この結果、シリコンピラー１６の抵抗を低減することができる。
（第２の実施形態）
次に、第２の実施形態について説明する。
図３は、本実施形態に係る半導体記憶装置を示す断面図である。
図３に示すように、本実施形態に係る半導体記憶装置２においては、前述の第１の実施形態に係る半導体記憶装置１（図１、図２（ａ）及び（ｂ）参照）の構成に加えて、バッファー膜２６が設けられている。バッファー膜２６は絶縁性である。バッファー膜２６のエネルギー障壁は、高誘電率膜２５のエネルギー障壁よりも高い。バッファー膜２６は、例えば、シリコン酸化物により形成されている。
バッファー膜２６は、スペース４０の内面上に設けられており、高誘電率膜２５はバッファー膜２６の表面上に設けられている。すなわち、バッファー膜２６は、シリコンピラー１６と高誘電率膜２５との間、トンネル絶縁膜２１と高誘電率膜２５との間、電荷蓄積膜２２と高誘電率膜２５との間、ブロック絶縁膜２３と高誘電率膜２５との間、及び、電極膜１２と高誘電率膜２５との間に設けられている。バッファー膜２６は高誘電率膜２５に接し、シリコンピラー１６にも接している。
本実施形態によれば、電荷蓄積膜２２の上面上及び下面上に、シリコン酸化物からなり、バリア障壁が高いバッファー膜２６を設けることにより、電荷蓄積膜２２に対して、上方又は下方からの電子の注入及び排出を抑制できる。この結果、電荷蓄積膜２２の電荷保持特性が向上し、メモリセルトランジスタのデータリテンションが向上する。また、近傍のメモリセルトランジスタの動作に伴う誤書込を抑制できる。
また、本実施形態によれば、電極膜１２とセル間部分１６ａとの間に、高誘電率膜２５に加えてバッファー膜２６も介在するため、第１の実施形態と比べて、バッファー膜２６の厚みの分だけ、電極膜１２とセル間部分１６ａとの間に介在するエアギャップ１３の体積が小さくなり、容量Ｃ２（図１参照）がより大きくなる。これにより、セル間部分１６ａにより確実に反転層を形成することができる。
更に、本実施形態によれば、半導体記憶装置２を製造する際に、スペース４０の内面上にシリコン酸化物からなるバッファー膜２６を形成し、その後、バッファー膜２６の表面上に高誘電率膜２５を形成することにより、高誘電率膜２５を安定して形成することができる。
本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第１の実施形態と同様である。
（第３の実施形態）
次に、第３の実施形態について説明する。
図４は、本実施形態に係る半導体記憶装置を示す断面図である。
図４に示すように、本実施形態に係る半導体記憶装置３は、前述の第２の実施形態に係る半導体記憶装置２（図３参照）と比較して、トンネル絶縁膜２１のシリコン酸化層２１ａが、シリコンピラー１６とバッファー膜２６との間にも配置されている点が異なっている。高誘電率膜２５は、シリコン酸化層２１ａ及びバッファー膜２６を介してシリコンピラー１６から離隔されている。
本実施形態によれば、電極膜１２とセル間部分１６ａとの間に、高誘電率膜２５及びバッファー膜２６に加えて、シリコン酸化層２１ａも介在するため、第２の実施形態と比べて、シリコン酸化層２１ａの厚みの分だけ、電極膜１２とセル間部分１６ａとの間に介在するエアギャップ１３の体積が小さくなり、容量Ｃ２（図１参照）がより大きくなる。これにより、セル間部分１６ａにより確実に反転層を形成することができる。
また、本実施形態によれば、半導体記憶装置３を製造する際に、スペース４０を形成するために犠牲膜を除去する工程において、シリコン酸化層２１ａを残留させることにより、シリコンピラー１６が損傷することを防止できる。これにより、メモリセルトランジスタの特性が安定する。
本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第２の実施形態と同様である。
（第４の実施形態）
次に、第４の実施形態について説明する。
図５は、本実施形態に係る半導体記憶装置を示す断面図である。
図５に示すように、本実施形態に係る半導体記憶装置４は、前述の第３の実施形態に係る半導体記憶装置３（図４参照）と比較して、トンネル絶縁膜２１のシリコン酸化層２１ａ及びシリコン窒化層２１ｂが、シリコンピラー１６とバッファー膜２６との間にも配置されている点が異なっている。高誘電率膜２５は、シリコン酸化層２１ａ、シリコン窒化層２１ｂ及びバッファー膜２６を介して、シリコンピラー１６から離隔されている。
本実施形態によれば、電極膜１２とセル間部分１６ａとの間に、高誘電率膜２５、バッファー膜２６及びシリコン酸化層２１ａに加えて、シリコン窒化層２１ｂも介在するため、第３の実施形態と比べて、シリコン窒化層２１ｂの厚みの分だけ、電極膜１２とセル間部分１６ａとの間に介在するエアギャップ１３の体積が小さくなり、容量Ｃ２（図１参照）がより大きくなる。これにより、セル間部分１６ａにより確実に反転層を形成することができる。
また、本実施形態によれば、スペース４０を形成する際のエッチングストッパとしてシリコン窒化層２１ｂを用いることにより、犠牲膜として、例えば、シリコン酸化膜を使用することができる。
本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第３の実施形態と同様である。
（第５の実施形態）
次に、第５の実施形態について説明する。
図６は、本実施形態に係る半導体記憶装置を示す断面図である。
図６に示すように、本実施形態に係る半導体記憶装置５は、前述の第４の実施形態に係る半導体記憶装置４（図５参照）と比較して、トンネル絶縁膜２１のシリコン酸化層２１ａ、シリコン窒化層２１ｂ及びシリコン酸化層２１ｃが、シリコンピラー１６とバッファー膜２６との間にも配置されている点が異なっている。高誘電率膜２５は、シリコン酸化層２１ａ、シリコン窒化層２１ｂ、シリコン酸化層２１ｃ及びバッファー膜２６を介して、シリコンピラー１６から離隔されている。
本実施形態によれば、電極膜１２とセル間部分１６ａとの間に、高誘電率膜２５、バッファー膜２６及びトンネル絶縁膜２１が介在するため、第４の実施形態と比べて、シリコン酸化層２１ｃの厚みの分だけ、電極膜１２とセル間部分１６ａとの間に介在するエアギャップ１３の体積が小さくなり、容量Ｃ２（図１参照）がより大きくなる。これにより、セル間部分１６ａにより確実に反転層を形成することができる。
本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第４の実施形態と同様である。
（第６の実施形態）
次に、第６の実施形態について説明する。
図７は、本実施形態に係る半導体記憶装置を示す断面図である。
図７に示すように、本実施形態に係る半導体記憶装置６においては、前述の第１の実施形態に係る半導体記憶装置１（図１、図２（ａ）及び（ｂ）参照）の構成において、高誘電率膜２５におけるシリコンピラー１６の側面上に配置された第３部分２５ｃに、正の固定電荷３０が保持されている。これにより、シリコンピラー１６のセル間部分１６ａに反転層を形成することがより容易になる。
本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第１の実施形態と同様である。
以上説明した実施形態によれば、集積度が高い半導体記憶装置を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
また、前述の実施形態は、相互に組み合わせて実施することもできる。例えば、前述の第１の実施形態に係る半導体記憶装置１において、前述の第３〜第５の実施形態のように、トンネル絶縁膜２１の一部をシリコンピラー１６と高誘電率膜２５との間に介在させてもよい。更に、二層膜のトンネル絶縁膜２１が形成された場合において、トンネル絶縁膜２１の一部又は全部をシリコンピラー１６と高誘電率膜２５又はバッファー膜２６との間に介在させることもでき、例えば、トンネル絶縁膜２１としてのシリコン酸化層とシリコン酸窒化層の二層膜のうち、シリコンピラー１６側に形成されたシリコン酸化層のみをシリコンピラー１６と高誘電率膜２５又はバッファー膜２６との間に介在させるようにしてもよい。また、第２〜第５の実施形態において、第６の実施形態のように、高誘電率膜２５の第３部分２５ｃに、正の固定電荷３０を保持させてもよい。
１〜６：半導体記憶装置
１０：基板
１０ａ：上面
１１：シリコン酸化膜
１２：電極膜
１３：エアギャップ
１３ａ：エアギャップ表出面
１５：コア部材
１６：シリコンピラー
１６ａ：セル間部分
１７：セルゲート層
１８：構造体
１９：コーナー部分
２１：トンネル絶縁膜
２１ａ：シリコン酸化層
２１ｂ：シリコン窒化層
２１ｃ：シリコン酸化層
２２：電荷蓄積膜
２３：ブロック絶縁膜
２３ａ：シリコン酸化層
２３ｂ：高誘電率層
２５：高誘電率膜
２５ａ：第１部分
２５ｂ：第２部分
２５ｃ：第３部分
２６：バッファー膜
３０：固定電荷
４０：スペース
Ｃ１、Ｃ２：容量

Claims (5)

  1. 基板と、
    前記基板の表面と交差する第１方向に沿ってエアギャップを介して配列された複数の電極膜と、
    前記第１方向に延びる半導体部材と、
    前記半導体部材と各前記電極膜との間に設けられた電荷蓄積部材と、
    前記エアギャップの外面に沿って設けられ、比誘電率がシリコン酸化物の比誘電率よりも高い高誘電率膜と、
    を備えた半導体記憶装置。
  2. 前記高誘電率膜は、前記複数の電極膜のうち前記第１方向に隣り合う２つの電極膜、前記半導体部材、及び、前記２つの電極膜のそれぞれと前記半導体部材との間に配置された２つの前記電荷蓄積部材を含む構造体の表面に沿って連続的に形成されている請求項１記載の半導体記憶装置。
  3. 前記第１方向に沿った断面に関して、前記高誘電率膜における前記２つの電極膜の表面に沿って形成された部分と前記半導体部材の側面に沿って形成された部分の間の位置で前記エアギャップに表出した高誘電率膜表面部分の曲率が、前記２つの電極膜の表面の延長面と前記半導体部材の側面とが交差するコーナー部分における曲率よりも小さい請求項２記載の半導体記憶装置。
  4. 前記電極膜と前記高誘電率膜との間、前記電荷蓄積部材と前記高誘電率膜との間、及び、前記半導体部材と前記高誘電率膜との間に設けられ、エネルギー障壁が前記高誘電率膜のエネルギー障壁よりも高い第１絶縁膜をさらに備えた請求項２記載の半導体記憶装置。
  5. 基板と、
    前記基板上に形成され、前記基板の表面と交差する第１方向に延びる半導体部材と、
    前記半導体部材の側面に対向して配置され、第１の制御電極、及び前記第１の制御電極と前記半導体部材の間に設けられた第１の電荷蓄積部を有する第１のセルゲート層と
    前記基板と前記第１のセルゲート層との間で前記半導体部材の側面に対向して配置され、第２の制御電極、及び前記第２の制御電極と前記半導体部材の間に設けられた第２の電荷蓄積部を有する第２のセルゲート層と、
    前記第１のセルゲート層と第２のセルゲート層の間に形成された高誘電率膜を含む絶縁膜とを備えた半導体記憶装置であって、
    前記絶縁膜は、前記第１のセルゲート層の下面に沿った第１の部分、第２のセルゲート層の上面に沿った第２の部分、及び前記半導体部材の側面に沿った第３の部分を有し、前記第１の部分と前記第２の部分の間にエアギャップが配置されている半導体記憶装置。
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