TWI728258B - 半導體記憶裝置 - Google Patents

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日商東芝記憶體股份有限公司
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Abstract

實施形態提供一種容易調節中性閾值之三維型之半導體記憶裝置。 實施形態之半導體記憶裝置具備：複數個電極膜，其等沿著第1方向彼此隔開地排列；半導體構件，其於上述第1方向上延伸；第1絕緣膜，其設置於上述半導體構件與上述電極膜之間；電荷儲存構件，其設置於上述第1絕緣膜與上述電極膜之間；及第2絕緣膜，其設置於上述電荷儲存構件與上述電極膜之間。上述第2絕緣膜具有：第1部，其與上述電荷儲存構件相接，且包含C、Si及O；及第2部，其與上述電極膜相接，且包含Hf與Al中任一者、及O。

Description

半導體記憶裝置
實施形態係關於一種半導體記憶裝置。
自先前以來，於二維型之半導體記憶裝置中，藉由將電路微細化而謀求大容量化。然而，微細化技術正迎來極限，故為謀求進一步之大容量化而開發三維型之半導體記憶裝置。於三維型之半導體記憶裝置中，於基板上設置將複數個電極膜積層而成之積層體，且設置貫穿積層體之複數個半導體構件，於電極膜與半導體構件之交叉部分形成記憶胞電晶體。
於二維型之半導體記憶裝置中，藉由對成為通道之半導體基板進行離子佈植而控制記憶胞電晶體之中性閾值。然而，於三維型之半導體記憶裝置中，難以對成為通道之半導體構件低濃度且高精度地導入雜質。因此，於三維型之半導體記憶裝置中，難以控制記憶胞電晶體之中性閾值。
實施形態提供一種容易調節中性閾值之三維型之半導體記憶裝置。
實施形態之半導體記憶裝置具備：複數個電極膜，其等沿著第1方向彼此隔開地排列；半導體構件，其於上述第1方向上延伸；第1絕緣膜，其設置於上述半導體構件與上述電極膜之間；電荷儲存構件，其 設置於上述第1絕緣膜與上述電極膜之間；及第2絕緣膜，其設置於上述電荷儲存構件與上述電極膜之間。上述第2絕緣膜具有：第1部，其與上述電荷儲存構件相接，且包含碳(C)、矽(Si)及氧(O)；及第2部，其與上述電極膜相接，且包含鉿(Hf)與鋁(Al)中任一者、及O。
1:半導體記憶裝置
2:半導體記憶裝置
3:半導體記憶裝置
4:半導體記憶裝置
5:半導體記憶裝置
6:半導體記憶裝置
7:半導體記憶裝置
8:半導體記憶裝置
9:半導體記憶裝置
10:半導體記憶裝置
11:半導體記憶裝置
12:半導體記憶裝置
13:半導體記憶裝置
14:半導體記憶裝置
15:半導體記憶裝置
16:半導體記憶裝置
17:半導體記憶裝置
20:矽基板
21:積層體
22:絕緣膜
23:電極膜
25:導電板
26:絕緣板
27:絕緣膜
28:位元線
29:插塞
30:柱狀構件
31:核心構件
32:矽柱
33:隧道絕緣膜
34:電荷儲存膜
35:氧化矽膜
36:高介電常數膜
37:阻擋絕緣膜
41:固定電荷保持膜
42:固定電荷保持膜
43:固定電荷保持構件
44:固定電荷保持膜
51:構造體
53:絕緣構件
54:絕緣構件
55:絕緣膜
57:浮動電極
60:柱狀構件
70:構造體
71:核心構件
72:矽膜
73:隧道絕緣膜
74:電荷儲存膜
75:氧化矽膜
76:高介電常數膜
77:阻擋絕緣膜
80:柱狀構件
81:固定電荷保持構件
82:絕緣膜
83:核心構件
84:固定電荷保持膜
B:區域
C:區域
E:區域
圖1係表示第1實施形態之半導體記憶裝置之俯視圖。
圖2係圖1所示之A-A'線之剖視圖。
圖3係相當於圖1之區域B之剖視圖。
圖4係相當於圖2之區域C之剖視圖。
圖5係表示第2實施形態之半導體記憶裝置之柱狀構件之剖視圖。
圖6係表示第3實施形態之半導體記憶裝置之柱狀構件之剖視圖。
圖7係表示第4實施形態之半導體記憶裝置之柱狀構件之剖視圖。
圖8係表示第5實施形態之半導體記憶裝置之剖視圖。
圖9係圖8所示之D-D'線之剖視圖。
圖10係表示圖8之區域E之剖視圖。
圖11係表示第6實施形態之半導體記憶裝置之柱狀構件之剖視圖。
圖12係表示第7實施形態之半導體記憶裝置之柱狀構件之剖視圖。
圖13係表示第8實施形態之半導體記憶裝置之柱狀構件之剖視圖。
圖14係表示第9實施形態之半導體記憶裝置之柱狀構件之剖視圖。
圖15係表示第10實施形態之半導體記憶裝置之柱狀構件之剖視圖。
圖16係表示第11實施形態之半導體記憶裝置之柱狀構件之剖視圖。
圖17係表示第12實施形態之半導體記憶裝置之柱狀構件之剖視圖。
圖18係表示第13實施形態之半導體記憶裝置之柱狀構件之剖視圖。
圖19係表示第14實施形態之半導體記憶裝置之柱狀構件之剖視圖。
圖20係表示第15實施形態之半導體記憶裝置之柱狀構件之剖視圖。
圖21係表示第16實施形態之半導體記憶裝置之剖視圖。
圖22係表示第17實施形態之半導體記憶裝置之剖視圖。
(第1實施形態)
以下，對第1實施形態進行說明。
圖1係表示本實施形態之半導體記憶裝置之俯視圖。
圖2係圖1所示之A-A'線之剖視圖。
圖3係相當於圖1之區域B之剖視圖。
圖4係相當於圖2之區域C之剖視圖。
再者，各圖係模式性圖，適當誇大及省略地描繪。例如，各構成要素相較於實際情形更少且更大地被描繪。又，於圖間，構成要素之數量及尺寸比等未必一致。關於下述之圖亦同樣。
本實施形態之半導體記憶裝置係三維型之NAND(Not AND，反及)快閃記憶體。
如圖1及圖2所示，於本實施形態之半導體記憶裝置1(以下，亦簡稱為「裝置1」)中，設置有矽基板20。矽基板20例如由矽(Si)之單晶形成。於矽基板20上，設置有積層體21。
以下，於本說明書中，為便於說明，採用XYZ正交座標系統。將矽基板20與積層體21之排列方向設為「Z方向」。將Z方向中之自矽 基板20朝向積層體21之方向亦稱為「上方」，將其相反方向亦稱為「下方」，但該表達係為了方便，其與重力之方向無關。又，將相對於Z方向正交且彼此正交之2個方向設為「X方向」及「Y方向」。
於積層體21中，絕緣膜22及電極膜23沿著Z方向交替積層。絕緣膜22包含絕緣性材料，例如包含矽氧化物(SiO)。電極膜23包含導電性材料，例如包含鎢(W)。於電極膜23之表面之一部分，例如亦可設置將鈦層及氮化鈦層積層而成之障壁金屬層(未圖示)。積層體21之X方向兩端部(未圖示)之形狀為針對每一電極膜23形成有階面之階梯狀。
於積層體21內，設置有沿著XZ平面擴展之板狀之導電板25。導電板25於X方向及Z方向貫穿積層體21，且其下端連接於矽基板20。導電板25由導電性材料形成，例如由鎢及/或矽形成。導電板25沿著Y方向例如等間隔地排列。
於各導電板25之Y方向兩側設置有絕緣板26。絕緣板26例如由矽氧化物等絕緣性材料形成。導電板25藉由絕緣板26而與電極膜23絕緣。利用由1塊導電板25及其兩側之2塊絕緣板26所組成之構造體，而各電極膜23於Y方向上分斷成複數個部分。經分斷之電極膜23之各部分成為於X方向上延伸之配線。再者，某構件「於X方向上延伸」係指該構件之X方向之長度較Y方向之長度及Z方向之長度長。於Y方向上延伸之情形及於Z方向上延伸之情形亦同樣。由絕緣膜22及電極膜23所組成之積層體配置於由1塊導電板25及其兩側之2塊絕緣板26所組成之每一構造體之間。即，於某積層體，設置有沿著Z方向彼此隔開地排列之複數個電極膜23。又，自某積層體觀察，相鄰之積層體配置於Y方向側。
於積層體21中之由導電板25夾著之部分，設置有複數根於 Z方向上延伸之柱狀構件30。柱狀構件30於Z方向上貫通積層體21。柱狀構件30之形狀為中心軸於Z方向上延伸之大致柱狀，例如為大致圓柱狀、大致橢圓柱狀或大致四角柱狀。於以下之說明及圖中，例示柱狀構件30之形狀為圓柱狀之情形。自Z方向觀察，柱狀構件30例如呈錯位狀排列。
於積層體21上設置有絕緣膜27，於絕緣膜27上，設置有於Y方向上延伸之位元線28。於絕緣膜27內設置有插塞29。絕緣膜27亦覆蓋積層體21之階梯狀之端部(未圖示)，亦配置於積層體21之側方、即X方向側及Y方向側。
如圖3及圖4所示，於柱狀構件30，設置有核心構件31。核心構件31由絕緣性材料形成，例如由矽氧化物形成。核心構件31之形狀為中心軸於Z方向上延伸之大致圓柱形。於核心構件31之周圍，設置有矽柱32。矽柱32由作為半導體材料之矽形成。矽柱32之形狀為中心軸於Z方向上延伸之大致圓筒形。矽柱32之下端連接於矽基板20，上端經由插塞29(參照圖2)而連接於位元線28(參照圖2)。
於矽柱32之周圍，自矽柱32側朝向柱狀構件30之外側依序積層有隧道絕緣膜(第1絕緣膜)33、電荷儲存膜34、及固定電荷保持膜41。固定電荷保持膜41與電荷儲存膜34相接。隧道絕緣膜33、電荷儲存膜34、及固定電荷保持膜41之形狀為中心軸於Z方向上延伸之大致圓筒形。
隧道絕緣膜33係通常為絕緣性，但若於裝置1之驅動電壓之範圍內施加某特定之電壓則使隧道電流流過之膜，例如係將氧化矽層、氮化矽層及氧化矽層依序積層而成之ONO(Oxide-Nitride-Oxide，氧化物-氮化物-氧化物)膜。電荷儲存膜34係具有儲存電荷之能力之膜，例如由包 含電子之捕獲部位之絕緣性材料形成，例如包含矽氮化物(SiN)。
固定電荷保持膜41包含固定電荷保持材料。於本說明書中，所謂「固定電荷保持材料」係指可穩定地保持正電荷或負電荷之材料。固定電荷保持材料有複數種，即便組成相同，能夠保持之電荷之極性亦會因成膜條件等製程因素而不同。於下述表1中，表示固定電荷保持材料之一例。
Figure 107127220-A0305-02-0008-1
如表1所示，作為可保持正固定電荷之材料，例如有以500℃以下之溫度進行熱處理所得的含碳之矽氧化物、藉由矽之氮化處理而形成之矽氮化物、及鉿氧化物。另一方面，作為可保持負固定電荷之材料，例如有藉由矽氧化物之氮化處理而形成之矽氮氧化物、藉由沈積法形成之矽氮化物、鋁氧化物、鉿氧化物、及以700℃以上之溫度進行熱處理所得的含碳之矽氧化物。再者，鉿氧化物能夠保持正負之任一種固定電荷，但所保持之固定電荷之極性依存於複數個因素。固定電荷保持膜41只要包含表1所示之固定電荷保持材料中之一種以上之材料即可。例如，可由表1所示之固定電荷保持材料形成固定電荷保持膜41整體，亦可使表1所示之固 定電荷保持材料擴散或分散於包含矽氧化物等之母材中。對於下述其他實施形態之固定電荷保持膜及固定電荷保持構件亦同樣。
如上所述，固定電荷保持膜41包含選自由含碳之矽氧化物、矽氮化物、鉿氧化物、矽氮氧化物、及鋁氧化物所組成之群之1種以上之材料。於本實施形態中，例如，由含碳之矽氧化物形成固定電荷保持膜41，使其保持負固定電荷。
於柱狀構件30之周圍，設置有高介電常數膜36。高介電常數膜36係由介電常數較矽氧化物之介電常數高之高介電常數材料形成，例如由鋁氧化物或鉿氧化物形成。高介電常數膜36設置於電極膜23之上表面上、下表面上、及朝向柱狀構件30之側面上，且未設置於朝向絕緣板26之側面上。高介電常數膜36與固定電荷保持膜41、電極膜23及絕緣膜22相接。藉由固定電荷保持膜41及高介電常數膜36而形成阻擋絕緣膜(第2絕緣膜)37。阻擋絕緣膜37係即便於裝置1之驅動電壓之範圍內施加電壓亦實質上無電流流過之膜。
於積層體21，自上方起之1片或複數片電極膜23作為上部選擇閘極線發揮功能，且針對上部選擇閘極線與矽柱32之每一交叉部分，構成上部選擇閘極電晶體。又，自下方起之1片或複數片電極膜23作為下部選擇閘極線發揮功能，且針對下部選擇閘極線與矽柱32之每一交叉部分，構成下部選擇閘極電晶體。除上部選擇閘極線及下部選擇閘極線以外之電極膜23作為字元線發揮功能，且針對字元線與矽柱32之每一交叉部分，構成記憶胞電晶體。於記憶胞電晶體，矽柱32作為通道發揮功能，電極膜23作為閘極發揮功能。藉此，複數個記憶胞電晶體沿著各矽柱32串聯連接，且於其兩端連接上部選擇閘極電晶體及下部選擇閘極電晶體，形 成NAND串。
其次，對本實施形態之作用效果進行說明。
於本實施形態之半導體記憶裝置1中，於矽柱32與電極膜23之間設置有固定電荷保持膜41。藉此，可調節記憶胞電晶體之中性閾值。
例如，於固定電荷保持膜41保持有負固定電荷之情形時，若不對電極膜23施加如抵消該固定電荷之較高之正電位，則記憶胞電晶體不會成為導通狀態。因此，與不存在負固定電荷之情形相比，自電極膜23觀察之記憶胞電晶體之中性閾值變高。另一方面，於固定電荷保持膜41保持有正固定電荷之情形時，由該固定電荷產生之電場與由電極膜23之正電位產生之電場重疊。因此，與不存在正固定電荷之情形相比，自電極膜23觀察之記憶胞電晶體之中性閾值變低。
藉由以此方式調節記憶胞電晶體之中性閾值而可避免如下不良情況：因中性閾值過低而導致施加至電極膜23(字元線)之讀出電位之控制變得困難，或因中性閾值過高而不得不提高讀出電位，從而伴隨讀出動作產生誤寫入。
(第2實施形態)
其次，對第2實施形態進行說明。
圖5係表示本實施形態之半導體記憶裝置之柱狀構件之剖視圖。
圖5表示相當於圖3之剖面。
如圖5所示，本實施形態之半導體記憶裝置2與上述第1實施形態之半導體記憶裝置1(參照圖1~圖4)相比，不同點在於，設置有氧 化矽膜35及固定電荷保持膜42而代替固定電荷保持膜41。即，阻擋絕緣膜37係由氧化矽膜35、固定電荷保持膜42、及高介電常數膜36所構成。又，柱狀構件30係由核心構件31、矽柱32、隧道絕緣膜33、電荷儲存膜34、氧化矽膜35、及固定電荷保持膜42所構成。
氧化矽膜35由矽氧化物形成，且與電荷儲存膜34及高介電常數膜36相接。固定電荷保持膜42配置於氧化矽膜35內。固定電荷保持膜42之形狀為中心軸於Z方向上延伸之大致圓筒形。固定電荷保持膜42之材料可自表1所示之材料中選擇。例如，固定電荷保持膜42由矽氮化物或鋁氧化物形成，且保持負固定電荷。
半導體記憶裝置2之除上述以外之構成與上述第1實施形態相同。即，半導體記憶裝置2之整體構成如圖1及圖2所示。
於本實施形態中，亦與上述第1實施形態同樣地，可藉由設置固定電荷保持膜42而調節記憶胞電晶體之中性閾值。又，於本實施形態中，固定電荷保持膜42配置於氧化矽膜35內，且未與電荷儲存膜34及高介電常數膜36相接，故可抑制固定電荷保持膜42形成電荷儲存膜34與電極膜23之間之洩漏通道。再者，固定電荷保持膜42亦可配置於氧化矽膜35之表面。於該情形時，亦可藉由氧化矽膜35遮蔽由固定電荷保持膜42形成之電荷儲存膜34與電極膜23之間之洩漏通道，而抑制漏電流。本實施形態之除上述以外之作用效果與上述第1實施形態相同。
(第3實施形態)
其次，對第3實施形態進行說明。
圖6係表示本實施形態之半導體記憶裝置之柱狀構件之剖視圖。
圖6表示相當於圖3之剖面。
如圖6所示，本實施形態之半導體記憶裝置3與上述第1實施形態之半導體記憶裝置1(參照圖1~圖4)相比，不同點在於，於核心構件31內設置有固定電荷保持構件43、及設置有氧化矽膜35而代替固定電荷保持膜41。即，柱狀構件30係由固定電荷保持構件43、核心構件31、矽柱32、隧道絕緣膜33、電荷儲存膜34、及氧化矽膜35構成。又，阻擋絕緣膜37係由氧化矽膜35及高介電常數膜36構成。固定電荷保持構件43之形狀例如為中心軸於Z方向延伸之大致圓柱形。又，於本實施形態中，核心構件31之形狀為中心軸於Z方向延伸之大致圓筒形。
固定電荷保持構件43包含表1所示之固定電荷保持材料。具體而言，固定電荷保持構件43可由表1所示之材料形成，亦可於包含矽氧化物之母材中含有表1所示之材料。例如，固定電荷保持構件43可藉由使表1所示之材料沈積而形成。或者，可藉由如下方式形成固定電荷保持構件43，即，藉由使碳擴散於包含矽氧化物之母材中而形成含碳之矽氧化物、或藉由使氮擴散於包含矽氧化物之母材中而形成矽氮氧化物或矽氮化物、或藉由使鋁擴散於包含矽氧化物之母材中而於母材中形成鋁氧化物、或藉由使鉿擴散於包含矽氧化物之母材中而於母材中形成鉿氧化物。
於本實施形態中，自電極膜23觀察為成為通道之矽柱32之背後設置固定電荷保持構件43，使其保持固定電荷，藉此可調節記憶胞電晶體之閾值。例如，與無固定電荷之情形相比，藉由固定電荷保持構件43保持負固定電荷，可提高記憶胞電晶體之中性閾值。又，與無固定電荷之情形相比，藉由固定電荷保持構件43保持正固定電荷，可降低記憶胞電晶體之中性閾值。
又，由於藉由核心構件31使固定電荷保持構件43與矽柱32隔開，故可抑制截止漏電流流經固定電荷保持構件43內。
本實施形態之除上述以外之構成及作用效果與上述第1實施形態相同。
(第4實施形態)
其次，對第4實施形態進行說明。
圖7係表示本實施形態之半導體記憶裝置之柱狀構件之剖視圖。
圖7表示相當於圖3之剖面。
如圖7所示，本實施形態之半導體記憶裝置4與上述第3實施形態之半導體記憶裝置3(參照圖6)相比，不同點在於，固定電荷保持構件43之形狀為大致圓筒形。於本實施形態中，核心構件31之形狀為大致圓柱形。即，核心構件31配置於固定電荷保持構件43之內側及外側兩者。
根據本實施形態，藉由將固定電荷保持構件43之形狀設為大致圓筒形，可精度良好地控制固定電荷保持構件43與矽柱32之距離。其結果，藉由控制固定電荷保持構件43與矽柱32之距離而可調節記憶胞電晶體之中性閾值。
本實施形態之除上述以外之構成及作用效果與上述第3實施形態相同。
(第5實施形態)
其次，對第5實施形態進行說明。
圖8係表示本實施形態之半導體記憶裝置之剖視圖。
圖9係圖8所示之D-D'線之剖視圖。
圖10係表示圖8之區域E之剖視圖。
如圖8及圖9所示，於本實施形態之半導體記憶裝置5中，於矽基板20上設置有積層體21。於積層體21，絕緣膜22及電極膜23沿著Z方向交替積層。
於積層體21內，構造體51沿著Y方向彼此隔開地排列。構造體51之形狀為沿著XZ平面擴展之大致板狀。因此，於相鄰之構造體51間配置有絕緣膜22及電極膜23。由絕緣膜22及電極膜23所組成之積層體配置於構造體51間之每一區域。即，於某積層體，設置有沿著Z方向彼此隔開地排列之複數個電極膜23。又，自某積層體觀察，相鄰之積層體配置於Y方向側。
於構造體51，柱狀構件60及絕緣構件53沿著X方向交替且彼此相接地排列。自Z方向觀察，柱狀構件60呈錯位狀配置。即，於相鄰之構造體51之間，柱狀構件60之X方向之位置錯開，於每隔1個而配置之構造體51之間，柱狀構件60之X方向之位置相同。柱狀構件60之形狀例如為大致橢圓柱形。柱狀構件60之中心軸於Z方向上延伸，橢圓之長軸於Y方向上延伸，短軸於X方向上延伸。絕緣構件53之形狀為中心軸於Z方向上延伸之大致四角柱形。柱狀構件60之長徑、即Y方向之長度較絕緣構件53之Y方向之長度長。
如圖10所示，柱狀構件60之膜構成與第1實施形態之柱狀構件30(參照圖3及圖4)之膜構成相同。即，於柱狀構件60中，設置有大致橢圓柱形之核心構件31，於核心構件31之周圍，自核心構件31側朝向外 側依序設置有矽柱32、隧道絕緣膜33、電荷儲存膜34、及固定電荷保持膜41。核心構件31、矽柱32、隧道絕緣膜33、電荷儲存膜34、及固定電荷保持膜41之組成與第1實施形態相同。即，固定電荷保持膜41之材料自表1所示之材料中選擇。固定電荷保持膜41例如藉由使表1所示之材料沈積、或使特定之元素擴散於包含矽氧化物等之母材中而形成。
於絕緣構件53中設置有絕緣構件54，於絕緣構件54之朝向Y方向兩側之側面上設置有絕緣膜55。絕緣構件54包含絕緣性材料，例如包含矽氧化物。絕緣膜55包含絕緣性材料，例如包含藉由沈積法形成之矽氧化物。
於由柱狀構件60及絕緣構件53所組成之構造體之朝向Y方向兩側之側面上，設置有高介電常數膜36。高介電常數膜36之組成及配置位置與第1實施形態相同。藉由固定電荷保持膜41及高介電常數膜36而構成阻擋絕緣膜37。阻擋絕緣膜37至少設置於電荷儲存膜34與電極膜23之間。
於本實施形態中，亦針對矽柱32與電極膜23之每一交叉部分，形成將矽柱32設為通道、且將電極膜23設為閘極之記憶胞電晶體。自矽柱32觀察，電極膜23設置於Y方向兩側，且可施加彼此獨立之電位，故針對每一電極膜23形成記憶胞電晶體。例如，於圖10所示之剖面，形成有沿Y方向排列之2個記憶胞電晶體。
根據本實施形態，與上述第1實施形態相比，可使記憶胞電晶體之配置密度提高。
又，於本實施形態中，亦與上述第1實施形態同樣地，藉由使固定電荷保持膜41保持固定電荷而可調節記憶胞電晶體之中性閾值。
本實施形態之除上述以外之構成及作用效果與上述第1實施形態相同。
(第6實施形態)
其次，對第6實施形態進行說明。
圖11係表示本實施形態之半導體記憶裝置之柱狀構件之剖視圖。
圖11表示相當於圖10之剖面。
本實施形態係將上述第2實施形態(參照圖5)與第5實施形態(參照圖8~圖10)組合而成之實施形態。
如圖11所示，本實施形態之半導體記憶裝置6與上述第5實施形態之半導體記憶裝置5相比，不同點在於，設置有氧化矽膜35及固定電荷保持膜42而代替固定電荷保持膜41。固定電荷保持膜42配置於氧化矽膜35內。固定電荷保持膜42之形狀為中心軸於Z方向上延伸之大致圓筒形。固定電荷保持膜42之材料可自表1所示之材料中選擇。
因此，阻擋絕緣膜37係由氧化矽膜35、固定電荷保持膜42、及高介電常數膜36所構成。又，柱狀構件30係由核心構件31、矽柱32、隧道絕緣膜33、電荷儲存膜34、氧化矽膜35、及固定電荷保持膜42所構成。
於本實施形態中，固定電荷保持膜42藉由氧化矽膜35而與電荷儲存膜34及高介電常數膜36隔開，故可抑制固定電荷保持膜42形成電荷儲存膜34與電極膜23之間之洩漏通道。
本實施形態之除上述以外之構成及作用效果與上述第2實施形態及第5實施形態相同。
(第7實施形態)
其次，對第7實施形態進行說明。
圖12係表示本實施形態之半導體記憶裝置之柱狀構件之剖視圖。
圖12表示相當於圖10之剖面。
本實施形態係將上述第3實施形態(參照圖6)與第5實施形態(參照圖8~圖10)組合而成之實施形態。
如圖12所示，本實施形態之半導體記憶裝置7與上述第5實施形態之半導體記憶裝置5相比，不同點在於，於核心構件31內設置有固定電荷保持構件43、及設置有氧化矽膜35而代替固定電荷保持膜41。固定電荷保持構件43之形狀例如為中心軸於Z方向上延伸之大致橢圓柱形。於本實施形態中，核心構件31之形狀為中心軸於Z方向上延伸之大致橢圓筒形。固定電荷保持構件43之組成及形成方法與第3實施形態之固定電荷保持構件43相同。
本實施形態之除上述以外之構成及作用效果與上述第3實施形態及第5實施形態相同。
(第8實施形態)
其次，對第8實施形態進行說明。
圖13係表示本實施形態之半導體記憶裝置之柱狀構件之剖視圖。
圖13表示相當於圖10之剖面。
本實施形態係將上述第4實施形態(參照圖7)與第5實施形態(參照圖8~圖10)組合而成之實施形態。
如圖13所示，本實施形態之半導體記憶裝置8與上述第7實施形態之半導體記憶裝置7(參照圖12)相比，不同點在於，固定電荷保持構件43之形狀為大致圓筒形。於本實施形態中，核心構件31之形狀為大致圓柱形。
根據本實施形態，藉由將固定電荷保持構件43之形狀設為大致圓筒形而可精度良好地控制固定電荷保持構件43與矽柱32之距離，從而利用該距離調節記憶胞電晶體之中性閾值。
本實施形態之除上述以外之構成及作用效果與上述第7實施形態相同。
(第9實施形態)
其次，對第9實施形態進行說明。
圖14係表示本實施形態之半導體記憶裝置之柱狀構件之剖視圖。
圖14表示相當於圖10之剖面。
如圖14所示，本實施形態之半導體記憶裝置9與上述第8實施形態之半導體記憶裝置8(參照圖13)相比，不同點在於，於核心構件31內未設置固定電荷保持構件43、及設置有固定電荷保持膜44而代替絕緣膜55。
即，於本實施形態中，於柱狀構件60，自中心朝向外側依序積層有核心構件31、矽柱32、隧道絕緣膜33、電荷儲存膜34、及氧化矽膜35。又，阻擋絕緣膜37包含氧化矽膜35及高介電常數膜36。進而，於絕緣構件53，設置有包含矽氧化物之絕緣構件54，於絕緣構件54之朝向Y方向兩側之側面上設置有固定電荷保持膜44。
固定電荷保持膜44之材料如表1所示。即，固定電荷保持膜44包含選自由含碳之矽氧化物、矽氮化物、鉿氧化物、矽氮氧化物、及鋁氧化物所組成之群之1種以上之材料。固定電荷保持膜44可由表1所示之材料單獨形成，例如亦可使表1所示之材料擴散於包含矽氧化物之母材中。
於本實施形態中，亦於作為通道之矽柱32與作為閘極之電極膜23之間介存有固定電荷保持膜44，故可藉由固定電荷保持膜44保持之固定電荷之極性及密度而調節記憶胞電晶體之中性閾值。
本實施形態之除上述以外之構成及作用效果與上述第8實施形態相同。
(第10實施形態)
其次，對第10實施形態進行說明。
圖15係表示本實施形態之半導體記憶裝置之柱狀構件之剖視圖。
圖15表示相當於圖10之剖面。
如圖15所示，本實施形態之半導體記憶裝置10與上述第9實施形態之半導體記憶裝置9(參照圖14)相比，不同點在於，於絕緣構件53設置有絕緣膜55，且將固定電荷保持膜44逐片設置於絕緣膜55內。
固定電荷保持膜44沿著XZ平面擴展，且於固定電荷保持膜44之Y方向兩側配置有絕緣膜55。因此，各絕緣構件53包含：絕緣構件54，其包含矽氧化物；絕緣膜55，其設置於絕緣構件54之Y方向兩側，且包含矽氧化物；及固定電荷保持膜44，其逐片設置於各絕緣膜55內。固定電荷保持膜44之材料與第9實施形態中所說明之內容相同。
於本實施形態中，亦與第9實施形態同樣地，可調節記憶胞電晶體之中性閾值。
本實施形態之除上述以外之構成及作用效果與第9實施形態相同。
再者，固定電荷保持膜44並非必須為連續膜，亦可於絕緣膜55內斷續地設置。
(第11實施形態)
其次，對第11實施形態進行說明。
圖16係表示本實施形態之半導體記憶裝置之柱狀構件之剖視圖。
圖16表示相當於圖10之剖面。
如圖16所示，本實施形態之半導體記憶裝置11與上述第10實施形態之半導體記憶裝置10(參照圖15)相比，不同點在於，將固定電荷保持膜44每2片彼此隔開地設置於各絕緣膜55內。
根據本實施形態，可將各固定電荷保持膜44形成為較薄，故根據固定電荷保持膜44之材料而有時容易形成。
本實施形態之除上述以外之構成及作用效果與第10實施形態相同。
再者，亦可於各絕緣膜55內設置3片以上之固定電荷保持膜44。又，各固定電荷保持膜44亦可斷續地設置。進而，亦可使包含表1所示之材料之固定電荷保持粒子呈點狀分散於各絕緣膜55內。
(第12實施形態)
其次，對第12實施形態進行說明。
圖17係表示本實施形態之半導體記憶裝置之柱狀構件之剖視圖。
圖17表示相當於圖10之剖面。
如圖17所示，本實施形態之半導體記憶裝置12與上述第5實施形態之半導體記憶裝置5(參照圖8~圖10)相比，不同點在於，將固定電荷保持膜41之一部分置換為氧化矽膜35。具體而言，柱狀構件60之最外層中，於與絕緣構件53相接之部分設置有固定電荷保持膜41，且於與高介電常數膜36相接之部分設置有氧化矽膜35。固定電荷保持膜41及絕緣膜55均與電荷儲存膜34相接。
根據本實施形態，藉由使固定電荷保持膜41保持固定電荷而可調節記憶胞電晶體之中性閾值，並且藉由使氧化矽膜35介存於電荷儲存膜34與電極膜23之間而可提高該部分之阻擋絕緣膜37之特性，從而更確實地抑制電荷儲存膜34與電極膜23之間之漏電流。
本實施形態之除上述以外之構成及作用效果與上述第5實施形態相同。
(第13實施形態)
其次，對第13實施形態進行說明。
圖18係表示本實施形態之半導體記憶裝置之柱狀構件之剖視圖。
圖18表示相當於圖10之剖面。
如圖18所示，本實施形態之半導體記憶裝置13與上述第12實施形態之半導體記憶裝置12(參照圖17)相比，不同點在於，將氧化矽膜35設置於柱狀構件60之外周面整體，且將固定電荷保持膜41僅設置於氧 化矽膜35內之絕緣構件53之附近。即，固定電荷保持膜41僅與氧化矽膜35相接，而未與電荷儲存膜34及絕緣構件53相接。
根據本實施形態，固定電荷保持膜41與電荷儲存膜34隔開，故可更確實地抑制經由固定電荷保持膜41之漏電流之產生。
本實施形態之除上述以外之構成及作用效果與上述第12實施形態相同。
(第14實施形態)
其次，對第14實施形態進行說明。
圖19係表示本實施形態之半導體記憶裝置之柱狀構件之剖視圖。
圖19表示相當於圖10之剖面。
如圖19所示，本實施形態之半導體記憶裝置14與上述第9實施形態之半導體記憶裝置9(參照圖14)相比，不同點在於，設置有導電性之浮動電極57而代替絕緣性之電荷儲存膜34。浮動電極57例如包含多晶矽等導電性材料，且作為電荷儲存構件發揮功能。
於各柱狀構件60中，浮動電極57及氧化矽膜35藉由絕緣構件53而沿著Y方向分離成2個。絕緣構件53與隧道絕緣膜33相接。又，浮動電極57沿著Z方向依每一電極膜23被分斷。藉此，浮動電極57依每一記憶胞電晶體而設置，並且周圍由絕緣材料包圍而成為電性浮動狀態。
根據本實施形態，藉由將電荷儲存構件設為導電性之浮動電極57，可儲存更多電荷，記憶胞電晶體之閾值之變化幅度變大。又，由於在絕緣構件53設置有固定電荷保持膜44，故可調節記憶胞電晶體之中性閾值。
本實施形態之除上述以外之構成及作用效果與上述第9實施形態相同。
(第15實施形態)
其次，對第15實施形態進行說明。
圖20係表示本實施形態之半導體記憶裝置之柱狀構件之剖視圖。
圖20表示相當於圖10之剖面。
本實施形態係將上述第14實施形態(參照圖19)與第10實施形態(參照圖15)組合而成之實施形態。
如圖20所示，本實施形態之半導體記憶裝置15與上述第14實施形態之半導體記憶裝置14(參照圖19)相比，不同點在於，於絕緣構件53設置有絕緣膜55，且將固定電荷保持膜44逐片設置於絕緣膜55內。固定電荷保持膜44之位置、形狀及材料與第10實施形態中所說明之內容相同。
於本實施形態中，由於固定電荷保持膜44與浮動電極57隔開，故可更確實地抑制經由固定電荷保持膜44之洩漏。
本實施形態之除上述以外之構成及作用效果與第14實施形態及第10實施形態相同。
(第16實施形態)
其次，對第16實施形態進行說明。
圖21係表示本實施形態之半導體記憶裝置之剖視圖。
與上述第5實施形態(參照圖8及圖9)同樣地，於本實施形態 之半導體記憶裝置16中，於矽基板20上設置有積層體21，且於積層體21，絕緣膜22及電極膜23沿著Z方向交替積層。
如圖21所示，於積層體21內，設置有複數個構造體70。構造體70沿著Y方向彼此隔開地排列。各構造體70之形狀為沿著XZ平面擴展之大致板狀。構造體70於Z方向貫穿積層體21。
於構造體70，於Y方向中央部設置有核心構件71。於核心構件71之Y方向兩側，於自核心構件71離開之方向上依序積層有矽膜72、隧道絕緣膜73、電荷儲存膜74、氧化矽膜75、及高介電常數膜76。核心構件71、矽膜72、隧道絕緣膜73、電荷儲存膜74、氧化矽膜75、及高介電常數膜76之組成分別與第5實施形態中之核心構件31、矽柱32、隧道絕緣膜33、電荷儲存膜34、氧化矽膜35、及高介電常數膜36相同。藉由氧化矽膜75及高介電常數膜76構成阻擋絕緣膜77。矽膜72連接於矽基板20(參照圖9)。
又，於構造體70內設置有柱狀構件80。柱狀構件80之形狀例如為橢圓柱形，且其中心軸於Z方向上延伸，長軸於Y方向上延伸，短軸於X方向上延伸。柱狀構件80於Z方向貫穿構造體70。於柱狀構件80，於包含柱狀構件80之中心軸之位置設置有固定電荷保持構件81。固定電荷保持構件81之形狀為較柱狀構件80細一圈之橢圓柱形。固定電荷保持構件81包含表1所示之材料。自Z方向觀察，於固定電荷保持構件81之周圍設置有絕緣膜82。絕緣膜82例如包含矽氧化物等絕緣性材料，其形狀為包圍固定電荷保持構件81之橢圓筒形。
構造體70中，核心構件71、矽膜72、隧道絕緣膜73、及電荷儲存膜74由柱狀構件80沿著X方向分斷。另一方面，氧化矽膜75及高介 電常數膜76未由柱狀構件80分斷。
於半導體記憶裝置16中，針對矽膜72與電極膜23之每一交叉部分，形成記憶胞電晶體。而且，藉由使固定電荷保持構件81保持正或負的固定電荷而可調節記憶胞電晶體之中性閾值。
本實施形態之除上述以外之構成及作用效果與上述第5實施形態相同。
(第17實施形態)
其次，對第17實施形態進行說明。
圖22係表示本實施形態之半導體記憶裝置之剖視圖。
如圖22所示，本實施形態之半導體記憶裝置17與上述第16實施形態之半導體記憶裝置16(參照圖21)相比，不同點在於，設置有核心構件83而代替固定電荷保持構件81、及於絕緣膜82內設置有固定電荷保持膜84。核心構件83例如包含矽氧化物等絕緣性材料。固定電荷保持膜84包含表1所示之材料。固定電荷保持膜84之形狀為中心軸於Z方向上延伸之大致橢圓筒形。固定電荷保持膜84之內表面及外表面與絕緣膜82相接。
根據本實施形態，藉由將固定電荷保持膜84之形狀設為筒狀而可精度良好地控制與電極膜23之距離，從而可利用該距離調節記憶胞電晶體之中性閾值。
本實施形態之除上述以外之構成及作用效果與上述第16實施形態相同。
根據以上所說明之實施形態，可實現容易調節中性閾值之 三維型之半導體記憶裝置。
以上，已對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出，並非意欲限定發明之範圍。該等新穎之實施形態能以其他各種形態實施，可於不脫離發明之主旨之範圍內進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其等效物之範圍內。又，上述實施形態亦可相互組合而實施。
[相關申請案]
本申請案享有以日本專利申請案2018-27165號(申請日：2018年2月19日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
23‧‧‧電極膜
30‧‧‧柱狀構件
31‧‧‧核心構件
32‧‧‧矽柱
33‧‧‧隧道絕緣膜
34‧‧‧電荷儲存膜
36‧‧‧高介電常數膜
37‧‧‧阻擋絕緣膜
41‧‧‧固定電荷保持膜
B‧‧‧區域

Claims (6)

  1. 一種半導體記憶裝置，其包含：複數個電極膜，其等沿著第1方向彼此隔開地排列；半導體構件，其於上述第1方向上延伸；第1絕緣膜，其設置於上述半導體構件與上述電極膜之間；電荷儲存構件，其設置於上述第1絕緣膜與上述電極膜之間；及第2絕緣膜，其設置於上述電荷儲存構件與上述電極膜之間；且上述第2絕緣膜具有：第1部，其與上述電荷儲存構件相接，且包含含碳之矽氧化物；及第2部，其設置於上述電極膜與上述第1部之間，且設置於上述電極膜之一者之於上述第1方向上之兩側，且包含鉿氧化物或鋁氧化物。
  2. 如請求項1之半導體記憶裝置，其中上述第1部之第1區域與上述第2部之第2區域相接，上述第1區域包含含碳之矽氧化物，且上述第2區域包含鉿氧化物或鋁氧化物。
  3. 一種半導體記憶裝置，其包含：複數個電極膜，其等沿著第1方向彼此隔開地排列；半導體構件，其於上述第1方向上延伸； 第1絕緣膜，其設置於上述半導體構件與上述電極膜之間；電荷儲存構件，其設置於上述第1絕緣膜與上述電極膜之間；及第2絕緣膜，其設置於上述電荷儲存構件與上述電極膜之間；且上述第2絕緣膜具有：第1部，其與上述電荷儲存構件相接，且包含矽氧化物；及第2部，其設置於上述電極膜與上述第1部之間，且設置於上述電極膜之一者之於上述第1方向上之兩側，且包含鉿氧化物或鋁氧化物；且上述第1部中，包含自由含碳之矽氧化物、矽氮化物、鉿氧化物、矽氮氧化物、及鋁氧化物所成之群中選出之1種以上之材料。
  4. 一種半導體記憶裝置，其包含：複數個電極膜，其等沿著第1方向彼此隔開地排列；絕緣構件，其於上述第1方向延伸，且包含自由含碳之矽氧化物、矽氮化物、鉿氧化物、及鋁氧化物所成之群中選出之1種以上之材料；半導體構件，其設置於上述絕緣構件與上述電極膜之間；第1絕緣膜，其設置於上述半導體構件與上述電極膜之間；電荷儲存構件，其設置於上述第1絕緣膜與上述電極膜之間；及第2絕緣膜，其設置於上述電荷儲存構件與上述電極膜之間。
  5. 如請求項1至4中任一項之半導體記憶裝置，其中上述半導體構件貫穿上述複數個電極膜。
  6. 如請求項1至4中任一項之半導體記憶裝置，其進而包含沿著上述第1方向彼此隔開地排列之複數個其他電極膜，且上述半導體構件係配置於上述複數個電極膜與上述複數個其他電極膜之間。
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