CN110176456A - 半导体存储装置 - Google Patents

半导体存储装置 Download PDF

Info

Publication number
CN110176456A
CN110176456A CN201810885813.1A CN201810885813A CN110176456A CN 110176456 A CN110176456 A CN 110176456A CN 201810885813 A CN201810885813 A CN 201810885813A CN 110176456 A CN110176456 A CN 110176456A
Authority
CN
China
Prior art keywords
film
component
fixed charge
semiconductor storage
insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201810885813.1A
Other languages
English (en)
Inventor
中塚圭祐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Publication of CN110176456A publication Critical patent/CN110176456A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

实施方式提供一种容易调节中性阈值的三维型的半导体存储装置。实施方式的半导体存储装置具备：多个电极膜，沿着第1方向彼此隔开地排列；半导体构件，在所述第1方向上延伸；第1绝缘膜，设置在所述半导体构件与所述电极膜之间；电荷蓄积构件，设置在所述第1绝缘膜与所述电极膜之间；及第2绝缘膜，设置在所述电荷蓄积构件与所述电极膜之间。所述第2绝缘膜具有：第1部，与所述电荷蓄积构件相接，且包含C、Si及O；及第2部，与所述电极膜相接，且包含Hf与Al中任一者、及O。

Description

半导体存储装置
[相关申请]
本申请享有以日本专利申请2018-27165号(申请日：2018年2月19日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及一种半导体存储装置。
背景技术
以往，在二维型的半导体存储装置中，通过将电路微细化而谋求大容量化。然而，微细化技术正迎来极限，所以，为谋求进一步的大容量化而开发三维型的半导体存储装置。在三维型的半导体存储装置中，在衬底上设置将多个电极膜积层而成的积层体，且设置贯穿积层体的多个半导体构件，在电极膜与半导体构件的交叉部分形成存储单元晶体管。
在二维型的半导体存储装置中，通过对成为通道的半导体衬底进行离子注入而控制存储单元晶体管的中性阈值。然而，在三维型的半导体存储装置中，难以对成为通道的半导体构件低浓度且高精度地导入杂质。因此，在三维型的半导体存储装置中，难以控制存储单元晶体管的中性阈值。
发明内容
实施方式提供一种容易调节中性阈值的三维型的半导体存储装置。
实施方式的半导体存储装置具备：多个电极膜，沿着第1方向彼此隔开地排列；半导体构件，在所述第1方向上延伸；第1绝缘膜，设置在所述半导体构件与所述电极膜之间；电荷蓄积构件，设置在所述第1绝缘膜与所述电极膜之间；及第2绝缘膜，设置在所述电荷蓄积构件与所述电极膜之间。所述第2绝缘膜具有：第1部，与所述电荷蓄积构件相接，且包含C、Si及O；及第2部，与所述电极膜相接，且包含Hf与Al中任一者、及O。
附图说明
图1是表示第1实施方式的半导体存储装置的俯视图。
图2是图1所示的A-A'线的剖视图。
图3是相当于图1的区域B的剖视图。
图4是相当于图2的区域C的剖视图。
图5是表示第2实施方式的半导体存储装置的柱状构件的剖视图。
图6是表示第3实施方式的半导体存储装置的柱状构件的剖视图。
图7是表示第4实施方式的半导体存储装置的柱状构件的剖视图。
图8是表示第5实施方式的半导体存储装置的剖视图。
图9是图8所示的D-D'线的剖视图。
图10是表示图8的区域E的剖视图。
图11是表示第6实施方式的半导体存储装置的柱状构件的剖视图。
图12是表示第7实施方式的半导体存储装置的柱状构件的剖视图。
图13是表示第8实施方式的半导体存储装置的柱状构件的剖视图。
图14是表示第9实施方式的半导体存储装置的柱状构件的剖视图。
图15是表示第10实施方式的半导体存储装置的柱状构件的剖视图。
图16是表示第11实施方式的半导体存储装置的柱状构件的剖视图。
图17是表示第12实施方式的半导体存储装置的柱状构件的剖视图。
图18是表示第13实施方式的半导体存储装置的柱状构件的剖视图。
图19是表示第14实施方式的半导体存储装置的柱状构件的剖视图。
图20是表示第15实施方式的半导体存储装置的柱状构件的剖视图。
图21是表示第16实施方式的半导体存储装置的剖视图。
图22是表示第17实施方式的半导体存储装置的剖视图。
具体实施方式
(第1实施方式)
以下，对第1实施方式进行说明。
图1是表示本实施方式的半导体存储装置的俯视图。
图2是图1所示的A-A'线的剖视图。
图3是相当于图1的区域B的剖视图。
图4是相当于图2的区域C的剖视图。
另外，各图是示意性的图，适当夸大及省略地描绘。例如，各构成要素较之实际情况更少且更大地被描绘。另外，在图间，构成要素的数量及尺寸比等未必一致。关于下述图也同样。
本实施方式的半导体存储装置是三维型的NAND(Not AND，与非)闪速存储器。
如图1及图2所示，在本实施方式的半导体存储装置1(以下，也简称为“装置1”)中，设置着硅衬底20。硅衬底20例如由硅(Si)的单晶形成。在硅衬底20上，设置着积层体21。
以下，在本说明书中，为便于说明，采用XYZ正交坐标系。将硅衬底20与积层体21的排列方向设为“Z方向”。将Z方向中的从硅衬底20朝向积层体21的方向也称为“上方”，将其相反方向也称为“下方”，但该表达是为了方便，与重力方向无关。另外，将相对于Z方向正交且彼此正交的2个方向设为“X方向”及“Y方向”。
在积层体21中，绝缘膜22及电极膜23沿着Z方向交替积层。绝缘膜22包含绝缘性材料，例如包含硅氧化物(SiO)。电极膜23包含导电性材料，例如包含钨(W)。在电极膜23的表面的一部分，例如也可设置将钛层及氮化钛层积层而成的障壁金属层(未图示)。积层体21的X方向两端部(未图示)的形状为针对每一电极膜23形成有阶面的阶梯状。
在积层体21内，设置着沿着XZ平面扩展的板状的导电板25。导电板25在X方向及Z方向贯穿积层体21，且其下端连接于硅衬底20。导电板25由导电性材料形成，例如由钨及/或硅形成。导电板25沿着Y方向例如等间隔地排列。
在各导电板25的Y方向两侧设置着绝缘板26。绝缘板26例如由硅氧化物等绝缘性材料形成。导电板25通过绝缘板26而与电极膜23绝缘。利用由1块导电板25及其两侧的2块绝缘板26所组成的构造体，而各电极膜23在Y方向上分割成多个部分。经分割的电极膜23的各部分成为在X方向上延伸的配线。此外，某构件“在X方向上延伸”是指该构件的X方向的长度比Y方向的长度及Z方向的长度长。在Y方向上延伸的情况及在Z方向上延伸的情况也同样。由绝缘膜22及电极膜23所组成的积层体配置在由1块导电板25及其两侧的2块绝缘板26所组成的每一构造体之间。也就是说，在某积层体，设置着沿着Z方向彼此隔开地排列的多个电极膜23。另外，从某积层体观察，相邻的积层体配置在Y方向侧。
在积层体21中的由导电板25夹着的部分，设置着多根在Z方向上延伸的柱状构件30。柱状构件30在Z方向上贯通积层体21。柱状构件30的形状为中心轴在Z方向上延伸的大致柱状，例如为大致圆柱状、大致椭圆柱状或大致四角柱状。在以下的说明及图中，例示柱状构件30的形状为圆柱状的情况。从Z方向观察，柱状构件30例如呈错位状排列。
在积层体21上设置着绝缘膜27，在绝缘膜27上，设置着在Y方向上延伸的位线28。在绝缘膜27内设置着插塞29。绝缘膜27也覆盖积层体21的阶梯状的端部(未图示)，也配置在积层体21的侧方、也就是X方向侧及Y方向侧。
如图3及图4所示，在柱状构件30，设置着核心构件31。核心构件31由绝缘性材料形成，例如由硅氧化物形成。核心构件31的形状为中心轴在Z方向上延伸的大致圆柱形。在核心构件31的周围，设置着硅柱32。硅柱32由作为半导体材料的硅形成。硅柱32的形状为中心轴在Z方向上延伸的大致圆筒形。硅柱32的下端连接于硅衬底20，上端经由插塞29(参照图2)而连接于位线28(参照图2)。
在硅柱32的周围，从硅柱32侧朝向柱状构件30的外侧依序积层有隧道绝缘膜(第1绝缘膜)33、电荷蓄积膜34、及固定电荷保持膜41。固定电荷保持膜41与电荷蓄积膜34相接。隧道绝缘膜33、电荷蓄积膜34、及固定电荷保持膜41的形状为中心轴在Z方向上延伸的大致圆筒形。
隧道绝缘膜33是通常为绝缘性，但如果在装置1的驱动电压的范围内施加某特定的电压则使隧道电流流过的膜，例如是将氧化硅层、氮化硅层及氧化硅层依序积层而成的ONO(Oxide-Nitride-Oxide，氧化物-氮化物-氧化物)膜。电荷蓄积膜34是具有蓄积电荷的能力的膜，例如由包含电子的捕获部位的绝缘性材料形成，例如包含硅氮化物(SiN)。
固定电荷保持膜41包含固定电荷保持材料。在本说明书中，所谓“固定电荷保持材料”是指可稳定地保持正电荷或负电荷的材料。固定电荷保持材料有多种，即使组成相同，能够保持的电荷的极性也会因成膜条件等工艺因素而不同。在下述表1中，表示固定电荷保持材料的一例。
[表1]
如表1所示，作为可保持正固定电荷的材料，例如有以500℃以下的温度进行热处理所得的含碳的硅氧化物、通过硅的氮化处理而形成的硅氮化物、及铪氧化物。另一方面，作为可保持负固定电荷的材料，例如有通过硅氧化物的氮化处理而形成的硅氮氧化物、通过沉积法形成的硅氮化物、铝氧化物、铪氧化物、及以700℃以上的温度进行热处理所得的含碳的硅氧化物。此外，铪氧化物能够保持正负的任一种固定电荷，但所保持的固定电荷的极性依存于多个因素。固定电荷保持膜41只要包含表1所示的固定电荷保持材料中的一种以上的材料即可。例如，可由表1所示的固定电荷保持材料形成固定电荷保持膜41整体，也可使表1所示的固定电荷保持材料扩散或分散于包含硅氧化物等的母材中。对于下述其他实施方式的固定电荷保持膜及固定电荷保持构件也同样。
如上所述，固定电荷保持膜41包含选自由含碳的硅氧化物、硅氮化物、铪氧化物、硅氮氧化物、及铝氧化物所组成的群的1种以上的材料。在本实施方式中，例如，由含碳的硅氧化物形成固定电荷保持膜41，使它保持负固定电荷。
在柱状构件30的周围，设置着高介电常数膜36。高介电常数膜36是由介电常数比硅氧化物的介电常数高的高介电常数材料形成，例如由铝氧化物或铪氧化物形成。高介电常数膜36设置在电极膜23的上表面上、下表面上、及朝向柱状构件30的侧面上，且未设置在朝向绝缘板26的侧面上。高介电常数膜36与固定电荷保持膜41、电极膜23及绝缘膜22相接。通过固定电荷保持膜41及高介电常数膜36而形成阻挡绝缘膜(第2绝缘膜)37。阻挡绝缘膜37是即使在装置1的驱动电压的范围内施加电压也实质上无电流流过的膜。
在积层体21，从上方起的1片或多片电极膜23作为上部选择栅极线发挥功能，且针对上部选择栅极线与硅柱32的每一交叉部分，构成上部选择栅极晶体管。另外，从下方起的1片或多片电极膜23作为下部选择栅极线发挥功能，且针对下部选择栅极线与硅柱32的每一交叉部分，构成下部选择栅极晶体管。除上部选择栅极线及下部选择栅极线以外的电极膜23作为字线发挥功能，且针对字线与硅柱32的每一交叉部分，构成存储单元晶体管。在存储单元晶体管，硅柱32作为通道发挥功能，电极膜23作为栅极发挥功能。由此，多个存储单元晶体管沿着各硅柱32串联连接，且在其两端连接上部选择栅极晶体管及下部选择栅极晶体管，形成NAND串。
接下来，对本实施方式的作用效果进行说明。
在本实施方式的半导体存储装置1中，在硅柱32与电极膜23之间设置着固定电荷保持膜41。由此，可调节存储单元晶体管的中性阈值。
例如，在固定电荷保持膜41保持有负固定电荷的情况下，如果不对电极膜23施加例如抵消该固定电荷的较高的正电位，则存储单元晶体管不会成为导通状态。因此，与不存在负固定电荷的情况相比，从电极膜23观察的存储单元晶体管的中性阈值变高。另一方面，在固定电荷保持膜41保持有正固定电荷的情况下，由该固定电荷产生的电场与由电极膜23的正电位产生的电场重叠。因此，与不存在正固定电荷的情况相比，从电极膜23观察的存储单元晶体管的中性阈值变低。
通过像这样调节存储单元晶体管的中性阈值而可避免如下不良情况：因中性阈值过低而导致施加至电极膜23(字线)的读出电位的控制变得困难，或因中性阈值过高而不得不提高读出电位，从而伴随读出动作产生误写入。
(第2实施方式)
接下来，对第2实施方式进行说明。
图5是表示本实施方式的半导体存储装置的柱状构件的剖视图。
图5表示相当于图3的剖面。
如图5所示，本实施方式的半导体存储装置2与所述第1实施方式的半导体存储装置1(参照图1～图4)相比，不同点在于，设置着氧化硅膜35及固定电荷保持膜42而代替固定电荷保持膜41。也就是说，阻挡绝缘膜37是由氧化硅膜35、固定电荷保持膜42、及高介电常数膜36所构成。另外，柱状构件30是由核心构件31、硅柱32、隧道绝缘膜33、电荷蓄积膜34、氧化硅膜35、及固定电荷保持膜42所构成。
氧化硅膜35由硅氧化物形成，且与电荷蓄积膜34及高介电常数膜36相接。固定电荷保持膜42配置在氧化硅膜35内。固定电荷保持膜42的形状为中心轴在Z方向上延伸的大致圆筒形。固定电荷保持膜42的材料可从表1所示的材料中选择。例如，固定电荷保持膜42由硅氮化物或铝氧化物形成，且保持负固定电荷。
半导体存储装置2的除所述以外的构成与所述第1实施方式相同。也就是说，半导体存储装置2的整体构成如图1及图2所示。
在本实施方式中，也与所述第1实施方式同样地，可通过设置固定电荷保持膜42而调节存储单元晶体管的中性阈值。另外，在本实施方式中，固定电荷保持膜42配置在氧化硅膜35内，且未与电荷蓄积膜34及高介电常数膜36相接，所以，可抑制固定电荷保持膜42形成电荷蓄积膜34与电极膜23之间的泄漏通道。此外，固定电荷保持膜42也可配置在氧化硅膜35的表面。在该情况下，也可利用氧化硅膜35遮蔽由固定电荷保持膜42形成的电荷蓄积膜34与电极膜23之间的泄漏通道，而抑制漏电流。本实施方式的除所述以外的作用效果与所述第1实施方式相同。
(第3实施方式)
接下来，对第3实施方式进行说明。
图6是表示本实施方式的半导体存储装置的柱状构件的剖视图。
图6表示相当于图3的剖面。
如图6所示，本实施方式的半导体存储装置3与所述第1实施方式的半导体存储装置1(参照图1～图4)相比，不同点在于，在核心构件31内设置着固定电荷保持构件43、及设置着氧化硅膜35而代替固定电荷保持膜41。也就是说，柱状构件30是由固定电荷保持构件43、核心构件31、硅柱32、隧道绝缘膜33、电荷蓄积膜34、及氧化硅膜35所构成。另外，阻挡绝缘膜37是由氧化硅膜35及高介电常数膜36所构成。固定电荷保持构件43的形状例如为中心轴在Z方向上延伸的大致圆柱形。另外，在本实施方式中，核心构件31的形状为中心轴在Z方向上延伸的大致圆筒形。
固定电荷保持构件43包含表1所示的固定电荷保持材料。具体来说，固定电荷保持构件43可由表1所示的材料形成，也可在包含硅氧化物的母材中含有表1所示的材料。例如，固定电荷保持构件43可通过使表1所示的材料沉积而形成。或者，可通过如下方式形成固定电荷保持构件43：通过使碳扩散于包含硅氧化物的母材中而形成含碳的硅氧化物、或通过使氮扩散于包含硅氧化物的母材中而形成硅氮氧化物或硅氮化物、或通过使铝扩散于包含硅氧化物的母材中而在母材中形成铝氧化物、或通过使铪扩散于包含硅氧化物的母材中而在母材中形成铪氧化物。
在本实施方式中，在从电极膜23观察为成为通道的硅柱32的背后设置固定电荷保持构件43，使它保持固定电荷，由此可调节存储单元晶体管的阈值。例如，与无固定电荷的情况相比，通过固定电荷保持构件43保持负固定电荷而可提高存储单元晶体管的中性阈值。另外，与无固定电荷的情况相比，通过固定电荷保持构件43保持正固定电荷而可降低存储单元晶体管的中性阈值。
另外，由于通过核心构件31使固定电荷保持构件43与硅柱32隔开，所以可抑制截止漏电流流经固定电荷保持构件43内。
本实施方式的除所述以外的构成及作用效果与所述第1实施方式相同。
(第4实施方式)
接下来，对第4实施方式进行说明。
图7是表示本实施方式的半导体存储装置的柱状构件的剖视图。
图7表示相当于图3的剖面。
如图7所示，本实施方式的半导体存储装置4与所述第3实施方式的半导体存储装置3(参照图6)相比，不同点在于，固定电荷保持构件43的形状为大致圆筒形。在本实施方式中，核心构件31的形状为大致圆柱形。也就是说，核心构件31配置在固定电荷保持构件43的内侧及外侧的两侧。
根据本实施方式，通过将固定电荷保持构件43的形状设为大致圆筒形而可精度良好地控制固定电荷保持构件43与硅柱32的距离。结果，通过控制固定电荷保持构件43与硅柱32的距离而可调节存储单元晶体管的中性阈值。
本实施方式的除所述以外的构成及作用效果与所述第3实施方式相同。
(第5实施方式)
接下来，对第5实施方式进行说明。
图8是表示本实施方式的半导体存储装置的剖视图。
图9是图8所示的D-D'线的剖视图。
图10是表示图8的区域E的剖视图。
如图8及图9所示，在本实施方式的半导体存储装置5中，在硅衬底20上设置着积层体21。在积层体21，绝缘膜22及电极膜23沿着Z方向交替积层。
在积层体21内，构造体51沿着Y方向彼此隔开地排列。构造体51的形状为沿着XZ平面扩展的大致板状。因此，在相邻的构造体51间配置着绝缘膜22及电极膜23。由绝缘膜22及电极膜23所组成的积层体配置在构造体51间的每一区域。也就是说，在某积层体，设置着沿着Z方向彼此隔开地排列的多个电极膜23。另外，从某积层体观察，相邻的积层体配置在Y方向侧。
在构造体51，柱状构件60及绝缘构件53沿着X方向交替且彼此相接地排列。从Z方向观察，柱状构件60呈错位状配置。也就是说，在相邻的构造体51之间，柱状构件60的X方向的位置错开，在每隔1个而配置的构造体51之间，柱状构件60的X方向的位置相同。柱状构件60的形状例如为大致椭圆柱形。柱状构件60的中心轴在Z方向上延伸，椭圆的长轴在Y方向上延伸，短轴在X方向上延伸。绝缘构件53的形状为中心轴在Z方向上延伸的大致四角柱形。柱状构件60的长径、也就是Y方向的长度比绝缘构件53的Y方向的长度长。
如图10所示，柱状构件60的膜构成与第1实施方式的柱状构件30(参照图3及图4)的膜构成相同。也就是说，在柱状构件60中，设置着大致椭圆柱形的核心构件31，在核心构件31的周围，从核心构件31侧朝向外侧依序设置着硅柱32、隧道绝缘膜33、电荷蓄积膜34、及固定电荷保持膜41。核心构件31、硅柱32、隧道绝缘膜33、电荷蓄积膜34、及固定电荷保持膜41的组成与第1实施方式相同。也就是说，固定电荷保持膜41的材料从表1所示的材料中选择。固定电荷保持膜41例如通过使表1所示的材料沉积、或使特定的元素扩散于包含硅氧化物等的母材中而形成。
在绝缘构件53中设置着绝缘构件54，在绝缘构件54的朝向Y方向两侧的侧面上设置着绝缘膜55。绝缘构件54包含绝缘性材料，例如包含硅氧化物。绝缘膜55包含绝缘性材料，例如包含通过沉积法形成的硅氧化物。
在由柱状构件60及绝缘构件53所组成的构造体的朝向Y方向两侧的侧面上，设置着高介电常数膜36。高介电常数膜36的组成及配置位置与第1实施方式相同。通过固定电荷保持膜41及高介电常数膜36而构成阻挡绝缘膜37。阻挡绝缘膜37至少设置在电荷蓄积膜34与电极膜23之间。
在本实施方式中，也针对硅柱32与电极膜23的每一交叉部分，形成将硅柱32设为通道、且将电极膜23设为栅极的存储单元晶体管。从硅柱32观察，电极膜23设置在Y方向两侧，且可施加彼此独立的电位，所以针对每一电极膜23形成存储单元晶体管。例如，在图10所示的剖面，形成着沿Y方向排列的2个存储单元晶体管。
根据本实施方式，与所述第1实施方式相比，可使存储单元晶体管的配置密度提高。
另外，在本实施方式中，也与所述第1实施方式同样地，通过使固定电荷保持膜41保持固定电荷而可调节存储单元晶体管的中性阈值。
本实施方式的除所述以外的构成及作用效果与所述第1实施方式相同。
(第6实施方式)
接下来，对第6实施方式进行说明。
图11是表示本实施方式的半导体存储装置的柱状构件的剖视图。
图11表示相当于图10的剖面。
本实施方式是将所述第2实施方式(参照图5)与第5实施方式(参照图8～图10)组合而成的实施方式。
如图11所示，本实施方式的半导体存储装置6与所述第5实施方式的半导体存储装置5相比，不同点在于，设置着氧化硅膜35及固定电荷保持膜42而代替固定电荷保持膜41。固定电荷保持膜42配置在氧化硅膜35内。固定电荷保持膜42的形状为中心轴在Z方向上延伸的大致圆筒形。固定电荷保持膜42的材料可从表1所示的材料中选择。
因此，阻挡绝缘膜37是由氧化硅膜35、固定电荷保持膜42、及高介电常数膜36所构成。另外，柱状构件30是由核心构件31、硅柱32、隧道绝缘膜33、电荷蓄积膜34、氧化硅膜35、及固定电荷保持膜42所构成。
在本实施方式中，固定电荷保持膜42通过氧化硅膜35而与电荷蓄积膜34及高介电常数膜36隔开，所以可抑制固定电荷保持膜42形成电荷蓄积膜34与电极膜23之间的泄漏通道。
本实施方式的除所述以外的构成及作用效果与所述第2实施方式及第5实施方式相同。
(第7实施方式)
接下来，对第7实施方式进行说明。
图12是表示本实施方式的半导体存储装置的柱状构件的剖视图。
图12表示相当于图10的剖面。
本实施方式是将所述第3实施方式(参照图6)与第5实施方式(参照图8～图10)组合而成的实施方式。
如图12所示，本实施方式的半导体存储装置7与所述第5实施方式的半导体存储装置5相比，不同点在于，在核心构件31内设置着固定电荷保持构件43、及设置着氧化硅膜35而代替固定电荷保持膜41。固定电荷保持构件43的形状例如为中心轴在Z方向上延伸的大致椭圆柱形。在本实施方式中，核心构件31的形状为中心轴在Z方向上延伸的大致椭圆筒形。固定电荷保持构件43的组成及形成方法与第3实施方式的固定电荷保持构件43相同。
本实施方式的除所述以外的构成及作用效果与所述第3实施方式及第5实施方式相同。
(第8实施方式)
接下来，对第8实施方式进行说明。
图13是表示本实施方式的半导体存储装置的柱状构件的剖视图。
图13表示相当于图10的剖面。
本实施方式是将所述第4实施方式(参照图7)与第5实施方式(参照图8～图10)组合而成的实施方式。
如图13所示，本实施方式的半导体存储装置8与所述第7实施方式的半导体存储装置7(参照图12)相比，不同点在于，固定电荷保持构件43的形状为大致圆筒形。在本实施方式中，核心构件31的形状为大致圆柱形。
根据本实施方式，通过将固定电荷保持构件43的形状设为大致圆筒形而可精度良好地控制固定电荷保持构件43与硅柱32的距离，从而利用该距离调节存储单元晶体管的中性阈值。
本实施方式的除所述以外的构成及作用效果与所述第7实施方式相同。
(第9实施方式)
接下来，对第9实施方式进行说明。
图14是表示本实施方式的半导体存储装置的柱状构件的剖视图。
图14表示相当于图10的剖面。
如图14所示，本实施方式的半导体存储装置9与所述第8实施方式的半导体存储装置8(参照图13)相比，不同点在于，在核心构件31内未设置固定电荷保持构件43、及设置着固定电荷保持膜44而代替绝缘膜55。
也就是说，在本实施方式中，在柱状构件60，从中心朝向外侧依序积层有核心构件31、硅柱32、隧道绝缘膜33、电荷蓄积膜34、及氧化硅膜35。另外，阻挡绝缘膜37包含氧化硅膜35及高介电常数膜36。进而，在绝缘构件53，设置着包含硅氧化物的绝缘构件54，在绝缘构件54的朝向Y方向两侧的侧面上设置着固定电荷保持膜44。
固定电荷保持膜44的材料如表1所示。也就是说，固定电荷保持膜44包含选自由含碳的硅氧化物、硅氮化物、铪氧化物、硅氮氧化物、及铝氧化物所组成的群的1种以上的材料。固定电荷保持膜44可由表1所示的材料单独形成，例如也可使表1所示的材料扩散于包含硅氧化物的母材中。
在本实施方式中，也在作为通道的硅柱32与作为栅极的电极膜23之间介存有固定电荷保持膜44，所以可通过固定电荷保持膜44保持的固定电荷的极性及密度而调节存储单元晶体管的中性阈值。
本实施方式的除所述以外的构成及作用效果与所述第8实施方式相同。
(第10实施方式)
接下来，对第10实施方式进行说明。
图15是表示本实施方式的半导体存储装置的柱状构件的剖视图。
图15表示相当于图10的剖面。
如图15所示，本实施方式的半导体存储装置10与所述第9实施方式的半导体存储装置9(参照图14)相比，不同点在于，在绝缘构件53设置着绝缘膜55，且将固定电荷保持膜44逐片设置在绝缘膜55内。
固定电荷保持膜44沿着XZ平面扩展，且在固定电荷保持膜44的Y方向两侧配置着绝缘膜55。因此，各绝缘构件53包含：绝缘构件54，包含硅氧化物；绝缘膜55，设置在绝缘构件54的Y方向两侧，且包含硅氧化物；及固定电荷保持膜44，逐片设置在各绝缘膜55内。固定电荷保持膜44的材料与第9实施方式中所说明的相同。
在本实施方式中，也与第9实施方式同样地，可调节存储单元晶体管的中性阈值。
本实施方式的除所述以外的构成及作用效果与第9实施方式相同。
此外，固定电荷保持膜44并非必须为连续膜，也可在绝缘膜55内断续地设置。
(第11实施方式)
接下来，对第11实施方式进行说明。
图16是表示本实施方式的半导体存储装置的柱状构件的剖视图。
图16表示相当于图10的剖面。
如图16所示，本实施方式的半导体存储装置11与所述第10实施方式的半导体存储装置10(参照图15)相比，不同点在于，将固定电荷保持膜44每2片彼此隔开地设置在各绝缘膜55内。
根据本实施方式，可将各固定电荷保持膜44形成为较薄，所以根据固定电荷保持膜44的材料而有时容易形成。
本实施方式的除所述以外的构成及作用效果与第10实施方式相同。
此外，也可在各绝缘膜55内设置3片以上的固定电荷保持膜44。另外，各固定电荷保持膜44也可断续地设置。进而，也可使包含表1所示的材料的固定电荷保持粒子呈点状分散在各绝缘膜55内。
(第12实施方式)
接下来，对第12实施方式进行说明。
图17是表示本实施方式的半导体存储装置的柱状构件的剖视图。
图17表示相当于图10的剖面。
如图17所示，本实施方式的半导体存储装置12与所述第5实施方式的半导体存储装置5(参照图8～图10)相比，不同点在于，将固定电荷保持膜41的一部分置换为氧化硅膜35。具体来说，柱状构件60的最外层中，在与绝缘构件53相接的部分设置着固定电荷保持膜41，且在与高介电常数膜36相接的部分设置着氧化硅膜35。固定电荷保持膜41及绝缘膜55均与电荷蓄积膜34相接。
根据本实施方式，通过使固定电荷保持膜41保持固定电荷而可调节存储单元晶体管的中性阈值，并且通过使氧化硅膜35介存于电荷蓄积膜34与电极膜23之间而可提高该部分的阻挡绝缘膜37的特性，从而更确实地抑制电荷蓄积膜34与电极膜23之间的漏电流。
本实施方式的除所述以外的构成及作用效果与所述第5实施方式相同。
(第13实施方式)
接下来，对第13实施方式进行说明。
图18是表示本实施方式的半导体存储装置的柱状构件的剖视图。
图18表示相当于图10的剖面。
如图18所示，本实施方式的半导体存储装置13与所述第12实施方式的半导体存储装置12(参照图17)相比，不同点在于，将氧化硅膜35设置在柱状构件60的外周面整体，且将固定电荷保持膜41仅设置在氧化硅膜35内的绝缘构件53的附近。也就是说，固定电荷保持膜41仅与氧化硅膜35相接，而未与电荷蓄积膜34及绝缘构件53相接。
根据本实施方式，固定电荷保持膜41与电荷蓄积膜34隔开，所以可更确实地抑制经由固定电荷保持膜41的漏电流的产生。
本实施方式的除所述以外的构成及作用效果与所述第12实施方式相同。
(第14实施方式)
接下来，对第14实施方式进行说明。
图19是表示本实施方式的半导体存储装置的柱状构件的剖视图。
图19表示相当于图10的剖面。
如图19所示，本实施方式的半导体存储装置14与所述第9实施方式的半导体存储装置9(参照图14)相比，不同点在于，设置着导电性的浮动电极57而代替绝缘性的电荷蓄积膜34。浮动电极57例如包含多晶硅等导电性材料，且作为电荷蓄积构件发挥功能。
在各柱状构件60中，浮动电极57及氧化硅膜35通过绝缘构件53而沿着Y方向分离成2个。绝缘构件53与隧道绝缘膜33相接。另外，浮动电极57沿着Z方向针对每一电极膜23被分割。由此，浮动电极57针对每一存储单元晶体管而设置，并且周围被绝缘材料包围而成为电浮动状态。
根据本实施方式，通过将电荷蓄积构件设为导电性的浮动电极57而可蓄积更多电荷，存储单元晶体管的阈值的变化幅度变大。另外，由于在绝缘构件53设置着固定电荷保持膜44，所以可调节存储单元晶体管的中性阈值。
本实施方式的除所述以外的构成及作用效果与所述第9实施方式相同。
(第15实施方式)
接下来，对第15实施方式进行说明。
图20是表示本实施方式的半导体存储装置的柱状构件的剖视图。
图20表示相当于图10的剖面。
本实施方式是将所述第14实施方式(参照图19)与第10实施方式(参照图15)组合而成的实施方式。
如图20所示，本实施方式的半导体存储装置15与所述第14实施方式的半导体存储装置14(参照图19)相比，不同点在于，在绝缘构件53设置着绝缘膜55，且将固定电荷保持膜44逐片设置在绝缘膜55内。固定电荷保持膜44的位置、形状及材料与第10实施方式中所说明的相同。
在本实施方式中，由于固定电荷保持膜44与浮动电极57隔开，所以可更确实地抑制经由固定电荷保持膜44的泄漏。
本实施方式的除所述以外的构成及作用效果与第14实施方式及第10实施方式相同。
(第16实施方式)
接下来，对第16实施方式进行说明。
图21是表示本实施方式的半导体存储装置的剖视图。
与所述第5实施方式(参照图8及图9)同样地，在本实施方式的半导体存储装置16中，在硅衬底20上设置着积层体21，且在积层体21，绝缘膜22及电极膜23沿着Z方向交替积层。
如图21所示，在积层体21内，设置着多个构造体70。构造体70沿着Y方向彼此隔开地排列。各构造体70的形状为沿着XZ平面扩展的大致板状。构造体70在Z方向贯穿积层体21。
在构造体70，在Y方向中央部设置着核心构件71。在核心构件71的Y方向两侧，在从核心构件71离开的方向上依序积层有硅膜72、隧道绝缘膜73、电荷蓄积膜74、氧化硅膜75、及高介电常数膜76。核心构件71、硅膜72、隧道绝缘膜73、电荷蓄积膜74、氧化硅膜75、及高介电常数膜76的组成分别与第5实施方式中的核心构件31、硅柱32、隧道绝缘膜33、电荷蓄积膜34、氧化硅膜35、及高介电常数膜36相同。通过氧化硅膜75及高介电常数膜76构成阻挡绝缘膜77。硅膜72连接于硅衬底20(参照图9)。
另外，在构造体70内设置着柱状构件80。柱状构件80的形状例如为椭圆柱形，且其中心轴在Z方向上延伸，长轴在Y方向上延伸，短轴在X方向上延伸。柱状构件80在Z方向贯穿构造体70。在柱状构件80，在包含柱状构件80的中心轴的位置设置着固定电荷保持构件81。固定电荷保持构件81的形状为比柱状构件80细一圈的椭圆柱形。固定电荷保持构件81包含表1所示的材料。从Z方向观察，在固定电荷保持构件81的周围设置着绝缘膜82。绝缘膜82例如包含硅氧化物等绝缘性材料，其形状为包围固定电荷保持构件81的椭圆筒形。
构造体70中，核心构件71、硅膜72、隧道绝缘膜73、及电荷蓄积膜74由柱状构件80沿着X方向分割。另一方面，氧化硅膜75及高介电常数膜76未由柱状构件80分割。
在半导体存储装置16中，针对硅膜72与电极膜23的每一交叉部分，形成存储单元晶体管。而且，通过使固定电荷保持构件81保持正或负的固定电荷而可调节存储单元晶体管的中性阈值。
本实施方式的除所述以外的构成及作用效果与所述第5实施方式相同。
(第17实施方式)
接下来，对第17实施方式进行说明。
图22是表示本实施方式的半导体存储装置的剖视图。
如图22所示，本实施方式的半导体存储装置17与所述第16实施方式的半导体存储装置16(参照图21)相比，不同点在于，设置着核心构件83而代替固定电荷保持构件81、及在绝缘膜82内设置着固定电荷保持膜84。核心构件83例如包含硅氧化物等绝缘性材料。固定电荷保持膜84包含表1所示的材料。固定电荷保持膜84的形状为中心轴在Z方向上延伸的大致椭圆筒形。固定电荷保持膜84的内表面及外表面与绝缘膜82相接。
根据本实施方式，通过将固定电荷保持膜84的形状设为筒状而可精度良好地控制与电极膜23的距离，从而可利用该距离调节存储单元晶体管的中性阈值。
本实施方式的除所述以外的构成及作用效果与所述第16实施方式相同。
根据以上所说明的实施方式，可实现容易调节中性阈值的三维型的半导体存储装置。
以上，已对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出的，并非意欲限定发明的范围。这些新颖的实施方式能以其他各种方式实施，可以在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其等效物的范围内。另外，所述实施方式也可相互组合而实施。
[符号的说明]
1～17 半导体存储装置
20 硅衬底
21 积层体
22 绝缘膜
23 电极膜
25 导电板
26 绝缘板
27 绝缘膜
28 位线
29 插塞
30 柱状构件
31 核心构件
32 硅柱
33 隧道绝缘膜
34 电荷蓄积膜
35 氧化硅膜
36 高介电常数膜
37 阻挡绝缘膜
41 固定电荷保持膜
42 固定电荷保持膜
43 固定电荷保持构件
44 固定电荷保持膜
51 构造体
53 绝缘构件
54 绝缘构件
55 绝缘膜
57 浮动电极
60 柱状构件
70 构造体
71 核心构件
72 硅膜
73 隧道绝缘膜
74 电荷蓄积膜
75 氧化硅膜
76 高介电常数膜
77 阻挡绝缘膜
80 柱状构件
81 固定电荷保持构件
82 绝缘膜
83 核心构件
84 固定电荷保持膜

Claims (5)

1.一种半导体存储装置，其特征在于包括：
多个电极膜，沿着第1方向彼此隔开地排列；
半导体构件，在所述第1方向上延伸；
第1绝缘膜，设置在所述半导体构件与所述电极膜之间；
电荷蓄积构件，设置在所述第1绝缘膜与所述电极膜之间；以及
第2绝缘膜，设置在所述电荷蓄积构件与所述电极膜之间；且
所述第2绝缘膜具有：
第1部，与所述电荷蓄积构件相接，且包含C、Si及O；及
第2部，与所述电极膜相接，且包含Hf与Al中任一者、及O。
2.一种半导体存储装置，其特征在于包括：
多个电极膜，沿着第1方向彼此隔开地排列；
半导体构件，在所述第1方向上延伸；
第1绝缘膜，设置在所述半导体构件与所述电极膜之间；
电荷蓄积构件，设置在所述第1绝缘膜与所述电极膜之间；以及
第2绝缘膜，设置在所述电荷蓄积构件与所述电极膜之间；且
所述第2绝缘膜具有：
第1部，与所述电荷蓄积构件相接，且包含Si及O；及
第2部，与所述电极膜相接，且包含Hf与Al中任一者、及O；且
上述第1部中，包含自具有C、N、Hf及Al的群中选出的1种以上的元素。
3.一种半导体存储装置，其特征在于包括：
多个电极膜，沿着第1方向彼此隔开地排列；
绝缘构件，在所述第1方向上延伸，且包含自具有C、Si、O、N、Hf及Al的群中选出的1种以上的元素；
半导体构件，设置在所述绝缘构件与所述电极膜之间；
第1绝缘膜，设置在所述半导体构件与所述电极膜之间；
电荷蓄积构件，设置在所述第1绝缘膜与所述电极膜之间；以及
第2绝缘膜，设置在所述电荷蓄积构件与所述电极膜之间。
4.根据权利要求1至3中任一项所述的半导体存储装置，其特征在于包括所述半导体构件贯穿所述多个电极膜。
5.根据权利要求1至3中任一项所述的半导体存储装置，其特征在于还包括沿着所述第1方向彼此隔开的排列的多个其他电极膜，且
所述半导体构件配置在所述多个电极膜与所述多个其他电极膜之间。
CN201810885813.1A 2018-02-19 2018-08-06 半导体存储装置 Pending CN110176456A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018-027165 2018-02-19
JP2018027165A JP2019145614A (ja) 2018-02-19 2018-02-19 半導体記憶装置

Publications (1)

Publication Number Publication Date
CN110176456A true CN110176456A (zh) 2019-08-27

Family

ID=67616985

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810885813.1A Pending CN110176456A (zh) 2018-02-19 2018-08-06 半导体存储装置

Country Status (4)

Country Link
US (1) US10748920B2 (zh)
JP (1) JP2019145614A (zh)
CN (1) CN110176456A (zh)
TW (1) TWI728258B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020043277A (ja) * 2018-09-13 2020-03-19 キオクシア株式会社 半導体記憶装置
WO2021053725A1 (ja) * 2019-09-17 2021-03-25 キオクシア株式会社 メモリデバイス
KR20220050679A (ko) * 2020-10-16 2022-04-25 에스케이하이닉스 주식회사 메모리 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100309729A1 (en) * 2009-06-09 2010-12-09 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of manufacturing the same
CN105633089A (zh) * 2014-11-20 2016-06-01 三星电子株式会社 存储器装置及其制造方法
US20160268295A1 (en) * 2015-03-09 2016-09-15 Kabushiki Kaisha Toshiba Semiconductor device
US20170069654A1 (en) * 2015-09-08 2017-03-09 Kabushiki Kaisha Toshiba Semiconductor memory device

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4540320B2 (ja) 2003-09-19 2010-09-08 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2012195357A (ja) 2011-03-15 2012-10-11 Toshiba Corp 不揮発性記憶装置
KR20130117130A (ko) * 2012-04-17 2013-10-25 삼성전자주식회사 비휘발성 메모리 소자의 게이트 구조물
TW201431046A (zh) * 2013-01-21 2014-08-01 Nat Univ Tsing Hua 具低-高-低能帶結構作為儲存層之電荷陷阱式快閃記憶體裝置
KR102107389B1 (ko) 2013-11-12 2020-05-07 삼성전자 주식회사 반도체 메모리 소자 및 그 제조 방법
US9240416B2 (en) * 2014-06-12 2016-01-19 Kabushiki Kaisha Toshiba Semiconductor memory device
US9985044B2 (en) * 2016-03-11 2018-05-29 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing the same
TWI605575B (zh) * 2017-01-20 2017-11-11 群聯電子股份有限公司 三維非揮發性記憶體結構及其製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100309729A1 (en) * 2009-06-09 2010-12-09 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of manufacturing the same
CN105633089A (zh) * 2014-11-20 2016-06-01 三星电子株式会社 存储器装置及其制造方法
US20160268295A1 (en) * 2015-03-09 2016-09-15 Kabushiki Kaisha Toshiba Semiconductor device
US20170069654A1 (en) * 2015-09-08 2017-03-09 Kabushiki Kaisha Toshiba Semiconductor memory device

Also Published As

Publication number Publication date
US20190259775A1 (en) 2019-08-22
US10748920B2 (en) 2020-08-18
JP2019145614A (ja) 2019-08-29
TW201935667A (zh) 2019-09-01
TWI728258B (zh) 2021-05-21

Similar Documents

Publication Publication Date Title
CN104779253B (zh) 半导体存储装置及其制造方法
CN104969348B (zh) 碳化硅半导体装置
CN110176456A (zh) 半导体存储装置
CN109768047A (zh) 三维半导体存储器件
CN107134457B (zh) 半导体存储装置及其制造方法
US11664361B2 (en) Three-dimensional semiconductor memory device
JP7383760B2 (ja) 半導体装置
CN106531739B (zh) 半导体存储装置
CN107768446A (zh) 具有电荷固定层的半导体器件
US9947685B2 (en) 3D non-volatile memory array utilizing metal ion source
CN107180834A (zh) 半导体存储装置及其制造方法
CN107833919A (zh) 半导体装置及其制造方法
US9466667B2 (en) Semiconductor memory device and method for manufacturing same
CN107591404A (zh) 包括电介质层的半导体器件
CN102044565A (zh) 半导体装置
US20170263627A1 (en) Semiconductor memory device and method for manufacturing the same
CN108630692A (zh) 半导体存储装置
US20140367763A1 (en) Semiconductor memory device
CN109473445A (zh) 存储器件及其制造方法及包括该存储器件的电子设备
CN106531743A (zh) 半导体装置
US20170213842A1 (en) Semiconductor memory device and method of manufacturing the same
CN110211962A (zh) 半导体存储装置
US20230371266A1 (en) Memory device and method for manufacturing therefor
CN107533977A (zh) 半导体存储装置及其制造方法
US8278701B2 (en) Nonvolatile memory device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information
CB02 Change of applicant information

Address after: Tokyo

Applicant after: Kaixia Co.,Ltd.

Address before: Tokyo

Applicant before: TOSHIBA MEMORY Corp.

Address after: Tokyo

Applicant after: TOSHIBA MEMORY Corp.

Address before: Tokyo

Applicant before: Pangea Co.,Ltd.

TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20220210

Address after: Tokyo

Applicant after: Pangea Co.,Ltd.

Address before: Tokyo

Applicant before: TOSHIBA MEMORY Corp.