CN106531739B - 半导体存储装置 - Google Patents

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Abstract

本发明的实施方式的半导体存储装置具备衬底、积层体、多个柱状部、及配线部。所述积层体设置在所述衬底上。所述积层体具有相互分离地积层的多个电极层。所述多个柱状部设置在所述积层体内。所述多个柱状部沿着所述积层体的积层方向而延伸。所述配线部设置在所述积层体内。所述配线部沿着第1方向而延伸。相邻的所述柱状部并不沿着所述第1方向而配置。

Description

半导体存储装置
[相关申请]
本申请享有以美国临时专利申请62/216,029号(申请日：2015年9月9日)及美国专利申请15/045,386号(申请日：2016年2月17日)为基础申请的优先权。本申请通过参照这些基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及一种半导体存储装置。
背景技术
提出了一种三维构造的存储器件，该存储器件中，在积层体形成有存储孔，且在该存储孔的侧壁设置有经由电荷累积层而成为通道的硅体，所述积层体是隔着绝缘层而积层多个存储单元中作为控制栅极发挥功能的电极层所形成。在这种三维构造的存储器件中，如下问题令人担心，即，随着电极层的积层数的增加，晶片的表面会因为电极层上产生的压缩应力或拉伸应力等应力而大幅度翘曲。
发明内容
本发明的实施方式提供一种能够减小电极层上产生的应力的半导体存储装置。
实施方式的半导体存储装置具备衬底、积层体、多个柱状部、及配线部。所述积层体设置在所述衬底上。所述积层体具有相互分离地积层的多个电极层。所述多个柱状部设置在所述积层体内。所述多个柱状部沿着所述积层体的积层方向而延伸。所述配线部设置在所述积层体内。所述配线部沿着第1方向而延伸。相邻的所述柱状部并不沿着所述第1方向而配置。
附图说明
图1是第1实施方式的半导体存储装置的立体示意图。
图2是第1实施方式的半导体存储装置的示意剖视图。
图3是图2的区域A的放大图。
图4是第1实施方式的半导体存储装置的俯视示意图。
图5是表示图4的一部分的图。
图6是参考例的半导体存储装置的俯视图。
图7是第2实施方式的半导体存储装置的俯视示意图。
图8是第3实施方式的半导体存储装置的俯视示意图。
图9是第4实施方式的半导体存储装置的立体示意图。
图10是第4实施方式的另一半导体存储装置的立体示意图。
具体实施方式
以下，参照附图对实施方式进行说明。另外，各附图中，对相同的要素标注相同的符号。
以下，以具有三维构造的半导体存储装置为例而进行说明。
(第1实施方式)
图1是第1实施方式的半导体存储装置的立体示意图。
图2是第1实施方式的半导体存储装置的示意剖视图。
图3是图2的区域A的放大图。
图1表示半导体存储装置1的存储单元阵列。图2及图3表示存储单元阵列的剖视图。
另外，在图1中，未图示出绝缘层31、绝缘层32、绝缘层33及接点部V1。而且，在图1中，将相对于衬底10的上表面10a平行的方向且为相互正交的2个方向设定为X方向及Y方向，将相对于所述X方向及Y方向两者正交的方向设定为Z方向。Z方向是积层方向。
如图1及图2所示，在衬底10上，隔着绝缘层30而设置有积层体15。积层体15具有多个电极层WL、多个绝缘层30、源极侧选择栅极SGS、及漏极侧选择栅极SGD。多个电极层WL相互分离地积层，多个绝缘层30设置在多个电极层WL之间。多个电极层WL及多个绝缘层30例如逐层交替地积层。另外，图中所示的电极层WL的层数是一个例子，电极层WL的层数任意。
在积层体15的最下层，设置有源极侧选择栅极SGS。在积层体15的最上层，设置有漏极侧选择栅极SGD。在积层体15上，设置有绝缘层30。
多个电极层WL例如包含金属、金属硅化物或多晶硅中的任一者。另外，源极侧选择栅极SGS及漏极侧选择栅极SGD既可以包含与所述多个电极层WL相同的材料，也可以包含不同的材料。绝缘层30、绝缘层31、绝缘层32及绝缘层33例如可以使用包含硅氧化物的绝缘层。
在积层体15内，设置有沿着Z方向延伸的柱状部CL。柱状部CL例如设置成圆柱或椭圆柱状。柱状部CL的配置的详细情况会在下文叙述。
如图3所示，柱状部CL具有通道体20A(半导体部)、存储膜21A、及芯绝缘部22A。通道体20A例如为硅膜。
存储膜21A设置在积层体15与通道体20A之间。存储膜21A从通道体20A侧起依次积层着隧道绝缘层21a、电荷累积层21b、及块状绝缘层21c。隧道绝缘层21a是如下层，即，通常具有绝缘性，但若被施加处于半导体存储装置1的驱动电压的范围内的指定电压则会流通隧道电流。电荷累积层21b是累积电荷的层，例如，可以使用包含硅氮化物的层。块状绝缘层21c是如下层，即，就算在半导体存储装置1的驱动电压的范围内被施加电压也不会实质上流通电流；而且是利用高介电率材料例如硅氧化物、铝氧化物或铪氧化物而形成的氧化层、或者将这些氧化层积层而成的多层膜。存储膜21A也可以构成为具有浮动栅极。例如，存储膜21A也可以为挖开电极层WL并在该电极层WL的内部嵌入浮动栅极而形成。
芯绝缘部22A设置在通道体20A的内侧。芯绝缘部22A例如也可以包含氧化硅膜，且包含气隙。在通道体20A的内侧，也可以不设置芯绝缘部22A。
在积层体15，设置有沿着X方向及Z方向在积层体15内延伸的配线部LI。配线部LI经由接点(未图示)而电连接于该配线部LI之上的源极线SL。配线部LI例如是利用钨等金属材料而形成。配线部LI具有相对于XZ平面平行的板状部分。例如，配线部LI也可以为多片板状部分相互连接。例如，在图1中，配线部LI的2片板状部分也可以相互连接。
在配线部LI的侧壁，设置有绝缘膜40。绝缘膜40与配线部LI同样地沿着X方向及Z方向延伸。作为绝缘膜40，例如，可以使用包含硅氧化物的膜。配线部LI在它的下表面与柱状部CL电连接。
接点部Cb设置在通道体20A的上端。而且，接点部V1设置在接点部Cb上。接点部V1比接点部Cb细。接点部Cb及接点部V1例如为接触插塞，由钨层及氮化钛层等含金属层积层而形成。
在接点部V1上，设置有多条位线BL。多条位线BL在X方向上相互分离，且沿着Y方向延伸。多条位线BL例如是利用金属膜而形成。通道体20A的上端经由接点部Cb及接点部V1而连接于位线BL。
从在Y方向上分离的各个区域逐一选择出的多个柱状部CL(通道体20A)连接于共通的1条位线BL。各位线BL经由1根接点部V1及1根接点部Cb而连接于1根柱状部CL，该柱状部CL设置在被分割给指定块的积层体15中。
在这里，所谓“块”相当于相邻的配线部LI间的部分。例如，在各块中，配置有4列由多根柱状部CL所构成的柱状部的列。各位线BL跨及多个块而沿着Y方向延伸，且每块连接1根柱状部CL。
在柱状部CL的上端形成有漏极侧选择晶体管STD，在下端形成有源极侧选择晶体管STS。存储单元MC、漏极侧选择晶体管STD及源极侧选择晶体管STS是电流沿着积层体15的积层方向(Z方向)流通的纵型晶体管。
所述各选择栅极SGD、SGS作为各选择晶体管STD、STS的栅极电极(控制栅极)而发挥功能。在各选择栅极SGD、SGS各自与通道体20A之间，设置有作为各选择晶体管STD、STS的栅极绝缘膜而发挥功能的存储膜21A。
在漏极侧选择晶体管STD与源极侧选择晶体管STS之间，设置有将各层的电极层WL作为控制栅极的多个存储单元MC。
所述多个存储单元MC、漏极侧选择晶体管STD及源极侧选择晶体管STS通过通道体20A而串联连接，构成1个存储器串。该存储器串是在相对于X-Y面平行的面方向，呈例如锯齿格子状而配置，由此沿着X方向、Y方向及Z方向三维地设置有多个存储单元MC。
实施方式的半导体存储装置1能够电性自由地进行数据的删除、写入，就算切断电源也能够保持存储内容。
以下，对柱状部CL的配置进行叙述。
图4是第1实施方式的半导体存储装置的俯视示意图。
图5是表示图4的一部分的图。
图6是参考例的半导体存储装置的俯视图。
图4是存储单元阵列的俯视图，且是表示电极层WL的柱状部CL1～CL4的配置的图。图5是表示具有多根柱状部CL1的第1列CLA1的图。图6是存储单元阵列的俯视图，且是表示电极层WL的柱状部CL11～CL14的配置的参考图。
如图4所示，多根柱状部CL1的列即第1列CLA1、多根柱状部CL2的列即第2列CLA2、多根柱状部CL3的列即第3列CLA3、及多根柱状部CL4的列即第4列CLA4形成在电极层WL。在图3 A中，第1列CLA1～第4列CLA4这4列形成在电极层WL，但列数任意。例如，可以形成n(n为整数，且2≦n≦18)列柱状部CL的列。例如，在形成柱状部CL的列的情况下，可以反复形成第1列CLA1～第4列CLA4。
在于电极层WL形成有沿着X方向的直线的情况下，第1列CLA1的各第奇数个柱状部CL1位于沿着X方向的直线D1上。第1列CLA1的各第偶数个柱状部CL1位于沿着X方向的直线D2上。第2列CLA2的各第奇数个柱状部CL2位于沿着X方向的直线D3上。第2列CLA2的各第偶数个柱状部CL2位于沿着X方向的直线D4上。第3列CLA3的各第奇数个柱状部CL3位于沿着X方向的直线D5上。第3列CLA3的各第偶数个柱状部CL3位于沿着X方向的直线D6上。第4列CLA4的各第奇数个柱状部CL4位于沿着X方向的直线D7上。第4列CLA4的各第偶数个柱状部CL4位于沿着X方向的直线D8上。另外，第1列CLA1～第4列CLA4的柱状部CL1～CL4是从+X方向朝向-X方向依次配置。
在相邻的柱状部CL间，配置在直线D1上的柱状部CL1与配置在直线D3上的柱状部CL2的距离d1比配置在直线D1上的柱状部CL1与配置在直线D2上的柱状部CL1的距离d2短。在相邻的柱状部CL间，配置在直线D4上的柱状部CL2与配置在直线D6上的柱状部CL3的距离d3比配置在直线D4上的柱状部CL2与配置在直线D3上的柱状部CL2的距离d4、或配置在直线D6上的柱状部CL3与配置在直线D5上的柱状部CL3的距离d5短。在相邻的柱状部CL间，配置在直线D5上的柱状部CL3与配置在直线D7上的柱状部CL4的距离d6比配置在直线D5上的柱状部CL3与配置在直线D6上的柱状部CL3的距离d7短。距离d1～距离d7相当于由将柱状部的中心间连接起来的直线所决定的距离。另外，所谓“相邻的柱状部CL”相当于柱状部CL、与相对于该柱状部CL排列在同一列的前后的柱状部CL。而且，所谓“相邻的柱状部CL”相当于柱状部CL、与排列在相对于该柱状部CL所排列的列为前后列的柱状部CL且与该柱状部CL之间的距离最近的柱状部CL。
若以排列在第2列CLA2的第奇数个柱状部CL2为例而进行说明，则所谓相邻的柱状部CL相当于第2列CLA2的第奇数个柱状部CL2、与第奇数个柱状部CL2前后的第偶数个柱状部CL2。而且，所谓相邻的柱状部CL相当于第2列CLA2的第奇数个柱状部CL2、与和第奇数个柱状部CL2分离距离d1而配置的第1列CLA1的柱状部CL1。
第1列CLA1的各柱状部CL1的中心C1并不位于沿着X方向的同一直线上。第2列CLA2的各柱状部CL2的中心C2并不位于沿着X方向的同一直线上。第3列CLA3的各柱状部CL3的中心C2并不位于沿着X方向的同一直线上。第4列CLA4的各柱状部CL4的中心C4并不位于沿着X方向的同一直线上。例如，各柱状部CL1～CL4是在X方向上呈Z字状而排列。而且，柱状部CL1～CL4是呈菱形格子状等间距地排列。
第1列CLA1的各第奇数个柱状部CL1的中心C1是相对于位于电极层WL上的基准点P1向+Y方向偏移的点。第1列CLA1的各第偶数个柱状部CL1的中心C1是相对于位于电极层WL上的基准点P1向-Y方向偏移的点。第2列CLA2的各第奇数个柱状部CL2的中心C2是相对于位于电极层WL上的基准点P2向-Y方向偏移的点。第2列CLA2的各第偶数个柱状部CL2的中心C2是相对于位于电极层WL上的基准点P2向+Y方向偏移的点。第3列CLA3的各第奇数个柱状部CL3的中心C3是相对于位于电极层WL上的基准点P3向+Y方向偏移的点。第3列CLA3的各第偶数个柱状部CL3的中心C3是相对于位于电极层WL上的基准点P3向-Y方向偏移的点。第4列CLA4的各第奇数个柱状部CL4的中心C4是相对于位于电极层WL上的基准点P4向-Y方向偏移的点。第4列CLA4的各第偶数个柱状部CL4的中心C4是相对于位于电极层WL上的基准点P4向+Y方向偏移的点。
以下，对基准点P1～基准点P4的设定例进行说明。
如图6所示，沿着X方向配置的多根柱状部CL11的列即第1列CLA11、沿着X方向配置的多根柱状部CL12的列即第2列CLA12、多根柱状部CL13的列即第3列CLA13、及多根柱状部CL14的列即第4列CLA14形成在电极层WL。在于电极层WL形成有沿着X方向的直线的情况下，第1列CLA11的各柱状部CL11的中心C11位于沿着X方向的直线D9上。第2列CLA12的各柱状部CL12的中心C12位于沿着X方向的直线D10上。第3列CLA13的各柱状部CL13的中心C13位于沿着X方向的直线D11上。第4列CLA14的各柱状部CL14的中心C14位于沿着X方向的直线D12上。另外，第1列CLA11～第4列CLA14的柱状部CL11～CL14是从+X方向朝向-X方向依次配置。
在图6的柱状部CL11～CL14的排列中，最密排列方向为Y方向、及相对于Y方向倾斜±30°所成的方向这3个方向。柱状部CL11～CL14是呈正三角形格子状等间距地排列。在该情况下，多个正三角形相交的交点相当于中心C11～中心C14。
例如，在将基准点P1～基准点P4设定为格子体的交点的情况下，基准点P1～基准点P4分别相当于中心C11～中心C14。例如，相当于基准点P1的中心C11相对于相当于基准点P2的中心C12而位于向-Y方向倾斜30°所成的方向上。相当于基准点P3的中心C13相对于相当于基准点P2的中心C12而位于向+Y方向倾斜30°所成的方向上。相当于基准点P4的中心C14相对于基准点P2的中心C12而位于+Y方向上。
若如此设定基准点P1～基准点P4，则在图4中，第1列CLA1的各第奇数个柱状部CL1的中心C1是相对于图6的第1列CLA11的各第奇数个柱状部CL11的中心C11向+Y方向偏移的点。第1列CLA1的各第偶数个柱状部CL1的中心C1是相对于图6的第1列CLA11的各第偶数个柱状部CL11的中心C11向-Y方向偏移的点。
而且，在图4中，第2列CLA2的各第奇数个柱状部CL2的中心C2是相对于图6的第2列CLA12的各第奇数个柱状部CL12的中心C12向-Y方向偏移的点。第2列CLA2的各第偶数个柱状部CL2的中心C2是相对于图6的第2列CLA12的各第偶数个柱状部CL12的中心C12向+Y方向偏移的点。
而且，在图4中，第3列CLA3的各第奇数个柱状部CL3的中心C3是相对于图6的第3列CLA13的各第奇数个柱状部CL13的中心C13向+Y方向偏移的点。第3列CLA3的各第偶数个柱状部CL3的中心C3是相对于图6的第3列CLA13的各第偶数个柱状部CL13的中心C13向-Y方向偏移的点。
而且，在图4中，第4列CLA4的各第奇数个柱状部CL4的中心C4是相对于图6的第4列CLA14的各第奇数个柱状部CL14的中心C14向-Y方向偏移的点。第4列CLA4的各第偶数个柱状部CL4的中心C4是相对于图6的第4列CLA工4的各第偶数个柱状部CL14的中心C14向+Y方向偏移的点。
基准点P1～基准点P4到各柱状部CL1～CL4的中心C1～C4的距离为任意距离。例如，如图5所示，在第1列CLA1，可以使各第奇数个柱状部CL1的中心C1相对于中心C11(基准点P1)向+Y方向偏移距离d8而设置，使各第偶数个柱状部CL1的中心C1相对于中心C11(基准点P1)向-Y方向偏移距离d8而设置。在第2列CLA2～第4列CLA4，也可以使中心C2～C4相对于中心C12～C14(基准点P2～P4)向+Y方向或-Y方向偏移距离d8而设置。另外，+Y方向的距离与-Y方向的距离也可以不同。并不限于+Y方向或-Y方向，也能以基准点P1～基准点P4为中心而使柱状部CL1～CL4的中心C1～C4向指定方向偏移。
所述基准点P1～基准点P4的设定是一个例子。可以将电极层WL上的任意点设定为基准点P1～基准点P4。
在本实施方式中，柱状部CL1～CL4的中心C1～C4是以相对于基准点P1～基准点P4向指定方向(例如，+Y方向或-Y方向)偏移的方式设置。由此，柱状部CL1～CL4并不沿着X方向而配置。即，第1列CLA1～第4列CLA4各自并不沿着X方向而形成。
以下，对本实施方式的效果进行说明。
在这里，在如图6般以使中心C11～中心C14位于沿着X方向的直线上的方式将柱状部CL11～CL14配置在电极层WL的情况下，衬底10的单面上会产生压缩应力或拉伸应力等应力，从而衬底10的应变增加，衬底10大幅度翘曲。而且，在具有三维构造的半导体存储装置中，电极层WL的数量越多，应力越易于沿着单向施加。由此，衬底10的翘曲变大。而且，多个半导体存储装置是通过在具有衬底10的晶片上形成构造体，并对晶片及构造体进行切割而制造。因此，这种大幅度的翘曲会使制造步骤中的精度劣化，妨碍制造装置的稳定运转，成为晶片的翘曲或破裂的原因。
另一方面，若如本实施方式般以不使中心C1～中心C4位于沿着X方向的直线上的方式配置柱状部CL1～柱状部CL4，则能够将电极层WL上产生的应力的X方向的成分切断。由此，能够减小各电极层WL上产生的应力，因此能够抑制衬底10的翘曲而抑制晶片的翘曲或破裂。
(第2实施方式)
图7是第2实施方式的半导体存储装置的俯视示意图。
图7是存储单元阵列的俯视图，且是表示电极层WL的柱状部CL1～CL4的配置的图。
本实施方式在电极层WL的柱状部CL1～CL4的配置上与第1实施方式不同。本实施方式中的所述以外的构成与第1实施方式相同。
如图7所示，多根柱状部CL1的列即第1列CLA1、多根柱状部CL2的列即第2列CLA2、多根柱状部CL3的列即第3列CLA3、及多根柱状部CL4的列即第4列CLA4形成在电极层WL。在图5中，第1列CLA1～第4列CLA4这4列形成在电极层WL，但并不限定于此。例如，可以形成2n(n为整数，且1≦n≦9)列柱状部CL的列。
在于电极层WL形成有沿着X方向的直线的情况下，第1列CLA1的各第奇数个柱状部CL1位于沿着X方向的直线D13上。第1列CLA1的各第偶数个柱状部CL1位于沿着X方向的直线D14上。第2列CLA2的各第奇数个柱状部CL2位于沿着X方向的直线D15上。第2列CLA2的各第偶数个柱状部CL2位于沿着X方向的直线D16上。第3列CLA3的各第奇数个柱状部CL3位于沿着X方向的直线D17上。第3列CLA3的各第偶数个柱状部CL3位于沿着X方向的直线D18上。第4列CLA4的各第奇数个柱状部CL4位于沿着X方向的直线D19上。第4列CLA4的各第偶数个柱状部CL4位于沿着X方向的直线D20上。另外，第1列CLA1～第4列CLA4的柱状部CL1～CL4是从+X方向朝向-X方向依次配置。
第1列CLA1的第奇数个柱状部CL1、及第2列CLA2的第奇数个柱状部CL2位于沿着Y方向的直线D21上。第1列CLA1的第偶数个柱状部CL1、及第2列CLA2的第偶数个柱状部CL2位于沿着Y方向的直线D22上。第3列CLA3的第奇数个柱状部CL3、及第4列CLA4的第奇数个柱状部CL4位于沿着Y方向的直线D23上。第3列CLA3的第偶数个柱状部CL3、及第4列CLA4的第偶数个柱状部CL4位于沿着Y方向的直线D24上。例如，直线D24、直线D22、直线D23及直线D21是从-X方向往+X方向依次位置。例如，在形成柱状部CL的列的情况下，可以反复形成第1列CLA1～第4列CLA4。
第1列CLA1的各柱状部CL1的中心C1并不位于沿着X方向的同一直线上。第2列CLA2的各柱状部CL2的中心C2并不位于沿着X方向的同一直线上。第3列CLA3的各柱状部CL3的中心C3并不位于沿着X方向的同一直线上。第4列CLA4的各柱状部CL4的中心C4并不位于沿着X方向的同一直线上。例如，各柱状部CL1～CL4是在X方向上呈Z字状而排列。而且，柱状部CL1～CL4是呈菱形格子状等间距地排列。
在本实施方式中，柱状部CL1～CL4并不沿着X方向而配置。即，第1列CLA11～第4列CLA14各自并不沿着X方向而形成。
以下，对本实施方式的效果进行说明。
若如本实施方式般以不使中心C1～中心C4位于沿着X方向的直线上的方式配置柱状部CL1～柱状部CL4，则能够将电极层WL上产生的压缩应力或拉伸应力等应力的X方向的成分切断。由此，能够减小各电极层WL上产生的应力，因此能够抑制衬底10的翘曲而抑制晶片的翘曲或破裂。
(第3实施方式)
图8是第3实施方式的半导体存储装置的俯视示意图。
图8是存储单元阵列的俯视图，且是表示电极层WL的柱状部CL1～CL9的配置的图。
在本实施方式中，表示的一个例子是，通过反复进行第1实施方式的柱状部CL1～CL4的配置，而将柱状部CL1～CL9配置在电极层WL。
如图8所示，多根柱状部CL1的列即第1列CLA1、多根柱状部CL2的列即第2列CLA2、多根柱状部CL3的列即第3列CLA3、多根柱状部CL4的列即第4列CLA4、多根柱状部CL5的列即第5列CLA5、多根柱状部CL6的列即第6列CLA6、多根柱状部CL7的列即第7列CLA7、多根柱状部CL8的列即第8列CLA8、及多根柱状部CL9的列即第9列CLA9形成在电极层WL。
以下，对柱状部CL1～CL4及柱状部CL6～CL9的配置进行叙述。
在于电极层WL形成有沿着X方向的直线的情况下，第1列CLA1的各第奇数个柱状部CL1位于沿着X方向的直线D25上。第1列CLA1的各第偶数个柱状部CL1位于沿着X方向的直线D26上。第2列CLA2的各第奇数个柱状部CL2位于沿着X方向的直线D27上。第2列CLA2的各第偶数个柱状部CL2位于沿着X方向的直线D28上。第3列CLA3的各第奇数个柱状部CL3位于沿着X方向的直线D29上。第3列CLA3的各第偶数个柱状部CL3位于沿着X方向的直线D30上。第4列CLA4的各第奇数个柱状部CL4位于沿着X方向的直线D31上。第4列CLA4的各第偶数个柱状部CL4位于沿着X方向的直线D32上。另外，第1列CLA1～第4列CLA4的柱状部CL1～CL是从+X方向朝向-X方向依次配置。
第6列CLA6的各第奇数个柱状部CL6位于沿着X方向的直线D33上。第6列CLA6的各第偶数个柱状部CL6位于沿着X方向的直线D34上。第7列CLA7的各第奇数个柱状部CL7位于沿着X方向的直线D35上。第7列CLA7的各第偶数个柱状部CL7位于沿着X方向的直线D36上。第8列CLA8的各第奇数个柱状部CL8位于沿着X方向的直线D37上。第8列CLA8的各第偶数个柱状部CL8位于沿着X方向的直线D38上。第9列CLA9的各第奇数个柱状部CL9位于沿着X方向的直线D39上。第9列CLA9的各第偶数个柱状部CL9位于沿着X方向的直线D40上。另外，第6列CLA6～第9列CLA9的柱状部CL6～CL9是从+X方向朝向-X方向依次配置。
第1列CLA1的各柱状部CL1的中心C1并不位于沿着X方向的同一直线上。第2列CLA2的各柱状部CL2的中心C2并不位于沿着X方向的同一直线上。第3列CLA3的各柱状部CL3的中心C3并不位于沿着X方向的同一直线上。第4列CLA4的各柱状部CL4的中心C4并不位于沿着X方向的同一直线上。第6列CLA6的各柱状部CL6的中心C6并不位于沿着X方向的同一直线上。第7列CLA7的各柱状部CL7的中心C7并不位于沿着X方向的同一直线上。第8列CLA8的各柱状部CL8的中心C8并不位于沿着X方向的同一直线上。第9列CLA9的各柱状部CL9的中心C9并不位于沿着X方向的同一直线上。
第1列CLA1的各第奇数个柱状部CL1的中心C1是相对于位于电极层WL上的基准点向+Y方向偏移的点。第1列CLA1的各第偶数个柱状部CL1的中心C1是相对于位于电极层WL上的基准点向-Y方向偏移的点。第2列CLA2的各第奇数个柱状部CL2的中心C2是相对于位于电极层WL上的基准点向-Y方向偏移的点。第2列CLA2的各第偶数个柱状部CL2的中心C2是相对于位于电极层WL上的基准点向+Y方向偏移的点。第3列CLA3的各第奇数个柱状部CL3的中心C3是相对于位于电极层WL上的基准点向+Y方向偏移的点。第3列CLA3的各第偶数个柱状部CL3的中心C3是相对于位于电极层WL上的基准点向-Y方向偏移的点。第4列CLA4的各第奇数个柱状部CL4的中心C4是相对于位于电极层WL上的基准点向-Y方向偏移的点。第4列CLA4的各第偶数个柱状部CL4的中心C4是相对于位于电极层WL上的基准点向+Y方向偏移的点。
第6列CLA6的各第奇数个柱状部CL6的中心C6是相对于位于电极层WL上的基准点向+Y方向偏移的点。第6列CLA6的各第偶数个柱状部CL6的中心C6是相对于位于电极层WL上的基准点向-Y方向偏移的点。第7列CLA7的各第奇数个柱状部CL7的中心C7是相对于位于电极层WL上的基准点向-Y方向偏移的点。第7列CLA7的各第偶数个柱状部CL7的中心C7是相对于位于电极层WL上的基准点向+Y方向偏移的点。第8列CLA8的各第奇数个柱状部CL8的中心C8是相对于位于电极层WL上的基准点向+Y方向偏移的点。第8列CLA8的各第偶数个柱状部CL8的中心C8是相对于位于电极层WL上的基准点向-Y方向偏移的点。第9列CLA9的各第奇数个柱状部CL9的中心C9是相对于位于电极层WL上的基准点向-Y方向偏移的点。第9列CLA9的各第偶数个柱状部CL9的中心C9是相对于位于电极层WL上的基准点向+Y方向偏移的点。
确定柱状部CL1～CL4及CL6～CL9的位置的各基准点可以设定为电极层WL上的任意点。例如，各基准点为使第1列CLA1～第4列CLA4及第6列CLA6～第9列CLA9内的各柱状部CL1～CL4及CL6～CL9配置在沿着X方向形成的同一直线上的点。即，各基准点是位于沿着X方向形成的直线上的点。
以下，对柱状部CL5的配置进行叙述。
第5列CLA5的各柱状部CL5位于沿着X方向的直线DC上。柱状部CL5是对半导体存储装置1的存储动作无用的部分(虚设部分)，且在该柱状部CL5的上端并不与位线BL连接。即，在柱状部CL5，不设置通道体20A、存储膜21A、及芯绝缘部22A。柱状部CL5既可以利用指定的膜等来填充其内部，也可以为空隙等孔洞。
在本实施方式中，夹着第5列CLA5而在Y方向上反复形成第1列CLA1～第4列CLA4从而形成第1列CLA1～第9列CLA9。柱状部CL1～CL4及柱状部CL6～CL9并不沿着X方向而配置。即，第1列CLA1～第4列CLA4及第6列CLA6～第9列CLA9各自并不沿着X方向而形成。
以下，对本实施方式的效果进行说明。
若如本实施方式般以不使中心C1～中心C4及中心C6～中心C9位于沿着X方向的直线上的方式配置柱状部CL1～柱状部CL9，则能够将电极层WL上产生的压缩应力或拉伸应力等应力的X方向的成分切断。由此，能够减小各电极层WL上产生的应力，因此能够抑制衬底10的翘曲而抑制晶片的翘曲或破裂。
以下，对半导体存储装置1的变化例进行叙述。
(第4实施方式)
图9是第4实施方式的半导体存储装置的立体示意图。
图10是第4实施方式的另一半导体存储装置的立体示意图。
图9及图10是相当于图1的斜视图，分别表示变化例的半导体存储装置100、110。
如图9所示，半导体存储装置100若与半导体存储装置1比较，则进而具有导电层50及绝缘层34。绝缘层34设置在衬底10之上。在绝缘层34内，设置有未图示的配线层及晶体管等电路元件。导电层50设置在绝缘层34之上。绝缘层30设置在导电层50之上。关于比绝缘层30靠上侧的构成，例如，与半导体存储装置1相同。另外，配线部LI经由导电层50而与柱状部CL电连接。
如图10所示，半导体存储装置110若与半导体存储装置1比较，则在衬底10上，经由绝缘层35而设置有背栅极BG。在背栅极BG上，经由绝缘层30而设置有源极侧选择栅极SGS。
柱状部CL例如与第1实施方式同样地，具有通道体20A、存储膜21A、及芯绝缘部22A。配线部LI沿着X方向及Z方向延伸，该配线部LI的下表面经由设置在背栅极BG内的连结部PC，而与柱状部CL电连接。
连结部PC与柱状部CL一体地设置，并沿着X方向及Y方向在背栅极BG内延伸。在连结部PC，例如，一体地设置有多个柱状部CL。另外，所谓“一体地设置”表示柱状部CL中所使用的材料的一部分延伸到连结部PC。从而，在连结部PC的一部分，与柱状部CL同样地，设置有通道体20A、存储膜21A及芯绝缘部22A。
以下，对实施方式的半导体存储装置的制造方法进行说明。
首先，在于作为晶片的一部分的衬底10上形成交替地积层着绝缘层30及牺牲层的积层体之后，形成贯通积层体并到达衬底10的多个存储孔。多个存储孔例如是利用RIE(Reactive Ion Etching，反应性离子蚀刻)法而形成。例如，使用指定掩模，以相邻的存储孔并不沿着X方向而配置的方式形成多个存储孔。
接着，在存储孔内，依次形成存储膜21A、通道体20A、及芯绝缘部22A。由此，形成柱状部CL。
接着，在积层体上形成狭缝。继而，在经由狭缝而将牺牲层除去之后，在牺牲层已被除去的空洞内形成导电层。由此，形成具有多个电极层WL、多个绝缘层30、源极侧选择栅极SGS、及漏极侧选择栅极SGD的积层体15。
接着，在于狭缝内形成绝缘膜40之后，形成导电膜。由此，形成配线部LI。例如，在配线部LI间，配置柱状部CL1～柱状部CL4。柱状部CL1～柱状部CL4并不沿着X方向而配置。
接着，在于柱状部CL之上形成接点部Cb及V1之后，形成位线BL。然后，对晶片及该晶片上所形成的构造体进行切割，单片化为多个半导体存储装置1。
以此方式，制造本实施方式的半导体存储装置1。
根据以上所说明的实施方式，可以实现一种能够减小各电极层上产生的应力的半导体存储装置。
已对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提出的，并非意图限定发明的范围。这些新颖的实施方式能以其他各种方式实施，且能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式及其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。

Claims (10)

1.一种半导体存储装置，其特征在于包括：
衬底；
积层体，设置在所述衬底上，具有相互分离地积层的多个电极层；
多个柱状部，设置在所述积层体内，沿着所述积层体的积层方向而延伸；及
配线部，设置在所述积层体内，沿着第1方向而延伸；且
所述多个柱状部的中心是相对于多个基准点向第2方向或第3方向偏移地设置，该第2方向相对于所述第1方向相交，该第3方向相对于所述第1方向相交且相对于所述第2方向为相反方向；
所述多个基准点具有：多个第1基准点；多个第2基准点，相对于所述多个第1基准点而位于所述第2方向上；多个第3基准点，相对于所述多个第1基准点而位于向所述第2方向以第1角度倾斜的第4方向上；及多个第4基准点，相对于所述多个第1基准点而位于向所述第3方向以所述第1角度倾斜的第5方向上；
在设定了沿着所述第1方向延伸的假想的第1直线、第2直线、第3直线及第4直线时，所述多个第1基准点、所述多个第2基准点、所述多个第3基准点及所述多个第4基准点分别位于所述第1直线、所述第2直线、所述第3直线及所述第4直线上；
所述多个柱状部是沿着多个列而设置，
所述多个列具有第1列、在所述第2方向上与所述第1列相邻的第2列、在所述第2方向上与所述第2列相邻的第3列、及在所述第2方向上与所述第3列相邻的第4列，
所述第1列的第1柱状部的中心是相对于第4基准点向所述第2方向偏移地设置，与所述第1列的所述第1柱状部相邻的所述第1列的第2柱状部的中心是相对于第4基准点向所述第3方向偏移地设置；
所述第2列的第3柱状部的中心是相对于第1基准点向所述第3方向偏移地设置，与所述第2列的所述第3柱状部相邻的所述第2列的第4柱状部的中心是相对于第1基准点向所述第2方向偏移地设置；
所述第3列的第5柱状部的中心是相对于第3基准点向所述第2方向偏移地设置，与所述第3列的所述第5柱状部相邻的第3列的第6柱状部的中心是相对于第3基准点向所述第3方向偏移地设置；
所述第4列的第7柱状部的中心是相对于第2基准点向所述第3方向偏移地设置，与所述第4列的所述第7柱状部相邻的所述第4列的第8柱状部的中心是相对于第2基准点向所述第2方向偏移地设置。
2.根据权利要求1所述的半导体存储装置，其特征在于：
所述第1角度为30度。
3.根据权利要求1所述的半导体存储装置，其特征在于：
所述多个基准点为格子体的交点。
4.根据权利要求1所述的半导体存储装置，其特征在于：
进而具备第1配线，设置在所述多个柱状部上，沿着所述第2方向而延伸；且所述多个列具有在所述第2方向上与所述第4列相邻的第5列，
所述第5列的所述多个柱状部并不连接于所述第1配线。
5.根据权利要求1所述的半导体存储装置，其特征在于：
所述多个柱状部具有半导体部、及设置在所述半导体部与所述积层体之间的存储膜。
6.根据权利要求1所述的半导体存储装置，其特征在于：
进而具备第1配线，设置在所述多个柱状部上，沿着所述第2方向而延伸。
7.一种半导体存储装置，其特征在于包括：
衬底；
积层体，设置在所述衬底上，具有相互分离地积层的多个电极层；
多个柱状部，设置在所述积层体内，沿着所述积层体的积层方向而延伸；及
配线部，设置在所述积层体内，沿着第1方向而延伸；且
在设定了沿着所述第1方向延伸的假想的第1直线、第2直线、第3直线及第4直线时，所述多个柱状部具有配置在所述第1直线上的多个第1柱状部、配置在所述第2直线上的多个第2柱状部、配置在所述第3直线上的多个第3柱状部、及配置在所述第4直线上的多个第4柱状部；
所述第1直线、所述第2直线、所述第3直线及所述第4直线依次位于相对于所述第1方向相交的第2方向上，
在相邻的所述柱状部，所述第2柱状部与所述第3柱状部之间的距离比所述第1柱状部与所述第2柱状部之间的距离短。
8.根据权利要求7所述的半导体存储装置，其特征在于：
在设定了沿着所述第1方向延伸的假想的第5直线、第6直线、第7直线及第8直线时，所述多个柱状部具有配置在所述第5直线上的多个第5柱状部、配置在所述第6直线上的多个第6柱状部、配置在所述第7直线上的多个第7柱状部、及配置在所述第8直线上的多个第8柱状部；且
所述第1直线、所述第2直线、所述第3直线、所述第4直线、所述第5直线、所述第6直线、所述第7直线及所述第8直线依次位于所述第2方向，
在相邻的所述柱状部，所述第6柱状部与所述第7柱状部之间的距离比所述第5柱状部与所述第6柱状部之间的距离短。
9.根据权利要求8所述的半导体存储装置，其特征在于：
在相邻的所述柱状部，所述第4柱状部与所述第5柱状部之间的距离比所述第3柱状部与所述第4柱状部之间的距离短。
10.根据权利要求8所述的半导体存储装置，其特征在于：
在相邻的所述柱状部，所述第4柱状部与所述第5柱状部之间的距离比所述第5柱状部与所述第6柱状部之间的距离短。
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