JP2020047754A - 半導体記憶装置 - Google Patents

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Abstract

【課題】記憶容量の大きい半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１及び第２導電層と、第１及び第２導電層の間に設けられた複数の半導体部であって、第１及び第２導電層に対向する第１及び第２半導体層を備える半導体部と、第１及び第２半導体層の間に設けられた第３絶縁層と、第３方向に隣り合う半導体部の間に設けられた第４絶縁層と、を備える。第３絶縁層において、第１半導体層と接する第１面から第２半導体層と接する第２面までの第２方向の距離が最も小さい第１及び第２導電層を含む第１断面おける第４絶縁層の中心点から第１導電層又は第２導電層までの最短距離をＤ１とし、第３絶縁層において、第１半導体層と接する第３面から第２半導体層と接する第４面までの第２方向の距離が最も大きい第１及び第２導電層を含む第２断面における第１及び第２導電層の第２方向の距離をＤ２とすると、２Ｄ１＞Ｄ２が成立する。【選択図】図２

Description

本実施形態は、半導体記憶装置に関する。
基板と、この基板の表面と交差する第１方向に積層された複数のゲート電極と、第１方向に延伸してこれら複数のゲート電極に対向する半導体層と、ゲート電極及び半導体層の間に設けられたゲート絶縁膜と、を備える半導体記憶装置が知られている。ゲート絶縁膜は、例えば、窒化シリコン膜（ＳｉＮ）やフローティングゲート等、データを記憶可能なメモリ部を備える。
特開２０１６−１７１２４３号公報
記憶容量の大きい半導体記憶装置を提供する。
基板と、基板の表面と交差する第１方向に積層された複数の第１導電層と、第１方向に積層され、第１方向と交差する第２方向において複数の第１導電層と隣り合う複数の第２導電層と、複数の第１導電層及び複数の第２導電層の間に設けられ、第１方向及び第２方向と交差する第３方向に配設された複数の半導体部であって、複数の第１導電層に対向する第１半導体層と、複数の第２導電層に対向する第２半導体層と、を備える複数の半導体部と、第１導電層及び第１半導体層の間に設けられた第１絶縁層と、第１半導体層と第１導電層とを含む第１メモリ領域と、第２導電層及び第２半導体層の間に設けられた第２絶縁層と、第２半導体層と第２導電層とを含む第２メモリ領域と、第２方向において、第１半導体層と第２半導体層との間に設けられた第３絶縁層と、第３方向に隣り合う半導体の間に設けられた第４絶縁層と、を備える。第３絶縁層において、第１半導体層と接する第１面から第２半導体層と接する第２面までの第２方向の距離が最も小さい第１導電層及び第２導電層を含む断面を第１断面とし、この第１断面における第４絶縁層の中心点から第１導電層又は第２導電層までの最短距離をＤ１とし、第３絶縁層において、第１半導体層と接する第３面から第２半導体層と接する第４面までの第２方向の距離が最も大きい第１導電層及び第２導電層を含む断面を第２断面とし、この第２断面における第１導電層及び第２導電層の第２方向の距離をＤ２とすると、２Ｄ１＞Ｄ２が成立する。
第１の実施形態に係る半導体記憶装置の構成を示す模式的な等価回路図である。 半導体記憶装置の模式的な斜視図である。 図２の一部の拡大図である。 図３に示す構成の変形例を示す図である。 図２のＡ−Ａ´線で示した部分の断面に対応する模式的な断面図である。 図２のＢ−Ｂ´線で示した部分の断面に対応する模式的な断面図である。 第１の実施形態に係る半導体記憶装置の製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 図２に示す構成の変形例を示す図である。 図５に示す構成の変形例を示す図である。 第２の実施形態に係る半導体記憶装置の構成を示す模式的な断面図である。 図３７に示す構成の変形例を示す図である。 第２の実施形態に係る半導体記憶装置の製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 第３の実施形態に係る半導体記憶装置の構成を示す模式的な斜視図である。 図４３のＣ−Ｃ´線で示した部分の断面に対応する模式的な断面図である。 図４３のＤ−Ｄ´線で示した部分の断面に対応する模式的な断面図である。 第３の実施形態に係る半導体記憶装置の製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
また、本明細書においては、基板の表面と交差する方向を第１方向と、第１方向と交差する方向を第２方向と、第１方向及び第２方向と交差する方向を第３方向と呼ぶ。また、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。尚、以下の説明では、Ｘ方向、Ｙ方向及びＺ方向が、それぞれ、第３方向、第２方向及び第１方向と対応する場合について例示する。ただし、第１方向、第２方向及び第３方向は、Ｚ方向、Ｙ方向及びＸ方向に限られない。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記第１方向に沿って基板から離れる向きを上と、第１方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、第２方向又は第３方向と交差する面を側面と呼ぶ。
［第１の実施形態］
［構成］
次に、図１を参照して、第１の実施形態に係る半導体記憶装置の回路構成等を説明する。説明の都合上、図１では一部の構成を省略する。
本実施形態に係る半導体記憶装置は、メモリセルアレイＭＡと、メモリセルアレイＭＡを制御する制御回路ＣＣと、を備える。
メモリセルアレイＭＡは、複数のメモリユニットＭＵを備える。これら複数のメモリユニットＭＵは、それぞれ、電気的に独立な２つのメモリストリングＭＳａ，ＭＳｂを備える。これらメモリストリングＭＳａ，ＭＳｂの一端は、それぞれドレイン選択トランジスタＳＴＤに接続され、これらを介して共通のビット線ＢＬに接続される。メモリストリングＭＳａ，ＭＳｂの他端は、共通のソース選択トランジスタＳＴＳに接続され、これを介して共通のソース線ＳＬに接続される。
メモリストリングＭＳａ，ＭＳｂは、それぞれ、直列に接続された複数のメモリセルＭＣを備える。メモリセルＭＣは、半導体層と、ゲート絶縁膜と、ゲート電極と、を備える電界効果型のトランジスタである。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、データを記憶可能なメモリ部を備える。このメモリ部は、例えば、窒化シリコン膜（ＳｉＮ）やフローティングゲート等の電荷蓄積膜である。この場合、メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。ゲート電極は、ワード線ＷＬの一部である。
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、半導体層と、ゲート絶縁膜と、ゲート電極と、を備える電界効果型のトランジスタである。半導体層は、チャネル領域として機能する。ドレイン選択トランジスタＳＴＤのゲート電極は、ドレイン選択ゲート線ＳＧＤの一部である。ソース選択トランジスタＳＴＳのゲート電極は、ソース選択ゲート線ＳＧＳの一部である。
制御回路ＣＣは、例えば、読出動作、書込動作、消去動作に必要な電圧を生成し、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、及び、選択ゲート線（ＳＧＤ、ＳＧＳ）に印加する。制御回路ＣＣは、例えば、メモリセルアレイＭＡと同一のチップ上に設けられた複数のトランジスタ及び配線を含む。尚、制御回路ＣＣは、例えば、制御用のチップ等を含んでいても良い
次に、図２及び図３を参照して、本実施形態に係る半導体記憶装置の模式的な構成例を説明する。説明の都合上、図２及び図３では一部の構成を省略する。
本実施形態に係る半導体記憶装置は、基板１１０と、基板１１０の上方に設けられたメモリセルアレイＭＡと、を備える。また、メモリセルアレイＭＡは、第１メモリ層ＭＬ１と、これよりも上方に設けられた接続層ＣＬと、これよりも上方に設けられた第２メモリ層ＭＬ２と、を備える。第１メモリ層ＭＬ１及び第２メモリ層ＭＬ２は、それぞれ、Ｚ方向に積層された複数の導電層１２０を含む積層体構造ＬＳを備える。積層体構造ＬＳはＹ方向に複数配設され、これら積層体構造ＬＳの間にはメモリトレンチＭＴが設けられる。積層体構造ＬＳ及びメモリトレンチＭＴは、Ｙ方向に交互に配設される。メモリトレンチＭＴは、Ｘ方向に配設された複数の幅狭部ｍｔ１及び幅広部ｍｔ２を備える。幅狭部ｍｔ１には、半導体部１３０及びゲート絶縁膜１４０が設けられる。幅広部ｍｔ２には、絶縁層１５０が設けられる。また、複数の半導体部１３０の下端には、配線層１６０が接続される。
基板１１０は、例えば、単結晶シリコン（Ｓｉ）等の半導体基板である。基板１１０は、例えば、半導体基板の上面にｎ型の不純物層を有し、更にこのｎ型の不純物層中にｐ型の不純物層を有する２重ウェル構造を備える。尚、基板１１０の表面には、例えば、制御回路ＣＣを構成するトランジスタや配線等が設けられても良い。
導電層１２０は、Ｘ方向に延伸する略板状の導電層であり、例えば窒化チタン（ＴｉＮ）とタングステン（Ｗ）との積層膜や、不純物が注入された多結晶シリコン（ｐ−Ｓｉ）等の導電層である。これら導電層１２０は、それぞれ、ワード線ＷＬ及びメモリセルＭＣ（図１）のゲート電極、又は、ドレイン選択ゲート線ＳＧＤ及びドレイン選択トランジスタＳＴＤ（図１）のゲート電極として機能する。
上述したように、導電層１２０に設けられたメモリトレンチは、幅狭部ｍｔ１と幅広部ｍｔ２から構成される。幅広部ｍｔ２の一方の面は、周縁が幅狭部ｍｔ１に接続し、幅狭部ｍｔ１に対してＹ方向に離れるように設けられる。これにより、幅広部ｍｔ２は幅狭部ｍｔ１に対してＹ方向に凸である。幅広部ｍｔ２の他方の面においても同様にして、周縁が幅狭部ｍｔ１に接続し、幅狭部ｍｔ１に対してＹ方向に離れるように設けられる。これにより、幅広部ｍｔ２は略円形である。幅広部ｍｔ２には絶縁層１５０が設けられている。幅広部ｍｔ２はＸ方向に配列されている。幅狭部ｍｔ１は、Ｘ方向に配列された幅広部ｍｔ２の間に位置する。幅狭部ｍｔ１にはゲート絶縁膜１４０が設けられている。
複数の導電層１２０の下方には、例えば導電層１２０と同様の材料を含む導電層１２１が設けられている。導電層１２１は、ソース選択ゲート線ＳＧＳ及びソース選択トランジスタＳＴＳ（図１）のゲート電極として機能する。
複数の導電層１２０の間、最下層の導電層１２０及び導電層１２１の間、並びに、導電層１２１及び配線層１６０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１２２が設けられる。
以下、Ｙ方向に隣接する２つの積層体構造ＬＳに着目した場合に、一方の積層体構造ＬＳに含まれる複数の導電層１２０を第１導電層１２０ａと呼ぶことがある。また、他方の積層体構造ＬＳに含まれる複数の導電層１２０を第２導電層１２０ｂと呼ぶことがある。
メモリトレンチＭＴは、第１導電層１２０ａ及び第２導電層１２０ｂの間の溝であり、Ｘ方向に延伸する。メモリトレンチＭＴは、上述の通り、Ｘ方向に配設された複数の幅狭部ｍｔ１及び幅広部ｍｔ２を備える。幅狭部ｍｔ１のＹ方向の幅は略均一である。一方、幅広部ｍｔ２は略円状であり、Ｙ方向の幅が幅狭部ｍｔ１よりも大きい。尚、幅広部ｍｔ２の形状は楕円、矩形又はその他の形状でも良い。
メモリトレンチＭＴのＹ方向の幅は、Ｚ位置によって異なり、接続層ＣＬにおいて最大となる。以下、接続層ＣＬにおけるメモリトレンチＭＴ内の構造を、接続部Ｊと呼ぶ場合がある。
半導体部１３０は、Ｚ方向に延伸する第１半導体層１３１ａ及び第２半導体層１３１ｂ、並びに、これらの下端に接続された半導体層１３３を備える。また、第１半導体層１３１ａ及び第２半導体層１３１ｂの間には、酸化シリコン（ＳｉＯ２）等の絶縁層１３４が設けられる。
第１半導体層１３１ａは、例えば、ノンドープの多結晶シリコン（ｐ−Ｓｉ）等の半導体層である。第１半導体層１３１ａは、複数の第１導電層１２０ａに対向する。第１半導体層１３１ａは、メモリストリングＭＳａ（図１）に含まれる複数のメモリセルＭＣ及びドレイン選択トランジスタＳＴＤのチャネル領域として機能する。
第２半導体層１３１ｂは、例えば、ノンドープの多結晶シリコン（ｐ−Ｓｉ）等の半導体層である。第２半導体層１３１ｂは、複数の第２導電層１２０ｂに対向する。第２半導体層１３１ｂは、メモリストリングＭＳｂ（図１）に含まれる複数のメモリセルＭＣ及びドレイン選択トランジスタＳＴＤのチャネル領域として機能する。
半導体層１３３は、Ｙ方向に隣り合う２つの導電層１２１に対向する。半導体層１３３は、多結晶シリコン（ｐ−Ｓｉ）等の半導体層であり、ソース選択トランジスタＳＴＳ（図１）のチャネル領域として機能する。半導体層１３３及び導電層１２１の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１３５が設けられる。
また、半導体部１３０は、Ｚ方向に延伸する第１半導体部Ｐ１と、この第１半導体部の上方に設けられ、Ｚ方向に延伸する第２半導体部Ｐ２と、を備える。第１半導体部Ｐ１は、複数の導電層１２０に対向する。また、第１半導体部Ｐ１の下端は、配線層１６０に接続されている。第２半導体部Ｐ２は、複数の導電層１２０に対向する。また、第２半導体部Ｐ２の下端は、第１半導体部Ｐ１の上端に接続されている。第１半導体部Ｐ１及び第２半導体部Ｐ２は、Ｘ方向と交差する断面において、略テーパ状の形状を有する。また、図示は省略するものの、Ｙ方向と交差する断面において、略逆テーパ状の形状を有する。尚、第１メモリ層ＭＬ１に含まれる半導体層１３１ａ，１３１ｂ及び絶縁層１３４の上端は、それぞれ、第２メモリ層ＭＬ２に含まれる半導体層１３１ａ，１３１ｂ及び絶縁層１３４の下端に接続されている。
ゲート絶縁膜１４０は、例えば図３に示す様に、半導体部１３０と導電層１２０との間に積層される。ゲート絶縁膜１４０はトンネル絶縁膜１４１、電荷蓄積膜１４２、及び、ブロック絶縁膜１４３を備える。トンネル絶縁膜１４１及びブロック絶縁膜１４３は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜１４２は、例えば、窒化シリコン（ＳｉＮ）等の絶縁膜である。
尚、ゲート絶縁膜１４０に含まれる膜の一部又は全部は、例えば図４に示す様に、メモリセルＭＣ毎に設けられても良い。図４に示す例では、ブロック絶縁膜が、酸化シリコン（ＳｉＯ２）の絶縁膜１４４及びアルミナ（Ａｌ２Ｏ３）の絶縁膜１４５を含む。絶縁膜１４４は、Ｚ方向に並ぶ複数のメモリセルＭＣついて共通に設けられている。絶縁膜１４５は、メモリセルＭＣ毎に設けられ、導電層１２０の上面及び下面を覆う。
ゲート絶縁膜１４０は、図２に示す通り、第１メモリ層ＭＬ１、接続層ＣＬ、及び、第２メモリ層ＭＬ２に渡って設けられている。また、ゲート絶縁膜１４０の一部は、接続部Ｊに含まれる。この部分は、Ｙ方向において半導体部１３０から離れる向きに突出する。ただし、接続部Ｊの構成は適宜変更可能である。
絶縁層１５０は、例えば図２に示す様に、Ｚ方向に延伸する略円柱状の絶縁層である。絶縁層１５０のＸ方向及びＹ方向における幅は、幅狭部ｍｔ１のＹ方向の幅よりも大きい。
絶縁層１５０は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層である。尚、絶縁層１５０は、例えば、複数の材料を含んでいても良いし、ゲート絶縁膜１４０の一部又は全部と同様の構成を含む積層膜を含んでいても良い。
また、絶縁層１５０は、Ｚ方向に延伸する第１絶縁部ｐ１と、この第１絶縁部ｐ１の上方に設けられ、Ｚ方向に延伸する第２絶縁部ｐ２と、を備える。第１絶縁部ｐ１及び第２絶縁部ｐ２は、Ｘ方向と交差する断面において、略テーパ状の形状を有する。また、図示は省略するものの、Ｙ方向と交差する断面においても略テーパ状の形状を有する。
配線層１６０は、Ｘ方向及びＹ方向に延伸する板状の導電層である。配線層１６０は、例えば不純物が注入された多結晶シリコン（ｐ−Ｓｉ）等の導電層であり、ソース線ＳＬ（図１）として機能する。尚、ソース線ＳＬの構造は適宜変更可能である。例えば、ソース線ＳＬは、基板１１０の表面の一部であっても良い。また、ソース線ＳＬは、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）等の金属層を含んでも良い。また、ソース線ＳＬは、半導体部１３０の下端に接続されても良いし、半導体部１３０のＹ方向の側面に接続されても良い。
次に、図５、図６等を参照して、各構成の幅や各構成間の距離等について説明する。本実施形態に係る半導体記憶装置は、製造方法との関係から、各構成の幅や各構成間の距離等が、ある一定の関係に定まる場合がある。図５及び図６には、この様な関係が例示されている。
図５は、図２のＡ−Ａ´線で示した部分の断面（第１の断面）に対応するＸＹ断面図である。上述の通り、メモリトレンチＭＴのＹ方向の幅はＺ位置によって異なる。第１の断面は、例えば、メモリトレンチＭＴのＹ方向の幅が最も小さくなるようなＺ位置におけるＸＹ断面である。第１の断面を観察した場合、例えば、複数の第１導電層１２０ａ及び複数の第２導電層１２０ｂのうち、Ｙ方向の距離が最も小さい第１導電層１２０ａ及び第２導電層１２０ｂが観察される。
図６は、図２のＢ−Ｂ´線で示した部分の断面（第２の断面）に対応するＸＹ断面図である。第２の断面は、例えば、メモリトレンチＭＴのＹ方向の幅が最も大きくなるようなＺ位置におけるＸＹ断面である。ただし、第２の断面は第１メモリ層ＭＬ１又は第２メモリ層ＭＬ２内の断面であり、接続層ＣＬ内の断面ではない。第２の断面を観察した場合、例えば、複数の第１導電層１２０ａ及び複数の第２導電層１２０ｂのうち、Ｙ方向の距離が最も大きい第１導電層１２０ａ及び第２導電層１２０ｂが観察される。
ｐ（図５）は、第１の断面における絶縁層１５０の中心点を示している。中心点ｐは、例えば、絶縁層１５０の重心でも良い。また、絶縁層１５０のＸ方向の中心位置を示すＸ座標と、Ｙ方向の中心位置を示すＹ座標と、で特定される点でも良い。また、円、楕円、矩形又はその他の形状を絶縁層１５０の輪郭線に当てはめ、この当てはめた形状の中心点をｐとしても良い。
Ｄ１（図５）は、第１の断面における中心点ｐから導電層１２０までの最短距離である。もし仮に、中心点ｐから第１導電層１２０ａまでの最短距離と、中心点ｐから第２導電層１２０ｂまでの最短距離と、が異なる場合、例えば、小さい方をＤ１としても良い。
Ｄ２（図６）は、第２の断面における第１導電層１２０ａ及び第２導電層１２０ｂのＹ方向の距離である。本実施形態においては、２Ｄ１＞Ｄ２の関係が成立する。
また、図５及び図６に示す通り、本実施形態においては、半導体部１３０のＸ方向の幅Ｗ１，Ｗ１´（＜Ｗ１）が、それぞれ、ゲート絶縁膜１４０のＸ方向の幅Ｗ２，Ｗ２´（＜Ｗ２）よりも小さい。ただし、半導体部１３０の幅Ｗ１，Ｗ１´は、それぞれ、ゲート絶縁膜１４０のＸ方向の幅Ｗ２，Ｗ２´より大きくても良い。
Ｄ３（図２）は、第１メモリ層ＭＬ１に含まれる複数の第１導電層１２０ａ及び第２導電層１２０ｂのうち、Ｙ方向の距離が最も大きい第１導電層１２０ａ及び第２導電層１２０ｂのＹ方向の距離である。
Ｄ４（図２）は、第２メモリ層ＭＬ２に含まれる複数の第１導電層１２０ａ及び第２導電層１２０ｂのうち、Ｙ方向の距離が最も小さい第１導電層１２０ａ及び第２導電層１２０ｂのＹ方向の距離である。本実施形態においては、Ｄ３＞Ｄ４の関係が成立する。
Ｗ３（図２）は、接続層ＣＬのＺ方向の幅（接続部ＪのＺ方向の幅）である。本実施形態においては、Ｄ２＞Ｗ３の関係が成立する。
［製造方法］
次に、図７〜図３４を参照して、本実施形態に係る半導体記憶装置の製造方法について説明する。
図７に示す通り、同製造方法においては、図示しない基板の上方に、配線層１６０を形成する。また、配線層１６０の上面に、複数の絶縁層１２２及び犠牲層１７０を交互に積層する。犠牲層１７０は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等からなる。配線層１６０、絶縁層１２２及び犠牲層１７０の成膜は、例えば、ＣＶＤ（Chemical Vapor Deposition）等によって行う。
次に、図８及び図９に示す通り、絶縁層１２２及び犠牲層１７０にメモリトレンチＭＴａを形成する。メモリトレンチＭＴａは、上述のメモリトレンチＭＴ（図２）のうち、第１メモリ層ＭＬ１に対応する部分である。メモリトレンチＭＴａは、例えば、メモリトレンチＭＴａに対応する部分に開口を有する絶縁層を図７に示す構造の上面に形成し、これをマスクとしてＲＩＥ（Reactive Ion Etching: RIE）等を行うことによって形成する。
図８に示す通り、メモリトレンチＭＴａは、Ｚ方向に延伸し、絶縁層１２２及び犠牲層１７０をＹ方向に分断し、配線層１６０の上面を露出させる。また、メモリトレンチＭＴａのＹ方向の幅は、Ｚ位置によって異なる。
次に、図１０に示す通り、メモリトレンチＭＴａの内部に、半導体層１３３、酸化シリコン（ＳｉＯ２）等の犠牲層１７１、及び、アモルファスシリコン（ａ−Ｓｉ）等の犠牲層１７２を形成して、メモリトレンチＭＴａを埋め込む。半導体層１３３は、例えば、エピタキシャル成長等によって形成する。犠牲層１７１は、例えば、酸化等によって形成する。犠牲層１７２は、例えば、ＣＶＤ及びＲＩＥによるエッチバック等によって形成する。
尚、この工程においては、接続層ＣＬ（図２）に対応する部分においてメモリトレンチＭＴａのＹ方向の幅を広げても良い。この工程は、例えば、犠牲層１７２の一部を除去して最上層の犠牲層１７０の側面を露出させ、ウェットエッチング等によって最上層の犠牲層１７０の一部を除去することによって行う。その後、犠牲層１７２を再度埋め込み、ＲＩＥによるエッチバック等によって最上層の絶縁層１２２の上面を露出させる。
次に、図１１に示す通り、図１０に示す構造の上面に、複数の絶縁層１２２及び犠牲層１７０を交互に積層する。この工程は、例えば、図７を参照して説明した工程と同様に行う。
次に、図１２に示す通り、新たに成膜された複数の絶縁層１２２及び犠牲層１７０に、メモリトレンチＭＴｂを形成する。メモリトレンチＭＴｂは、上述のメモリトレンチＭＴ（図２）のうち、第２メモリ層ＭＬ２に対応する部分である。メモリトレンチＭＴｂは、Ｚ方向に延伸し、絶縁層１２２及び犠牲層１７０をＹ方向に分断し、犠牲層１７２の上面を露出させる。また、メモリトレンチＭＴｂのＹ方向の幅は、Ｚ位置によって異なる。この工程は、例えば、図８及び図９を参照して説明した工程と同様に行う。
次に、図１３に示す通り、メモリトレンチＭＴｂを介して、犠牲層１７２及び犠牲層１７１を除去して、メモリトレンチＭＴａの底面及び側面を露出させる。この工程は、例えば、ウェットエッチング等によって行う。
次に、図１４に示す通り、メモリトレンチＭＴａ及びメモリトレンチＭＴｂの底面及び側面に、ブロック絶縁膜１４３、電荷蓄積膜１４２、トンネル絶縁膜１４１、及び、アモルファスシリコン膜１３０Ａを成膜する。この工程は、例えば、ＣＶＤ等の方法によって行う。
尚、この工程においては、例えば、接続層ＣＬ（図２）に対応する犠牲層１７０のＹ方向の側面、この犠牲層１７０の下面に設けられた絶縁層１２２の上面、及び、この犠牲層１７０の上面に設けられた絶縁層１２２の下面にブロック絶縁膜１４３、電荷蓄積膜１４２及びトンネル絶縁膜１４１を成膜し、接続層ＣＬに対応する凹部を埋め込んでも良い。
次に、図１５に示す通り、成膜した膜（１４３、１４２、１４１、１３０Ａ）の一部を除去して、半導体層１３３の上面、及び、絶縁層１２２の上面を露出させる。この工程は、例えば、ＲＩＥ等によって行う。
次に、図１６〜図１８に示す通り、半導体層１３３の上面、アモルファスシリコン膜１３０Ａの側面、及び、絶縁層１２２の上面に、アモルファスシリコン膜１３０Ａ及び絶縁層１３４を成膜する。この際、メモリトレンチＭＴａ及びメモリトレンチＭＴｂの幅狭部ｍｔ１は、アモルファスシリコン膜１３０Ａ及び絶縁層１３４によって埋め込まれる。一方、メモリトレンチＭＴａ及びメモリトレンチＭＴｂの幅広部ｍｔ２は、アモルファスシリコン膜１３０Ａ及び絶縁層１３４によって埋め込まれない。従って、幅広部ｍｔ２には、Ｚ方向に延伸する開口ＡＨが自己整合的に形成される。
次に、図１９に示す通り、熱処理等を行い、アモルファスシリコン膜１３０Ａの結晶構造を改質して、多結晶シリコン（ｐ−Ｓｉ）等の半導体層１３０Ｂを形成する。
次に、図２０〜図２２に示す通り、絶縁層１３４の一部を除去し、開口ＡＨの内周面に半導体層１３０Ｂを露出させる。この工程は、例えば、開口ＡＨを介したウェットエッチング等によって行う。この工程により、絶縁層１３４はＸ方向に分断される。
次に、図２３〜図２５に示す通り、半導体層１３０Ｂの一部を除去し、開口ＡＨの内周面にトンネル絶縁膜１４１を露出させる。この工程は、例えば、開口ＡＨを介したウェットエッチング等によって行う。この工程により、半導体層１３０ＢはＸ方向に分断され、第１半導体層１３１ａ及び第２半導体層１３１ｂを含む半導体部１３０が形成される。
次に、図２６〜図２８に示す通り、トンネル絶縁膜１４１の一部を除去し、開口ＡＨの内周面に電荷蓄積膜１４２を露出させる。この工程は、例えば、開口ＡＨを介したウェットエッチング等によって行う。この工程により、トンネル絶縁膜１４１はＸ方向に分断される。
次に、図２９〜図３１に示す通り、電荷蓄積膜１４２の一部を除去し、開口ＡＨの内周面にブロック絶縁膜１４３を露出させる。この工程は、例えば、開口ＡＨを介したウェットエッチング等によって行う。この工程により、電荷蓄積膜１４２はＸ方向に分断される。
次に、図３２〜図３４に示す通り、ブロック絶縁膜１４３の一部を除去し、開口ＡＨの内周面に、複数の絶縁層１２２及び犠牲層１７０を露出させる。この工程は、例えば、開口ＡＨを介したウェットエッチング等によって行う。この工程により、ブロック絶縁膜１４３はＸ方向に分断される。
次に、例えばＲＩＥ等によって半導体層１３３（図３２）の一部を除去し、開口ＡＨの内周面に最下層の犠牲層１７０を露出させる。次に、例えば開口ＡＨを介したウェットエッチング等によって、複数の犠牲層１７０を除去する。また、開口ＡＨを介した酸化処理等によって、半導体層１３３の側面に絶縁層１３５（図２）を形成する。また、開口ＡＨを介したＣＶＤ及びウェットエッチング等によって、Ｚ方向に並ぶ絶縁層１２２の間に導電層１２０を形成する。また、ＣＶＤ等によって開口ＡＨに絶縁層１５０を形成する。これにより、図２に示す様な構造が形成される。
［効果］
基板と、この基板の表面と交差する第１方向に積層された複数のゲート電極と、第１方向に延伸してこれら複数のゲート電極に対向する半導体層と、ゲート電極及び半導体層の間に設けられたゲート絶縁膜と、を備える半導体記憶装置が知られている。ゲート絶縁膜は、例えば、窒化シリコン膜（ＳｉＮ）やフローティングゲート等、データを記憶可能なメモリ部を備える。
この様な半導体記憶装置の製造に際しては、例えば、複数のゲート電極に対応する膜を基板上に複数層積層し、この複数の膜を貫通するメモリホールを形成し、このメモリホールの内周面にゲート絶縁膜及び半導体層を形成する。これにより、１つのメモリホールに形成される半導体層が１つのメモリストリングに対応する、いわゆるサラウンドゲート型の構造が形成される。
この様な半導体記憶装置に関して、記憶容量の増大のために、種々の方法が提案されている。
例えば、ゲート電極の積層数を増大させれば、メモリホール内のメモリセル数を増大させることが可能である。このためには、例えば、上記メモリホールのアスペクト比を大きくすることが考えられるが、これは容易でない場合がある。
そこで、例えば、ゲート電極に対応する全ての膜に一括してメモリホールを設けるのではなく、成膜及びメモリホールの形成を数回に分けて行うことが考えられる。これにより、上記メモリホールのアスペクト比を大きくすることなく、ゲート電極の積層数を増大させることが出来る。しかしながら、例えば、半導体層の成膜も複数回に分けて行なってしまうと、別工程で成膜された半導体層の間の接触抵抗が大きくなってしまう場合がある。
そこで、本実施形態においては、図８に示す工程においてメモリトレンチＭＴａの加工を行い、図１２に示す工程においてメモリトレンチＭＴｂの加工を行う。また、図１４及び図１６に示す工程において、下方に位置するメモリトレンチＭＴａの側壁と、上方に位置するメモリトレンチＭＴｂの側壁とに、ゲート絶縁膜（１４１〜１４３）及びアモルファスシリコン膜１３０Ａを一括して成膜する。この様な方法によれば、アモルファスシリコン膜１３０Ａの成膜が一括して行われるため、上記接触抵抗等を抑制可能である。
また、半導体記憶装置の記憶容量を増大させるための方法としては、メモリホールに２つのメモリストリングを形成することが考えられる。このためには、一方のメモリストリングに対応する複数のゲート電極と、他方のメモリストリングに対応する複数のゲート電極と、を電気的に独立にすればよい。また、この場合には、一方のメモリストリングに対応する半導体層と、他方のメモリストリングに対応する半導体層と、を電気的に独立にすることが望ましい。一方のメモリストリングから他方のメモリストリングへのリーク電流等を抑制するためである。
この様な構成を実現するためには、例えば、Ｘ方向に複数のメモリホールを形成し、このメモリホール内に半導体層等を成膜し、Ｘ方向に延伸するトレンチを形成することによってこれら半導体層等をＹ方向に分断することが考えられる。また、例えば、Ｘ方向に延伸するメモリトレンチを形成し、このメモリトレンチ内に半導体層等を成膜し、Ｘ方向に複数のホールを形成することによってこれら半導体層等をＸ方向に分断することも考えられる。
しかしながら、例えば、ゲート電極に対応する膜の成膜及びメモリホール又はメモリトレンチの形成を複数回に分けて行い、ここに半導体層を成膜した場合、この半導体層を分断するためのトレンチやホールを一括して形成する必要が生じてしまう。これは容易でない場合がある。
ここで、本実施形態においては、図９等に示す通り、メモリトレンチＭＴａ及びメモリトレンチＭＴｂが、Ｘ方向に交互に配設された複数の幅狭部ｍｔ１及び幅広部ｍｔ２を備える。また、図１４〜図１８に示す工程においては、幅狭部ｍｔ１が埋め込まれ、且つ、幅広部ｍｔ２が埋め込まれない程度の膜厚で、アモルファスシリコン膜１３０Ａ等（１４１〜１４３、１３０Ａ、１３４）を成膜する。これにより、上記幅広部ｍｔ２の内部には、Ｚ方向に延伸する開口ＡＨが自己整合的に形成される。従って、この開口ＡＨを介して、半導体層１３０Ｂ等を好適に分断可能である。
ここで、図１６に示す通り、幅狭部ｍｔ１を埋め込むためには、アモルファスシリコン膜１３０Ａ等（１４１〜１４３、１３０Ａ、１３４）の膜厚が、幅狭部ｍｔ１のＹ方向の幅の最大値Ｄ２の半分（Ｄ２／２）以上であることが望ましい。また、幅広部ｍｔ２に自己整合的に開口ＡＨを形成するためには、アモルファスシリコン膜１３０Ａ等（１４１〜１４３、１３０Ａ、１３４）の膜厚が、幅広部ｍｔ２の中心点ｐから犠牲層１７０までの最短距離Ｄ１よりも小さいことが望ましい。従って、上記Ｄ２及びＤ１の間で、２Ｄ１＞Ｄ２の関係が成立することが望ましい。
この様な条件で製造される半導体記憶装置においては、上記第１の断面（図５）における絶縁層１５０の中心点ｐから導電層１２０までの最短距離Ｄ１と、第２の断面（図６）における導電層１２０間のＹ方向の距離Ｄ２と、の間で、２Ｄ１＞Ｄ２の関係が成立する。
また、図２０〜図３４を参照して説明した工程においては、開口ＡＨを介して、絶縁層１３４、半導体層１３０Ｂ、トンネル絶縁膜１４１、電荷蓄積膜１４２及びブロック絶縁膜１４３が、順に分断される。これらの膜は、例えばウェットエッチング等により、一層ずつ選択的に分断される。従って、図５及び図６を参照して説明した通り、半導体部１３０のＸ方向の幅とゲート絶縁膜１４０のＸ方向の幅とが異なることがある。例えば、半導体部１３０のＸ方向の幅Ｗ１，Ｗ１´が、それぞれ、ゲート絶縁膜１４０のＸ方向の幅Ｗ２，Ｗ２´よりも大きくなることがある。また、例えば、半導体部１３０の幅Ｗ１，Ｗ１´が、それぞれ、ゲート絶縁膜１４０のＸ方向の幅Ｗ２，Ｗ２´より小さくなることもある。
尚、本実施形態においては、メモリトレンチＭＴａ及びメモリトレンチＭＴｂのパターニング（露光）が別工程で行われる。従って、メモリトレンチＭＴａ及びメモリトレンチＭＴｂの間で、Ｘ方向及びＹ方向の位置がずれる場合がある。そこで、本実施形態では、半導体部１３０の第１半導体部Ｐ１と第２半導体部Ｐ２との間に接続部Ｊ（図２）を設けている。これにより、上記メモリトレンチＭＴａ及びメモリトレンチＭＴｂのＹ方向の位置ずれが生じた場合であっても、半導体部１３０の第１半導体部Ｐ１と第２半導体部Ｐ２とを好適に接続可能である。
もし仮にこの様な位置ずれが生じた場合、製造された半導体記憶装置は、図３５に示す様な形状となる場合がある。ここで、例えば、第１半導体部Ｐ１のＹ方向における中心位置と第２半導体部Ｐ２のＹ方向における中心位置との距離をＤ５とする。また、例えば、第１絶縁部ｐ１のＹ方向における中心位置と第２絶縁部ｐ２のＹ方向における中心位置との距離をＤ６とする。また、例えば、第２半導体部Ｐ２のＹ方向における中心位置と第２絶縁部ｐ２のＹ方向における中心位置との距離をＤ７とする。
メモリトレンチＭＴａ及びメモリトレンチＭＴｂの位置ずれが生じた場合、距離Ｄ５及び距離Ｄ６は、同程度の大きさを有することとなる。また、メモリトレンチＭＴａ及びメモリトレンチＭＴｂにおいて、幅狭部ｍｔ１及び幅広部ｍｔ２のパターニングは、一括して行うことが可能である。この場合、距離Ｄ７は、ほぼゼロである。少なくとも、距離Ｄ７は、距離Ｄ５及びＤ６よりも小さい。図示は省略するものの、半導体部１３０の第１半導体部Ｐ１及び絶縁層１５０の第１絶縁部ｐ１についても同様である。
尚、接続部ＪのＹ方向の幅が大きいほど、メモリトレンチＭＴａ及びメモリトレンチＭＴｂの位置ずれの影響を抑制可能である。例えば、接続部ＪのＹ方向の幅は、図２の距離Ｄ２よりも大きい場合がある。ここで、もし仮に接続部ＪのＹ方向の幅及びＺ方向の幅が、図１４〜図１８に示す工程において成膜されるアモルファスシリコン膜１３０Ａ等（１４１〜１４３、１３０Ａ、１３４）よりも大きかった場合、接続層ＣＬにおいてメモリトレンチＭＴａの幅狭部ｍｔ１を埋め込むことが出来ず、ここに開口が形成されてしまう。従って、図２０〜図２２に示す工程において絶縁層１３４がＺ方向に分断されてしまい、図２３〜図２５に示す工程において半導体層１３０ＢもＺ方向に分断されてしまう。
そこで、本実施形態においては、接続層ＣＬのＺ方向の幅（接続部ＪのＺ方向の幅）Ｗ３と、第２の断面における第１導電層１２０ａ及び第２導電層１２０ｂのＹ方向の距離Ｄ２との間で、Ｄ２＞Ｗ３の関係を設けている。これにより、図１６〜図１８に示す工程において、接続部ＪのＹ方向の幅によらず、接続層ＣＬにおいてメモリトレンチＭＴａの幅狭部ｍｔ１を好適に埋め込むことが可能である。
また、本実施形態において、メモリトレンチＭＴａ及びメモリトレンチＭＴｂは、Ｘ方向に交互に配設された複数の幅狭部ｍｔ１及び幅広部ｍｔ２を備える。しかしながら、加工の条件等によっては、この様な形状が崩れる場合がある。特にメモリトレンチＭＴａ及びメモリトレンチＭＴｂの底面近傍においては、この様な形状が崩れやすい。この様な場合、例えば図３６に示す様に、幅狭部ｍｔ１及び幅広部ｍｔ２の境界の角部が削れることが考えられる。この様な場合、例えば第１の断面（図３６）において、導電層１２０のゲート絶縁膜１４０との接触面Ｓ１、及び、導電層１２０の絶縁層１５０との接触面Ｓ２が、連続的な曲面を形成することが考えられる。
［第２の実施形態］
次に、図３７及び図３８を参照して、第２の実施形態に係る半導体記憶装置について説明する。尚、以下の説明において、第１の実施形態と同様の部分には同一の符号を付し、説明を省略する。
本実施形態に係る半導体記憶装置は、基本的には第１の実施形態と同様に構成されるが、メモリセルＭＣの電荷蓄積膜が、窒化シリコン膜（ＳｉＮ）ではなく、フローティングゲートである。
例えば、図３７に示す例では、ゲート絶縁膜２４０が、トンネル絶縁膜１４１、電荷蓄積膜２４２、及び、ブロック絶縁膜２４３を備える。電荷蓄積膜２４２は、例えば、リン（Ｐ）やボロン（Ｂ）等の不純物が注入された多結晶シリコン（ｐ−Ｓｉ）等のフローティングゲートである。ブロック絶縁膜２４３は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。ブロック絶縁膜２４３は、導電層１２０の上面及び下面を覆っている。電荷蓄積膜２４２及びブロック絶縁膜２４３は、メモリセルＭＣ毎に分断されている。
また、例えば図３８に示す例では、ゲート絶縁膜２４０が、トンネル絶縁膜１４１、電荷蓄積膜２４２、及び、ブロック絶縁膜２４４を備える。ブロック絶縁膜２４４は、ブロック絶縁膜２４３（図３７）とほぼ同様に構成されているが、電荷蓄積膜２４２の上面及び下面を覆っている。
［製造方法］
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
同製造方法においては、例えば、図７〜図１３を参照して説明した工程を行う。
次に、図３９に示す通り、メモリトレンチＭＴａ及びメモリトレンチＭＴｂを介して犠牲層１７０の一部を選択的に除去し、複数の凹部を形成する。この工程は、例えば、ウェットエッチング等によって行う。
次に、図４０に示す通り、膜１７３を成膜して、上記複数の凹部を埋め込む。図３７に例示した構成を形成する場合、膜１７３はアモルファスシリコン（ａ−Ｓｉ）等の半導体層である。図３８に例示した構成を形成する場合、膜１７３はブロック絶縁膜２４４及びアモルファスシリコン（ａ−Ｓｉ）等の半導体層を含む積層膜である。尚、膜１７３は、メモリトレンチＭＴａ及びメモリトレンチＭＴｂを埋め込まない程度の膜厚を有する。この工程は、例えば、ＣＶＤ等によって行う。
次に、図４１に示す通り、膜１７３の一部を除去し、膜１７３をＺ方向に分断する。この工程は、例えば、ウェットエッチング等によって行う。
次に、図４２に示す通り、メモリトレンチＭＴａ及びメモリトレンチＭＴｂの側面に、トンネル絶縁膜１４１及びアモルファスシリコン膜１３０Ａを成膜する。この工程は、例えば、ＣＶＤ等の方法によって行う。この工程は、例えば、図１４を参照して説明した工程と同様に行う。
次に、図１５以降を参照して説明した工程を行う。ただし、図３７に例示した構成を形成する場合、導電層１２０を形成する前に、ブロック絶縁膜２４３の成膜を行う。これにより、本実施形態に係る半導体記憶装置が形成される。
［第３の実施形態］
次に、図４３〜図４５を参照して、第３の実施形態に係る半導体記憶装置について説明する。尚、以下の説明において、第１の実施形態と同様の部分には同一の符号を付し、説明を省略する。
第１の実施形態においては、メモリトレンチＭＴの幅狭部ｍｔ１に半導体部１３０及びゲート絶縁膜１４０が設けられ、幅広部ｍｔ２に絶縁層１５０が設けられていた。これに対し、本実施形態においては、メモリトレンチＭＴの幅広部ｍｔ２に半導体部３３０及びゲート絶縁膜３４０が設けられ、幅狭部ｍｔ１に絶縁層３５０が設けられる。
本実施形態においては、導電層１２０のＹ方向の両側面のうち、幅広部ｍｔ２に対応する部分にゲート絶縁膜３４０が設けられ、幅狭部ｍｔ１に対応する部分に絶縁層３５０が設けられている。
本実施形態に係る半導体部３３０、絶縁層３３４及びゲート絶縁膜３４０は、基本的には第１の実施形態に係る半導体部１３０、絶縁層１３４及びゲート絶縁膜１４０と同様に構成される。しかしながら、半導体部３３０、絶縁層３３４及びゲート絶縁膜３４０は、Ｚ方向に延伸する略円柱状の構成を形成する。この略円柱状の構成のＹ方向における幅は、幅狭部ｍｔ１のＹ方向の幅よりも大きい。
次に、図４４、図４５等を参照して、各構成の幅や各構成間の距離等について説明する。図４４は、図４３のＣ−Ｃ´線で示した部分の断面（第１の断面）に対応する断面図である。図４５は、図２のＤ−Ｄ´線で示した部分の断面（第２の断面）に対応する断面図である。
ｐ（図４４）は、第１の断面における半導体部３３０の中心点を示している。中心点ｐは、例えば、半導体部３３０の重心でも良い。また、半導体部３３０のＸ方向の中心位置を示すＸ座標と、Ｙ方向の中心位置を示すＹ座標と、で特定される点でも良い。また、円、楕円、矩形又はその他の形状を半導体部３３０の輪郭線に当てはめ、この当てはめた形状の中心点をｐとしても良い。
Ｄ１（図４４）は、第１の断面における中心点ｐから導電層１２０までの最短距離である。もし仮に、中心点ｐから第１導電層１２０ａまでの最短距離と、中心点ｐから第２導電層１２０ｂまでの最短距離と、が異なる場合、例えば、小さい方をＤ１としても良い。
Ｄ２（図４５）は、第２の断面における第１導電層１２０ａ及び第２導電層１２０ｂのＹ方向の距離である。本実施形態においては、２Ｄ１＞Ｄ２の関係が成立する。
また、図４４及び図４５に示す通り、本実施形態においては、半導体部３３０のＸ方向の幅Ｗ１´´，Ｗ１´´´（＜Ｗ１´´）が、それぞれ、ゲート絶縁膜３４０のＸ方向の幅Ｗ２´´，Ｗ２´´´（＜Ｗ２´´）よりも小さい。ただし、半導体部３３０の幅Ｗ１´´，Ｗ１´´´は、それぞれ、ゲート絶縁膜３４０のＸ方向の幅Ｗ２´´，Ｗ２´´´より大きくても良い。
［製造方法］
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
同製造方法においては、例えば、図７〜図１２を参照して説明した工程を行う。
次に、図４６に示す通り、メモリトレンチＭＴｂを介して、犠牲層１７２を除去して、メモリトレンチＭＴａの側面を露出させる。この工程は、例えば、ウェットエッチング等によって行う。
次に、図４７及び図４８に示す通り、メモリトレンチＭＴａ及びメモリトレンチＭＴｂの内部に、犠牲膜１７４を成膜する。この際、メモリトレンチＭＴａ及びメモリトレンチＭＴｂの幅狭部ｍｔ１は、犠牲膜１７４によって埋め込まれる。一方、メモリトレンチＭＴａ及びメモリトレンチＭＴｂの幅広部ｍｔ２は、犠牲膜１７４によって埋め込まれない。従って、幅広部ｍｔ２には、Ｚ方向に延伸するメモリホールＭＨが自己整合的に形成される。
次に、図４９及び図５０に示す通り、犠牲膜１７４の一部を除去し、メモリホールＭＨの内周面に、複数の絶縁層１２２及び犠牲層１７０を露出させる。また、犠牲層１７１を除去し、メモリホールＭＨの底面に、半導体層１３３を露出させる。この工程は、例えば、メモリホールＭＨを介したウェットエッチング等によって行う。
次に、図５１に示す通り、メモリホールＭＨの底面及び側面に、ブロック絶縁膜３４３、電荷蓄積膜３４２、トンネル絶縁膜３４１、及び、アモルファスシリコン膜３３０Ａを成膜する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、図１５〜図１８を参照して説明した工程を行い、図５２及び図５３に示す様な構造を形成する。ただし、図１６〜図１８を参照して説明した工程においては、絶縁層３３４によってメモリホールＭＨの上端部分を閉塞させる。このため、絶縁層１３４等の膜（３４３，３４２，３４１，３３０Ａ，３３４）の膜厚は、メモリホールＭＨ上端の半径よりも大きく調整される。
次に、図５４に示す通り、絶縁層３３４及びアモルファスシリコン膜３３０Ａの一部を除去して、犠牲膜１７４の上面を露出させる。この工程は、例えば、ＲＩＥ等によって行う。
次に、図５５及び図５６に示す通り、犠牲膜１７４を除去して、開口ＡＨ´を形成する。開口ＡＨ´は、Ｚ方向に延伸し、ブロック絶縁膜３４３の側面を露出させる開口である。この工程は、例えば、ウェットエッチング等によって行う。
次に、図５７に示す通り、開口ＡＨ´を介して、ブロック絶縁膜３４３、電荷蓄積膜３４２、トンネル絶縁膜３４１、及び、アモルファスシリコン膜３３０Ａの一部を除去し、これらの膜をＹ方向に分断する。この工程は、例えば、開口ＡＨ´を介したウェットエッチング等によって行う。
次に、例えば熱処理等を行い、アモルファスシリコン膜３３０Ａの結晶構造を改質して、多結晶シリコン（ｐ−Ｓｉ）等の半導体部３３０を形成する。これ以降の工程は、第１の実施形態と同様に行う。これにより、図４３に示す様な構造が形成される。
［その他の実施形態］
第３の実施形態においては、メモリセルＭＣの電荷蓄積層が窒化シリコン膜（ＳｉＮ）である。しかしながら、第３の実施形態において、電荷蓄積層としてフローティングゲートを用いることも可能である。
［備考］
本明細書においては、例えば、下記の事項について説明した。
［事項１］
基板と、
前記基板の表面と交差する第１方向に積層された複数の第１導電層と、
前記第１方向に積層され、前記第１方向と交差する第２方向において前記複数の第１導電層と隣り合う複数の第２導電層と、
前記複数の第１導電層及び前記複数の第２導電層の間に設けられ、前記第１方向及び前記第２方向と交差する第３方向に配設された複数の半導体部であって、前記複数の第１導電層に対向する第１半導体層と、前記複数の第２導電層に対向する第２半導体層と、を備える複数の半導体部と、
前記第１導電層及び前記第１半導体層の間に設けられた第１ゲート絶縁膜と、
前記第２導電層及び前記第２半導体層の間に設けられた第２ゲート絶縁膜と、
前記第３方向に隣り合う２つの半導体部の間に設けられた絶縁層と
を備え、
前記第１方向と交差する断面であって、前記複数の第１導電層及び前記複数の第２導電層のうち、前記第２方向の距離が最も小さい第１導電層及び第２導電層を含む断面を第１の断面とし、
この第１の断面における前記絶縁層の中心点から前記第１導電層又は第２導電層までの最短距離をＤ１とし、
前記第１方向と交差する断面であって、前記複数の第１導電層及び前記複数の第２導電層のうち、前記第２方向の距離が最も大きい第１導電層及び第２導電層を含む断面を第２の断面とし、
この第２の断面における前記第１導電層及び第２導電層の第２方向の距離をＤ２とすると、
２Ｄ１＞Ｄ２が成立する
半導体記憶装置。
［事項２］
前記第１の断面における前記半導体部の前記第３方向の幅をＷ１とし、
前記第１の断面における前記第２ゲート絶縁膜の前記第３方向の幅をＷ２とし、
前記第２の断面における前記半導体部の前記第３方向の幅をＷ１´とし、
前記第２の断面における前記第２ゲート絶縁膜の前記第３方向の幅をＷ２´とすると、
Ｗ１＞Ｗ２及びＷ１´＞Ｗ２´の双方が成立し、又は、Ｗ１＜Ｗ２及びＷ１´＜Ｗ２´の双方が成立する
事項１記載の半導体記憶装置。
［事項３］
複数の前記第１導電層及び前記第２導電層を含む第１メモリ層と、
複数の前記第１導電層及び前記第２導電層を含み、前記第１メモリ層よりも前記基板から遠い第２メモリ層と
を備え、
前記第１メモリ層に含まれる複数の前記第１導電層及び第２導電層のうち、前記第２方向の距離が最も大きい第１導電層及び第２導電層の前記第２方向の距離をＤ３とし、
前記第２メモリ層に含まれる複数の前記第１導電層及び第２導電層のうち、前記第２方向の距離が最も小さい第１導電層及び第２導電層の前記第２方向の距離をＤ４とすると、
Ｄ３＞Ｄ４が成立する
事項１記載の半導体記憶装置。
［事項４］
前記第１メモリ層及び前記第２メモリ層の間に設けられた接続層を更に備え、
前記接続層の前記第１方向の幅をＷ３とすると、
Ｄ２＞Ｗ３が成立する
事項３記載の半導体記憶装置。
［事項５］
前記半導体部及び前記絶縁層の、前記第１メモリ層に含まれる部分を第１部分とし、前記第２メモリ層に含まれる部分を第２部分とし、
前記半導体部の第１部分の前記第２方向における中心位置と前記半導体部の第２部分の前記第２方向における中心位置との距離をＤ５とし、
前記半導体部の第２部分の前記第２方向における中心位置と前記絶縁層の第２部分の前記第２方向における中心位置との距離をＤ７とすると、
Ｄ５＞Ｄ７が成立する
事項３記載の半導体記憶装置。
［事項６］
前記半導体部の第１部分の前記第２方向における中心位置と前記絶縁層の第１部分の前記第２方向における中心位置との距離をＤ８とすると、
Ｄ５＞Ｄ８が成立する
事項５記載の半導体記憶装置。
［事項７］
前記第１の断面において、前記第１導電層及び前記第２導電層の少なくとも一方は、
前記第１ゲート絶縁膜又は前記第２ゲート絶縁膜と接触する第１の接触面と、
前記絶縁層と接触する第２の接触面と
を備え、
前記第１の接触面及び前記第２の接触面が連続的な曲面を形成する
事項１記載の半導体記憶装置。
［事項８］
基板と、
前記基板の表面と交差する第１方向に積層された複数の第１導電層と、
前記第１方向に積層され、前記第１方向と交差する第２方向において前記複数の第１導電層と隣り合う複数の第２導電層と、
前記複数の第１導電層及び前記複数の第２導電層の間に設けられ、前記第１方向及び前記第２方向と交差する第３方向に配設された複数の半導体部であって、前記複数の第１導電層に対向する第１半導体層と、前記複数の第２導電層に対向する第２半導体層と、を備える複数の半導体部と、
前記第１導電層及び前記第１半導体層の間に設けられた第１ゲート絶縁膜と、
前記第２導電層及び前記第２半導体層の間に設けられた第２ゲート絶縁膜と、
前記第３方向に隣り合う２つの半導体部の間に設けられた絶縁層と
を備え、
前記半導体部及び前記絶縁層は、それぞれ、前記第１方向に延伸する第１部分と、前記第１方向に延伸し、前記第１部分よりも前記基板から遠く、前記第１方向の一端において前記第１部分に接続された第２部分と、を備え、
前記半導体部の第１部分の前記第２方向における中心位置と前記半導体部の第２部分の前記第２方向における中心位置との距離を第１距離とし、
前記半導体部の第２部分の前記第２方向における中心位置と前記絶縁層の第２部分の前記第２方向における中心位置との距離を第２距離とすると、
前記第１距離は前記第２距離よりも大きい
半導体記憶装置。
［事項９］
前記半導体部の第１部分の前記第２方向における中心位置と前記絶縁層の第１部分の前記第２方向における中心位置との距離を第３距離とすると、
前記第１距離は前記第３距離よりも大きい
事項８記載の半導体記憶装置。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１０…基板、１２０…導電層、１３０…半導体部、１３１ａ…第１半導体層、１３１ｂ…第２半導体層、１４０…ゲート絶縁膜、１４１…トンネル絶縁膜、１４２…電荷蓄積膜、１４３…ブロック絶縁膜、１５０…絶縁層、１６０…配線部。

Claims (8)

  1. 基板と、
    前記基板の表面と交差する第１方向に積層された複数の第１導電層と、
    前記第１方向に積層され、前記第１方向と交差する第２方向において前記複数の第１導電層と隣り合う複数の第２導電層と、
    前記複数の第１導電層及び前記複数の第２導電層の間に設けられ、前記第１方向及び前記第２方向と交差する第３方向に配設された複数の半導体部であって、前記複数の第１導電層に対向する第１半導体層と、前記複数の第２導電層に対向する第２半導体層と、を備える複数の半導体部と、
    前記第１導電層及び前記第１半導体層の間に設けられた第１絶縁層と、
    前記第１半導体層と前記第１導電層とを含む第１メモリ領域と、
    前記第２導電層及び前記第２半導体層の間に設けられた第２絶縁層と、
    前記第２半導体層と前記第２導電層とを含む第２メモリ領域と、
    前記第２方向において、前記第１半導体層と前記第２半導体層との間に設けられた第３絶縁層と、
    前記第３方向に隣り合う前記半導体部の間に設けられた第４絶縁層と
    を備え、
    前記第３絶縁層において、前記第１半導体層と接する第１面から前記第２半導体層と接する第２面までの前記第２方向の距離が最も小さい前記第１導電層及び前記第２導電層を含む断面を第１断面とし、
    この第１断面における前記第４絶縁層の中心点から前記第１導電層又は前記第２導電層までの最短距離をＤ１とし、
    前記第３絶縁層において、前記第１半導体層と接する第３面から前記第２半導体層と接する第４面までの第２方向の距離が最も大きい前記第１導電層及び前記第２導電層を含む断面を第２断面とし、
    この第２断面における前記第１導電層及び第２導電層の第２方向の距離をＤ２とすると、
    ２Ｄ１＞Ｄ２が成立する
    半導体記憶装置。
  2. 前記第１導電層と前記第２導電層を含む第１積層体構造と、
    前記第１積層体構造上に設けられ、前記第１方向に積層された複数の第３導電層と、前記第１方向に積層され、前記第２方向において前記複数の第３導電層と隣り合う複数の第４導電層と、前記第３導電層と前記第４導電層との間に設けられた第４絶縁層とを含む第２積層体構造と、
    を備え、
    前記第１積層体構造に含まれる複数の前記第１導電層及び第２導電層のうち、請求項１に記載した第１半導体層および第２半導体層を含む領域の前記第２方向の距離が最も大きい第１導電層及び第２導電層の前記第２方向の距離をＤ３とし、
    前記第２積層体構造に含まれる複数の前記第１導電層及び第２導電層のうち、請求項１に記載した第１半導体層および第２半導体層を含む領域の前記第２方向の距離が最も小さい第１導電層及び第２導電層の前記第２方向の距離をＤ４とすると、
    Ｄ３＞Ｄ４が成立する
    請求項１記載の半導体記憶装置。
  3. 前記半導体部は、前記第１方向に延伸する第１半導体部と、前記第１半導体部の上方に設けられ前記第１方向に延伸する第２半導体部と、を備え、
    前記第４絶縁層は、前記第１方向に延伸する第１絶縁部と、前記第１絶縁部の上方に設けられ前記第１方向に延伸する第２絶縁部と、を備え、
    前記第１半導体部の前記第２方向における中心位置と前記第２半導体部の前記第２方向における中心位置との距離をＤ５とし、
    前記第２半導体部の前記第２方向における中心位置と前記第２絶縁部の前記第２方向における中心位置との距離をＤ７とすると、
    Ｄ５＞Ｄ７が成立する
    請求項１又は２記載の半導体記憶装置。
  4. 前記第１断面において、前記第１導電層及び前記第２導電層の少なくとも一方は、
    前記第１絶縁層又は前記第２絶縁層と接触する第１の接触面と、
    前記第４絶縁層と接触する第２の接触面と
    を備え、
    前記第１の接触面及び前記第２の接触面が連続的な曲面を形成する
    請求項１〜３のいずれか１項記載の半導体記憶装置。
  5. 基板と、
    前記基板の表面と交差する第１方向に積層された複数の第１導電層と、
    前記第１方向に積層され、前記第１方向と交差する第２方向において前記複数の第１導電層と隣り合う複数の第２導電層と、
    前記複数の第１導電層及び前記複数の第２導電層の間に設けられ、前記第１方向及び前記第２方向と交差する第３方向に配設された複数の半導体部であって、前記複数の第１導電層に対向する第１半導体層と、前記複数の第２導電層に対向する第２半導体層と、を備える複数の半導体部と、
    前記第１導電層及び前記第１半導体層の間に設けられた第１絶縁層と、
    前記第１半導体層と前記第１導電層とを含む第１メモリ領域と、
    前記第２導電層及び前記第２半導体層の間に設けられた第２絶縁層と、
    前記第２半導体層と前記第２導電層とを含む第２メモリ領域と、
    前記第３方向に隣り合う２つの半導体部の間に設けられた第３絶縁層と
    を備え、
    前記半導体部は、前記第１方向に延伸する第１半導体部と、前記第１半導体部の上方に設けられ前記第１方向に延伸する第２半導体部と、を備え、
    前記第３絶縁層は、前記第１方向に延伸する第１絶縁部と、前記第１絶縁部の上方に設けられ前記第１方向に延伸する第２絶縁部と、を備え、
    前記第１半導体部の前記第２方向における中心位置と前記第２半導体部の前記第２方向における中心位置との距離を第１距離とし、
    前記第２半導体部の前記第２方向における中心位置と前記第２絶縁部の前記第２方向における中心位置との距離を第２距離とすると、
    前記第１距離は前記第２距離よりも大きい
    半導体記憶装置。
  6. 前記第２断面における前記距離Ｄ２は、前記第１導電層と前記第１絶縁層との界面から前記第２導電層と前記第２絶縁層との界面までの距離である請求項１記載の半導体記憶装置。
  7. 前記第１積層体構造及び前記第２積層体構造の間に設けられた接続部を更に備え、
    前記接続部の前記第１方向の幅をＷ３とすると、
    Ｄ２＞Ｗ３が成立する
    請求項２記載の半導体記憶装置。
  8. 前記半導体部は、前記複数の第３導電層に対向する第３半導体層と、前記複数の第４導電層に対向する第４半導体層と、を備え、
    前記第２方向において、前記第３半導体層と前記第４半導体層との間に設けられた第５絶縁層を更に備え、
    前記第３半導体層は前記第１半導体層に接続され、
    前記第４半導体層は前記第２半導体層に接続され、
    前記第５絶縁層は前記第３絶縁層に接続されている
    請求項２記載の半導体記憶装置。
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