TWI703678B - 半導體記憶裝置 - Google Patents

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Abstract

實施形態的半導體記憶裝置，係具備： 第1及第2層疊體，其係包含被層疊於第1方向的複數的第1或第2導電層，在第2方向相鄰； 複數的半導體部，其係於該等第1及第2層疊體之間被配設在第3方向，具備：與複數的第1、第2導電層對向的第1及第2半導體層以及被設在該等第1及第2半導體層之間的第1絕緣層；及 第2絕緣層，其係被設於在第3方向相鄰的半導體部之間。 第1絕緣層的第2方向的寬度係於第1方向的第1及第2位置成為極大。 若將與第1方向交叉且第1絕緣層的第2方向的寬度在第1及第2位置之間最小的剖面設為第1剖面， 將從此第1剖面的第2絕緣層的幾何學的重心到第1或第2層疊體的最短距離設為D1， 將與第1方向交叉且第1絕緣層的第2方向的寬度為最大的剖面設為第2剖面， 將此第2剖面的第1及第2層疊體之與預定的半導體部的對向面之間的距離設為D2， 則2D1＞D2成立。

Description

半導體記憶裝置
以下記載的實施形態是有關半導體記憶裝置。
具備：基板、被層疊於與此基板的表面交叉的第1方向的複數的閘極電極、及延伸於第1方向而與該等複數的閘極電極對向的半導體層、以及被設在閘極電極及半導體層之間的閘極絕緣膜之半導體記憶裝置為人所知。閘極絕緣膜是例如具備氮化矽膜(SiN)或浮動閘極等可記憶資料的記憶部。
實施形態是在於提供記憶容量大的半導體記憶裝置。 一實施形態的半導體記憶裝置，係具備： 基板； 第1層疊體，其係包含被層疊於與基板的表面交叉的第1方向之複數的第1導電層； 第2層疊體，其係包含被層疊於第1方向之複數的第2導電層，在與第1方向交叉的第2方向和第1層疊體相鄰； 複數的半導體部，其係被設在第1層疊體及第2層疊體之間，被配設於與第1方向及第2方向交叉的第3方向之複數的半導體部，具備：與複數的第1導電層對向的第1半導體層、及與複數的第2導電層對向的第2半導體層、以及被設在第1半導體層及第2半導體層之間的第1絕緣層； 第1記憶部，其係於第1導電層及第1半導體層之間記憶資訊； 第2記憶部，其係於第2導電層及第2半導體層之間記憶資訊；及 第2絕緣層，其係被設於在第3方向相鄰的半導體部之間。 第1絕緣層的第2方向的寬度，係於第1方向的第1位置、及與第1方向的第1位置不同的第2位置成為極大。 又，若將與第1方向交叉的剖面，至少一個的第1絕緣層的第2方向的寬度在第1位置及第2位置之間的範圍中最小的剖面設為第1剖面， 將從此第1剖面的第2絕緣層的幾何學的重心到第1層疊體或第2層疊體的最短距離設為D1， 將與第1方向交叉的剖面，至少一個的第1絕緣層的第2方向的寬度為最大的剖面設為第2剖面， 將此第2剖面的第1層疊體之與預定的半導體部的對向面、及第2層疊體之與預定的半導體部的對向面的距離設為D2， 則2D1＞D2成立。 其他的實施形態的半導體記憶裝置，係具備： 基板； 第1層疊體，其係包含被層疊於與基板的表面交叉的第1方向之複數的第1導電層； 第2層疊體，其係包含被層疊於第1方向之複數的第2導電層，在與第1方向交叉的第2方向和第1層疊體相鄰； 複數的半導體部，其係被設在第1層疊體及第2層疊體之間，被配設於與第1方向及第2方向交叉的第3方向之複數的半導體部，具備：與複數的第1導電層對向的第1半導體層、及與複數的第2導電層對向的第2半導體層、以及被設在第1半導體層及第2半導體層之間的第1絕緣層； 第1記憶部，其係於第1導電層及第1半導體層之間記錄資訊； 第2記憶部，其係於第2導電層及第2半導體層之間記錄資訊；及 第2絕緣層，其係被設於在第3方向相鄰的2個的半導體部之間。 第1絕緣層，係具備：延伸於第1方向的第1絕緣部、及比第1絕緣部更遠離基板，延伸於第1方向的第2絕緣部。 第2絕緣層，係具備：延伸於第1方向的第3絕緣部、及比第3絕緣部更遠離基板，延伸於第1方向的第4絕緣部。 又、若將第1絕緣部的第2方向的中心位置與第2絕緣部的第2方向的中心位置之距離設為d1， 將第2絕緣部的第2方向的中心位置與第4絕緣部的第2方向的中心位置之第2方向的距離設為d2， 則d1＞d2成立。
其次，參照圖面詳細說明實施形態的半導體記憶裝置。另外，以下的實施形態到底是一例，不是以限定本發明的意圖來表示者。 並且，在本說明書中，將對於基板的上面平行的預定的方向稱為X方向，將對於基板的上面平行且與X方向垂直的方向稱為Y方向，將對於基板的上面垂直的方向稱為Z方向。 並且，在本說明書中，有將沿著預定的面的方向稱為第1方向，將沿著此預定的面來與第1方向交叉的方向稱為第2方向，將與此預定的面交叉的方向稱為第3方向的情形。該等第1方向、第2方向及第3方向是亦可與X方向、Y方向及Z方向的任一個對應，或亦可未對應。 而且，在本說明書中，「上」或「下」等的表現是以基板作為基準。例如，將沿著上述第1方向來離開基板的方向稱為上，將沿著第1方向來接近基板的方向稱為下。又，針對某構成稱為下面或下端時是意思此構成的基板側的面或端部，稱為上面或上端時是意思此構成之與基板相反側的面或端部。又，將與第2方向或第3方向交叉的面稱為側面。 [第1實施形態] [構成] 其次，參照圖1來說明第1實施形態的半導體記憶裝置的電路構成等。基於說明的方便起見，在圖1中省略一部分的構成。 本實施形態的半導體記憶裝置是具備記憶格陣列MA及控制記憶格陣列MA的控制電路CC。 記憶格陣列MA是具備複數的記憶體單元MU。該等複數的記憶體單元MU是分別具備電性獨立的2個的記憶體串(memory string)MSa，MSb。該等記憶體串MSa，MSb的一端是分別連接至汲極選擇電晶體STD，經由該等來連接至共通的位元線BL。記憶體串MSa，MSb的另一端是連接至共通的源極選擇電晶體STS，經由此來連接至共通的源極線SL。 記憶體串MSa，MSb是分別具備被串聯的複數的記憶格MC。記憶格MC是具備半導體層、閘極絕緣膜及閘極電極的場效型的電晶體。半導體層是作為通道領域機能。閘極絕緣膜是具備可記憶資料的記憶部。此記憶部是例如氮化矽膜(SiN)或浮動閘極等的電荷蓄積膜。此情況，記憶格MC的臨界值電壓是按照電荷蓄積膜中的電荷量而變化。閘極電極是字元線WL的一部分。 選擇電晶體(STD、STS)是具備半導體層、閘極絕緣膜及閘極電極的場效型的電晶體。半導體層是作為通道領域機能。汲極選擇電晶體STD的閘極電極是汲極選擇閘極線SGD的一部分。源極選擇電晶體STS的閘極電極是源極選擇閘極線SGS的一部分。 控制電路CC是例如產生讀出動作、寫入動作、消去動作所必要的電壓，施加至位元線BL、源極線SL、字元線WL及選擇閘極線(SGD、SGS)。控制電路CC是例如包含被設在與記憶格陣列MA同一的晶片上的複數的電晶體及配線。另外，控制電路CC是例如亦可包含控制用的晶片等。 其次，參照圖2、圖3A及圖3B來說明本實施形態的半導體記憶裝置的模式性的構成例。基於方便起見，在圖2、圖3A及圖3B中省略一部分的構成。 本實施形態的半導體記憶裝置是具備基板110及被設在基板110的上方的記憶格陣列MA。又，記憶格陣列MA是具備第1記憶體層ML1及被設在更上方的連接層CL以及被設在更上方的第2記憶體層ML2。又，半導體記憶裝置是具備包含被層疊於Z方向的複數的導電層120之層疊體構造LS。層疊體構造LS是在Y方向複數配設，在該等層疊體構造LS之間是設有記憶體溝(memory trench)MT。層疊體構造LS及記憶體溝MT是在Y方向交替配設。記憶體溝MT是具備被配設於X方向的複數的窄寬部mt1及廣寬部mt2。在窄寬部mt1是設有半導體部130及閘極絕緣膜140。在廣寬部mt2是設有絕緣層150。並且，在複數的半導體部130的下端是連接有配線層160。 基板110是例如單結晶矽(Si)等的半導體基板。基板110是例如具備：在半導體基板的上面具有n型的雜質層，更在此n型的雜質層中具有p型的雜質層的2重阱構造。另外，在基板110的表面是例如亦可設有構成控制電路CC的電晶體或配線等。 導電層120是延伸於X方向的大致板狀的導電層，例如氮化鈦(TiN)與鎢(W)的層疊膜或被注入雜質的多結晶矽(p-Si)等的導電層。該等導電層120是分別作為字元線WL及記憶格MC(圖1)的閘極電極或汲極選擇閘極線SGD及汲極選擇電晶體STD(圖1)的閘極電極機能。 如上述般，被設在導電層120的記憶體溝是由窄寬部mt1與廣寬部mt2所構成。廣寬部mt2的一方的面是被設為周緣會連接至窄寬部mt1，對於窄寬部mt1朝Y方向離去。藉此，廣寬部mt2是相對於窄寬部mt1凸至Y方向。在廣寬部mt2的另一方的面也同樣被設為周緣會連接至窄寬部mt1，對於窄寬部mt1朝Y方向離去。藉此，廣寬部mt2是大致圓形。在廣寬部mt2是設有絕緣層150。廣寬部mt2是被配列於X方向。窄寬部mt1是位於在X方向所配列的廣寬部mt2之間。在窄寬部mt1是設有閘極絕緣膜140。 在複數的導電層120的下方是設有例如包含與導電層120同樣的材料的導電層121。導電層121是作為源極選擇閘極線SGS及源極選擇電晶體STS(圖1)的閘極電極機能。 在複數的導電層120之間、最下層的導電層120及導電層121之間、以及導電層121及配線層160之間是設有氧化矽(SiO2 )等的絕緣層122。 以下，著眼於在Y方向鄰接的2個的層疊體構造LS時，有將在一方的層疊體構造LS中所含的複數的導電層120稱為第1導電層120a的情形。又，有將在另一方的層疊體構造LS中所含的複數的導電層120稱為第2導電層120b的情形。 記憶體溝MT是第1導電層120a及第2導電層120b之間的溝，延伸於X方向。記憶體溝MT是如上述般，具備被設於X方向的複數的窄寬部mt1及廣寬部mt2。窄寬部mt1的Y方向的寬度是大致均一。另一方面，廣寬部mt2是大致圓狀，Y方向的寬度會比窄寬部mt1更大。另外，廣寬部mt2的形狀是亦可為橢圓、矩形或其他的形狀。 在YZ剖面中，記憶體溝MT的Y方向的寬度是依Z位置而異，在連接層CL中成為最大。並且，在第1記憶體層ML1及第2記憶體層ML2的下端附近，記憶體溝MT的Y方向的寬度成為極小。而且，在第1記憶體層ML1及第2記憶體層ML2的上端附近，記憶體溝MT的Y方向的寬度成為極大。以下，有將連接層CL的記憶體溝MT內的構造稱為連接部J的情況。 半導體部130是具備延伸於Z方向的第1半導體層131a及第2半導體層131b以及連接至該等的下端的半導體層133。並且，在第1半導體層131a及第2半導體層131b之間是設有氧化矽(SiO2 )等的絕緣層134。 第1半導體層131a是例如無摻雜質的多結晶矽(p-Si)等的半導體層。第1半導體層131a是與複數的第1導電層120a對向。第1半導體層131a是作為在記憶體串MSa(圖1)中所含的複數的記憶格MC及汲極選擇電晶體STD的通道領域機能。 第2半導體層131b是例如無摻雜質的多結晶矽(p-Si)等的半導體層。第2半導體層131b是與複數的第2導電層120b對向。第2半導體層131b是作為在記憶體串MSb(圖1)中所含的複數的記憶格MC及汲極選擇電晶體STD的通道領域機能。 半導體層133是與在Y方向相鄰的2個的導電層121對向。半導體層133是多結晶矽(p-Si)等的半導體層，作為源極選擇電晶體STS(圖1)的通道領域機能。在半導體層133及導電層121之間是設有氧化矽(SiO2 )等的絕緣層135。 又，半導體部130是具備：延伸於Z方向的第1半導體部P1、及被設在此第1半導體部的上方，延伸於Z方向的第2半導體部P2。第1半導體部P1是在半導體部130的第1記憶體層ML1中所含的部分，與複數的導電層120對向。又，第1半導體部P1的下端是連接至配線層160。第2半導體部P2是在半導體部130的第2記憶體層ML2中所含的部分，與複數的導電層120對向。又，第2半導體部P2的下端是連接至第1半導體部P1的上端。第1半導體部P1及第2半導體部P2是在與X方向交叉的剖面中，具有大致錐狀的形狀。又，雖圖示省略，但在與Y方向交叉的剖面中，具有大致逆錐狀的形狀。另外，以下，有關在半導體部130中所含的第1半導體層131a、第2半導體層131b及絕緣層134也同樣，有將在第1記憶體層ML1中所含的部分稱為第1部分等，將在第2記憶體層ML2中所含的部分稱為第2部分等的情況。該等第1部分及第2部分是分別延伸於Z方向。又，該等第1部分的上端是分別連接至第2部分的下端。 閘極絕緣膜140是例如圖3A所示般，被層疊於半導體部130與導電層120之間。閘極絕緣膜140是具備隧道絕緣膜141、電荷蓄積膜142及區塊絕緣膜143。隧道絕緣膜141及區塊絕緣膜143是例如氧化矽(SiO2 )等的絕緣膜。電荷蓄積膜142是例如氮化矽(SiN)等的絕緣膜。 另外，在閘極絕緣膜140中所含的膜的一部分或全部是例如圖3B所示般，亦可按每個記憶格MC設置。在圖3B所示的例子中，區塊絕緣膜包含氧化矽(SiO2 )的絕緣膜144及氧化鋁(Al2 O3 )的絕緣膜145。絕緣膜144是針對排列於Z方向的複數的記憶格MC來共通設置。絕緣膜145是按每個記憶格MC而設，覆蓋導電層120的上面及下面。 閘極絕緣膜140是如圖2所示般，遍及第1記憶體層ML1、連接層CL及第2記憶體層ML2而設。並且，閘極絕緣膜140的一部分是被含在連接部J。此部分是在Y方向突出至離開半導體部130的方向。但，連接部J的構成是可適當變更。 絕緣層150是例如圖2所示般，延伸於Z方向的大致圓柱狀的絕緣層。絕緣層150的X方向及Y方向的寬度是比窄寬部mt1的Y方向的寬度更大。 絕緣層150是例如氧化矽(SiO2 )等的絕緣層。另外，絕緣層150是例如亦可含複數的材料，或亦可包括含與閘極絕緣膜140的一部分或全部同樣的構成的層疊膜。 又，絕緣層150具備：延伸於Z方向的第1絕緣部p1、及被設在此第1絕緣部p1的上方，延伸於Z方向的第2絕緣部p2。第1絕緣部p1及第2絕緣部p2是在與X方向交叉的剖面中，具有大致錐狀的形狀。又，雖圖示省略，但在與Y方向交叉的剖面中也具有大致錐狀的形狀。 配線層160是延伸於X方向及Y方向的板狀的導電層。配線層160是例如被注入雜質的多結晶矽(p-Si)等的導電層，作為源極線SL(圖1)。另外，源極線SL的構造是可適當變更。例如，源極線SL是亦可為基板110的表面的一部分。又，源極線SL是亦可包含氮化鈦(TiN)及鎢(W)等的金屬層。又，源極線SL是亦可連接至半導體部130的下端，或亦可連接至半導體部130的Y方向的側面。 其次，參照圖2~圖6來說明有關各構成的寬度或各構成間的距離等。因為與製造方法的關係，本實施形態的半導體記憶裝置是有各構成的寬度或各構成間的距離等會定於某一定的關係的情況。在圖5及圖6是例示如此的關係。 如參照圖2說明般，記憶體溝MT的Y方向的寬度是在YZ剖面中，在第1記憶體層ML1及第2記憶體層ML2的上端附近成為極大，在第1記憶體層ML1的下端附近成為極小。在此，如圖4所示般，在記憶體溝MT的Y方向的內壁是閘極絕緣膜140及第1半導體層131a或第2半導體層131b會以大致均一的膜厚來設置。因此，絕緣層134的Y方向的寬度是對應於記憶體溝MT，在第1記憶體層ML1及第2記憶體層ML2的上端附近成為極大，在第1記憶體層ML1的下端附近成為極小。在圖4是例示絕緣層134的Y方向的寬度的極小值w1及絕緣層134的Y方向的寬度的極大值w2。另外，例如，若將在第1記憶體層ML1中，絕緣層134的Y方向的寬度成為極大般的Z位置設為第1位置，將在第2記憶體層ML2中，絕緣層134的Y方向的寬度成為極大般的Z位置設為第2位置，則圖4的極小值w2是從第1位置到第2位置的範圍的最小值。 圖5是對應於以圖2的A-A´線所示的部分的剖面(第1剖面)之XY剖面圖。第1剖面是例如亦可為記憶體溝MT的Y方向的寬度成為最小值或極小值般的Z位置的XY剖面。又，第1剖面是例如亦可為絕緣層134的Y方向的寬度成為最小值或極小值w1(圖4)般的Z位置的XY剖面。但，第1剖面不是通過記憶體溝MT的下端附近或上端附近那樣的剖面。觀察第1剖面時，例如，複數的第1導電層120a及複數的第2導電層120b之中，Y方向的距離為最小的第1導電層120a及第2導電層120b會被觀察。 圖6是對應於以圖2的B-B´線所示的部分的剖面(第2剖面)之XY剖面圖。第2剖面是例如亦可為記憶體溝MT的Y方向的寬度成為最大值或極大值般的Z位置的XY剖面。又，第2剖面是例如亦可為絕緣層134的Y方向的寬度成為最大值或極大值w2(圖4)般的Z位置的XY剖面。但，第2剖面是第1記憶體層ML1或第2記憶體層ML2內的剖面，不是連接層CL內的剖面。觀察第2剖面時，例如，複數的第1導電層120a及複數的第2導電層120b之中，Y方向的距離為最大的第1導電層120a及第2導電層120b會被觀察。 p(圖5)是表示第1剖面的絕緣層150的中心點。中心點p是例如亦可為絕緣層150的幾何學的重心。在此所謂的幾何學的重心是例如亦可為假設成顯現於第1剖面的絕緣層150的每單位面積的質量等為均一的情況的重心。又，亦可為以表示絕緣層150的X方向的中心位置的X座標及表示Y方向的中心位置的Y座標所特定的點。又，亦可將圓、橢圓、矩形或其他的形狀套用於絕緣層150的輪廓線，以此套用的形狀的中心點作為p。 D1(圖5)是從第1剖面的中心點p到導電層120的最短距離。若假設從中心點p到第1導電層120a的最短距離與從中心點p到第2導電層120b的最短距離為不同的情況，則亦可例如將小的一方設為D1。 D2(圖6)是第2剖面的第1導電層120a及第2導電層120b的Y方向的距離。在本實施形態中，2D1＞D2的關係成立。 又，如圖5及圖6所示般，在本實施形態中，半導體部130的X方向的寬度W1，W1´(＜W1)會分別比閘極絕緣膜140的X方向的寬度W2，W2´(＜W2)更小。但，半導體部130的寬度W1，W1´是亦可分別比閘極絕緣膜140的X方向的寬度W2，W2´大。 D3(圖2)是在第1記憶體層ML1所含的複數的第1導電層120a及第2導電層120b之中，Y方向的距離為最大的第1導電層120a及第2導電層120b的Y方向的距離。 D4(圖2)是在第2記憶體層ML2所含的複數的第1導電層120a及第2導電層120b之中，Y方向的距離為最小的第1導電層120a及第2導電層120b的Y方向的距離。在本實施形態中是D3＞D4的關係成立。 W3(圖2)是連接層CL的Z方向的寬度(連接部J的Z方向的寬度)。在本實施形態中是D2＞W3的關係成立。 [製造方法] 其次，參照圖7~圖34來說明有關本實施形態的半導體記憶裝置的製造方法。 如圖7所示般，在同製造方法中，在未圖示的基板的上方形成配線層160。並且，在配線層160的上面交替地層疊複數的絕緣層122及犧牲層170。犧牲層170是例如由氮化矽(Si3 N4 )等所成。配線層160、絕緣層122及犧牲層170的成膜是例如藉由CVD(Chemical Vapor Deposition)等所進行。 其次，如圖8及圖9所示般，在絕緣層122及犧牲層170形成記憶體溝MTa。記憶體溝MTa是上述的記憶體溝MT(圖2)之中，對應於第1記憶體層ML1的部分。記憶體溝MTa是例如藉由將在對應於記憶體溝MTa的部分具有開口的絕緣層形成於圖7所示的構造的上面，予以作為遮罩進行RIE(Reactive Ion Etching：RIE)等而形成。 如圖8所示般，記憶體溝MTa是延伸於Z方向，在Y方向切斷絕緣層122及犧牲層170，使配線層160的上面露出。並且，記憶體溝MTa的Y方向的寬度是依Z位置而異。 其次，如圖10所示般，在記憶體溝MTa的內部形成半導體層133、氧化矽(SiO2 )等的犧牲層171及非晶質矽(a-Si)等的犧牲層172，埋入記憶體溝MTa。半導體層133是例如藉由磊晶成長等所形成。犧牲層171是例如藉由氧化等所形成。犧牲層172是例如藉由CVD及RIE的回蝕等所形成。 另外，在此工程中，亦可在對應於連接層CL(圖2)的部分中擴大記憶體溝MTa的Y方向的寬度。此工程是例如除去犧牲層172的一部分而使最上層的犧牲層170的側面露出，藉由濕式蝕刻等來除去最上層的犧牲層170的一部分而進行。然後，再度埋入犧牲層172，藉由RIE的回蝕等來使最上層的絕緣層122的上面露出。 其次，如圖11所示般，在圖10所示的構造的上面交替層疊複數的絕緣層122及犧牲層170。此工程是例如與參照圖7說明的工程同樣進行。 其次，如圖12所示般，在被新成膜的複數的絕緣層122及犧牲層170形成記憶體溝MTb。記憶體溝MTb是上述的記憶體溝MT(圖2)之中，對應於第2記憶體層ML2的部分。記憶體溝MTb是延伸於Z方向，在Y方向切斷絕緣層122及犧牲層170，使犧牲層172的上面露出。又，記憶體溝MTb的Y方向的寬度是依Z位置而異。此工程是例如與參照圖8及圖9說明的工程同樣進行。 其次，如圖13所示般，經由記憶體溝MTb，除去犧牲層172及犧牲層171，使記憶體溝MTa的底面及側面露出。此工程是例如藉由濕式蝕刻等來進行。 其次，如圖14所示般，在記憶體溝MTa及記憶體溝MTb的底面及側面形成區塊絕緣膜143、電荷蓄積膜142、隧道絕緣膜141及非晶質矽膜130A。此工程是例如藉由CVD等的方法來進行。 另外，在此工程中，例如，亦可在對應於連接層CL(圖2)的犧牲層170的Y方向的側面、被設在此犧牲層170的下面的絕緣層122的上面及被設在此犧牲層170的上面的絕緣層122的下面形成區塊絕緣膜143、電荷蓄積膜142及隧道絕緣膜141，埋入對應於連接層CL的凹部。 其次，如圖15所示般，除去成膜後的膜(143、142、141、130A)的一部分，使半導體層133的上面及絕緣層122的上面露出。此工程是例如藉由RIE等來進行。 其次，如圖16~圖18所示般，在半導體層133的上面、非晶質矽膜130A的側面及絕緣層122的上面形成非晶質矽膜130A及絕緣層134。此時，記憶體溝MTa及記憶體溝MTb的窄寬部mt1是藉由非晶質矽膜130A及絕緣層134來埋入。另一方面，記憶體溝MTa及記憶體溝MTb的廣寬部mt2是不藉由非晶質矽膜130A及絕緣層134來埋入。因此，在廣寬部mt2是延伸於Z方向的開口AH會被自我整合地形成。 其次，如圖19所示般，進行熱處理等，將非晶質矽膜130A的結晶構造改質，而形成多結晶矽(p-Si)等的半導體層130B。 其次，如圖20~圖22所示般，除去絕緣層134的一部分，使半導體層130B露出於開口AH的內周面。此工程是例如藉由經由開口AH的濕式蝕刻等來進行。藉由此工程，絕緣層134在X方向被切斷。 其次，如圖23~圖25所示般，除去半導體層130B的一部分，使隧道絕緣膜141露出於開口AH的內周面。此工程是例如藉由經由開口AH的濕式蝕刻等來進行。藉由此工程，半導體層130B是在X方向被切斷，形成包含第1半導體層131a及第2半導體層131b的半導體部130。 其次，如圖26~圖28所示般，除去隧道絕緣膜141的一部分，使電荷蓄積膜142露出於開口AH的內周面。此工程是例如藉由經由開口AH的濕式蝕刻等來進行。藉由此工程，隧道絕緣膜141是在X方向被切斷。 其次，如圖29~圖31所示般，除去電荷蓄積膜142的一部分，使區塊絕緣膜143露出於開口AH的內周面。此工程是例如藉由經由開口AH的濕式蝕刻等來進行。藉由此工程，電荷蓄積膜142是在X方向被切斷。 其次，如圖32~圖34所示般，除去區塊絕緣膜143的一部分，使複數的絕緣層122及犧牲層170露出於開口AH的內周面。此工程是例如藉由經由開口AH的濕式蝕刻等來進行。藉由此工程，區塊絕緣膜143是在X方向被切斷。 其次，例如藉由RIE等來除去半導體層133(圖32)的一部分，使最下層的犧牲層170露出於開口AH的內周面。其次，例如藉由經由開口AH的濕式蝕刻等來除去複數的犧牲層170。並且，藉由經由開口AH的氧化處理等，在半導體層133的側面形成絕緣層135(圖2)。並且，藉由經由開口AH的CVD及濕式蝕刻等，在排列於Z方向的絕緣層122之間形成導電層120。又，藉由CVD等，在開口AH形成絕緣層150。藉此，形成圖2所示般的構造。 [效果] 具備：基板、被層疊於與此基板的表面交叉的第1方向的複數的閘極電極、及延伸於第1方向而與該等複數的閘極電極對向的半導體層、以及被設在閘極電極及半導體層之間的閘極絕緣膜之半導體記憶裝置為人所知。閘極絕緣膜是例如具備氮化矽膜(SiN)或浮動閘極等可記憶資料的記憶部。 在如此的半導體記憶裝置的製造時，例如，在基板上複數層層疊對應於複數的閘極電極的膜，形成貫通此複數的膜的記憶孔，在此記憶孔的內周面形成閘極絕緣膜及半導體層。藉此，被形成於1個的記憶孔的半導體層會對應於1個的記憶體串，形成所謂的環繞式閘極型的構造。 有關如此的半導體記憶裝置，為了記憶容量的增大，有各種的方法被提案。 例如，只要使閘極電極的層疊數增大，便可能使記憶孔內的記憶格數增大。為此，例如，可思考擴大上述記憶孔的深寬比(aspect ratio)，但此有不容易的情況。 於是，例如，可思考不是在對應於閘極電極的全部的膜一併設置記憶孔，而是分成數次進行成膜及記憶孔的形成。藉此，可不用擴大上述記憶孔的深寬比，使閘極電極的層疊數增大。然而，例如，若半導體層的成膜也分成複數次進行，則會有在別的工程被成膜的半導體層之間的接觸電阻變大的情況。 於是，在本實施形態中，在圖8所示的工程中進行記憶體溝MTa的加工，在圖12所示的工程中進行記憶體溝MTb的加工。並且，在圖14及圖16所示的工程中，在位於下方的記憶體溝MTa的側壁及位於上方的記憶體溝MTb的側壁一併形成閘極絕緣膜(141~143)及非晶質矽膜130A。若根據如此的方法，則由於非晶質矽膜130A的成膜一併被進行，因此可抑制上述接觸電阻等。 又，作為使半導體記憶裝置的記憶容量增大的方法，可思考在記憶孔形成2個的記憶體串。為此，只要使對應於一方的記憶體串之複數的閘極電極及對應於另一方的記憶體串之複數的閘極電極電性地獨立即可。又，此情況，最好是使對應於一方的記憶體串之半導體層及對應於另一方的記憶體串之半導體層電性地獨立。為了抑制從一方的記憶體串往另一方的記憶體串的洩漏電流等。 為了實現如此的構成，例如，可思考在X方向形成複數的記憶孔，將半導體層等成膜於此記憶孔內，形成延伸於X方向的溝，藉此在Y方向切斷該等半導體層等。又，例如，亦可思考形成延伸於X方向的記憶體溝，將半導體層等成膜於此記憶體溝內，在X方向形成複數的孔，藉此在X方向切斷該等半導體層等。 然而，例如，將對應於閘極電極的膜的成膜及記憶孔或記憶體溝的形成分成複數次進行，在此將半導體層成膜時，必須一併形成用以切斷此半導體層的溝(trench)或孔(hole)。這有不容易的情況。 在此，在本實施形態中，如圖9等所示般，記憶體溝MTa及記憶體溝MTb具備：在X方向交替配設的複數的窄寬部mt1及廣寬部mt2。並且，在圖14~圖18所示的工程中，以窄寬部mt1被埋入，且廣寬部mt2不被埋入的程度的膜厚來形成非晶質矽膜130A等(141~143、130A、134)。藉此，在上述廣寬部mt2的內部，延伸於Z方向的開口AH會自我整合地被形成。因此，經由此開口AH，可適當切斷半導體層130B等。 在此，如圖16所示般，為了埋入窄寬部mt1，最好非晶質矽膜130A等(141~143、130A、134)的膜厚為窄寬部mt1的Y方向的寬度的最大值D2的一半(D2/2)以上。又，為了在廣寬部mt2自我整合地形成開口AH，最好非晶質矽膜130A等(141~143、130A、134)的膜厚為比從廣寬部mt2的中心點p到犧牲層170的最短距離D1更小。因此，在上述D2及D1之間，最好2D1＞D2的關係成立。 在以如此的條件製造的半導體記憶裝置中，在從上述第1剖面(圖5)的絕緣層150的中心點p到導電層120的最短距離D1與第2剖面(圖6)的導電層120間的Y方向的距離D2之間，2D1＞D2的關係成立。 並且，在參照圖20~圖34說明的工程中，經由開口AH，依序切斷絕緣層134、半導體層130B、隧道絕緣膜141、電荷蓄積膜142及區塊絕緣膜143。該等的膜是例如藉由濕式蝕刻等，各一層選擇性地切斷。因此，如參照圖5及圖6說明般，有半導體部130的X方向的寬度與閘極絕緣膜140的X方向的寬度不同的情形。例如，有半導體部130的X方向的寬度W1，W1´會分別比閘極絕緣膜140的X方向的寬度W2，W2´更大的情形。又，例如，亦有半導體部130的寬度W1，W1´會分別比閘極絕緣膜140的X方向的寬度W2，W2´小的情形。 另外，在本實施形態中，記憶體溝MTa及記憶體溝MTb的圖案化(露光)會以別的工程進行。因此，在記憶體溝MTa及記憶體溝MTb之間，有X方向及Y方向的位置偏離的情況。於是，本實施形態是在半導體部130的第1半導體部P1與第2半導體部P2之間設置連接部J(圖2)。藉此，即使產生上述記憶體溝MTa及記憶體溝MTb的Y方向的位置偏離的情況，也可適當地連接半導體部130的第1半導體部P1與第2半導體部P2。 若假設產生如此的位置偏離的情況，則被製造的半導體記憶裝置是有成為圖35所示般的形狀的情況。在此，例如，將第1半導體部P1的Y方向的中心位置與第2半導體部P2的Y方向的中心位置的距離設為D5(d1)。又，例如，將第1絕緣部p1的Y方向的中心位置與第2絕緣部p2的Y方向的中心位置的距離設為D6(d1´)。又，例如，將第2半導體部P2的Y方向的中心位置與第2絕緣部p2的Y方向的中心位置的距離設為D7(d2)。 產生記憶體溝MTa及記憶體溝MTb的位置偏離的情況，距離D5(d1)及距離D6(d1´)是形成具有同程度的大小。並且，在記憶體溝MTa及記憶體溝MTb中，窄寬部mt1及廣寬部mt2的圖案化是可一併進行。此情況，距離D7(d2)是幾乎為零。至少，距離D7(d2)是比距離D5(d1)及D6(d1´)更小。雖圖示省略，但有關半導體部130的第1半導體部P1及絕緣層150的第1絕緣部p1也同樣。 另外，連接部J的Y方向的寬度越大，越可抑制記憶體溝MTa及記憶體溝MTb的位置偏離的影響。例如，連接部J的Y方向的寬度是有比圖2的距離D2更大的情況。在此，若假設連接部J的Y方向的寬度及Z方向的寬度比在圖14~圖18所示的工程中被成膜的非晶質矽膜130A等(141~143、130A、134)更大的情況，則在連接層CL中無法埋入記憶體溝MTa的窄寬部mt1，在此形成開口。因此，在圖20~圖22所示的工程中，絕緣層134會在Z方向被切斷，在圖23~圖25所示的工程中，半導體層130B也在Z方向被切斷。 於是，在本實施形態中，在連接層CL的Z方向的寬度(連接部J的Z方向的寬度)W3與第2剖面的第1導電層120a及第2導電層120b的Y方向的距離D2之間，設立D2＞W3的關係。藉此，在圖16~圖18所示的工程中，不論連接部J的Y方向的寬度，在連接層CL中可適當地埋入記憶體溝MTa的窄寬部mt1。 並且，在本實施形態中，記憶體溝MTa及記憶體溝MTb是具備在X方向交替配設的複數的窄寬部mt1及廣寬部mt2。然而，依加工的條件等，有如此的形狀崩潰的情況。特別是在記憶體溝MTa及記憶體溝MTb的底面附近，如此的形狀容易崩潰。如此的情況，例如圖36所示般，可想像窄寬部mt1及廣寬部mt2的境界的角部會削去。如此的情況，例如在第1剖面(圖36)中，可想像導電層120之與閘極絕緣膜140的接觸面S1及導電層120之與絕緣層150的接觸面S2會形成連續的曲面。 [第2實施形態] 其次，參照圖37及圖38來說明有關第2實施形態的半導體記憶裝置。另外，在以下的說明中，對於和第1實施形態同樣的部分附上同一符號，省略說明。 本實施形態的半導體記憶裝置是基本上與第1實施形態同樣構成，但記憶格MC的電荷蓄積膜不是氮化矽膜(SiN)，而是浮動閘極。 例如，圖37所示的例子，閘極絕緣膜240具備隧道絕緣膜141、電荷蓄積膜242及區塊絕緣膜243。電荷蓄積膜242是例如被注入磷(P)或硼(B)等的雜質的多結晶矽(p-Si)等的浮動閘極。區塊絕緣膜243是例如氧化矽(SiO2 )等的絕緣膜。區塊絕緣膜243是覆蓋導電層120的上面及下面。電荷蓄積膜242及區塊絕緣膜243是按每個記憶格MC被切斷。 又，例如圖38所示的例子，閘極絕緣膜240具備隧道絕緣膜141、電荷蓄積膜242及區塊絕緣膜244。區塊絕緣膜244是與區塊絕緣膜243(圖37)大致同樣構成，但覆蓋電荷蓄積膜242的上面及下面。 [製造方法] 其次，說明有關本實施形態的半導體記憶裝置的製造方法。 在同製造方法中，例如，進行參照圖7~圖13說明的工程。 其次，如圖39所示般，經由記憶體溝MTa及記憶體溝MTb，選擇性地除去犧牲層170的一部分，形成複數的凹部。此工程是例如藉由濕式蝕刻等來進行。 其次，如圖40所示般，將膜173成膜，而埋入上述複數的凹部。形成圖37所例示的構成時，膜173是非晶質矽(a-Si)等的半導體層。形成圖38所例示的構成時，膜173是包含區塊絕緣膜244及非晶質矽(a-Si)等的半導體層的層疊膜。另外，膜173是具有不埋入記憶體溝MTa及記憶體溝MTb的程度的膜厚。此工程是例如藉由CVD等來進行。 其次，如圖41所示般，除去膜173的一部分，在Z方向切斷膜173。此工程是例如藉由濕式蝕刻等來進行。 其次，如圖42所示般，在記憶體溝MTa及記憶體溝MTb的側面形成隧道絕緣膜141及非晶質矽膜130A。此工程是例如藉由CVD等的方法來進行。此工程是例如與參照圖14說明的工程同樣進行。 其次，進行參照圖15以後說明的工程。但，形成圖37所例示的構成時，在形成導電層120之前，進行區塊絕緣膜243的成膜。藉此，形成本實施形態的半導體記憶裝置。 [第3實施形態] 其次，參照圖43~圖45來說明有關第3實施形態的半導體記憶裝置。另外，在以下的說明中，對於和第1實施形態同樣的部分附上同一符號，省略說明。 在第1實施形態中，是在記憶體溝MT的窄寬部mt1設有半導體部130及閘極絕緣膜140，在廣寬部mt2設有絕緣層150。對於此，在本實施形態中，是在記憶體溝MT的廣寬部mt2設有半導體部330及閘極絕緣膜340，在窄寬部mt1設有絕緣層350。 在本實施形態中，導電層120的Y方向的兩側面之中，在對應於廣寬部mt2的部分設有閘極絕緣膜340，在對應於窄寬部mt1的部分設有絕緣層350。 本實施形態的半導體部330、絕緣層334及閘極絕緣膜340是基本上與第1實施形態的半導體部130、絕緣層134及閘極絕緣膜140同樣構成。然而，半導體部330、絕緣層334及閘極絕緣膜340是形成延伸於Z方向的大致圓柱狀的構成。此大致圓柱狀的構成的Y方向的寬度是比窄寬部mt1的Y方向的寬度更大。 其次，參照圖44、圖45等來說明有關各構成的寬度或各構成間的距離等。圖44是對應於以圖43的C-C´線所示的部分的剖面(第1剖面)的剖面圖。圖45是對應於以圖2的D-D´線所示的部分的剖面(第2剖面)的剖面圖。 p(圖44)是表示第1剖面的半導體部330的中心點。中心點p是例如亦可為半導體部330的重心。又，亦可為以表示半導體部330的X方向的中心位置的X座標及表示Y方向的中心位置的Y座標所特定的點。又，亦可將圓、橢圓、矩形或其他的形狀套用於半導體部330的輪廓線，以此套用的形狀的中心點作為p。 D1(圖44)是從第1剖面的中心點p到導電層120的最短距離。若假設從中心點p到第1導電層120a的最短距離與從中心點p到第2導電層120b的最短距離為不同的情況，則例如亦可將小的一方設為D1。 D2(圖45)是第2剖面的第1導電層120a及第2導電層120b的Y方向的距離。在本實施形態中，2D1＞D2的關係成立。 又，如圖44及圖45所示般，在本實施形態中，是半導體部330的X方向的寬度W1´´，W1´´´(＜W1´´)會分別比閘極絕緣膜340的X方向的寬度W2´´，W2´´´(＜W2´´)更小。但，半導體部330的寬度W1´´，W1´´´是亦可分別比閘極絕緣膜340的X方向的寬度W2´´，W2´´´大。 [製造方法] 其次，說明有關本實施形態的半導體記憶裝置的製造方法。 在同製造方法中，例如，進行參照圖7~圖12說明的工程。 其次，如圖46所示般，經由記憶體溝MTb，除去犧牲層172，使記憶體溝MTa的側面露出。此工程是例如藉由濕式蝕刻等來進行。 其次，如圖47及圖48所示般，在記憶體溝MTa及記憶體溝MTb的內部形成犧牲膜174。此時，記憶體溝MTa及記憶體溝MTb的窄寬部mt1是藉由犧牲膜174來埋入。另一方面，記憶體溝MTa及記憶體溝MTb的廣寬部mt2是不藉由犧牲膜174來埋入。因此，在廣寬部mt2是延伸於Z方向的記憶孔MH會被自我整合地形成。 其次，如圖49及圖50所示般，除去犧牲膜174的一部分，使複數的絕緣層122及犧牲層170露出於記憶孔MH的內周面。又，除去犧牲層171，使半導體層133露出於記憶孔MH的底面。此工程是例如藉由經由記憶孔MH的濕式蝕刻等來進行。 其次，如圖51所示般，在記憶孔MH的底面及側面形成區塊絕緣膜343、電荷蓄積膜342、隧道絕緣膜341及非晶質矽膜330A。此工程是例如藉由CVD等的方法來進行。 其次，進行參照圖15~圖18說明的工程，形成如圖52及圖53所示般的構造。但，在參照圖16~圖18說明的工程中，藉由絕緣層334來使記憶孔MH的上端部分閉塞。因此，絕緣層134等的膜(343，342，341，330A，334)的膜厚是被調整成比記憶孔MH上端的半徑更大。 其次，如圖54所示般，除去絕緣層334及非晶質矽膜330A的一部分，使犧牲膜174的上面露出。此工程是例如藉由RIE等來進行。 其次，如圖55及圖56所示般，除去犧牲膜174，形成開口AH´。開口AH´是延伸於Z方向，使區塊絕緣膜343的側面露出的開口。此工程是例如藉由濕式蝕刻等來進行。 其次，如圖57所示般，經由開口AH´，除去區塊絕緣膜343、電荷蓄積膜342、隧道絕緣膜341及非晶質矽膜330A的一部分，在Y方向切斷該等的膜。此工程是例如藉由經由開口AH´的濕式蝕刻等來進行。 其次，例如進行熱處理等，將非晶質矽膜330A的結晶構造改質，而形成多結晶矽(p-Si)等的半導體部330。以後的工程是與第1實施形態同樣進行。藉此，形成圖43所示般的構造。 [其他的實施形態] 在第3實施形態中，記憶格MC的電荷蓄積層為氮化矽膜(SiN)。然而，在第3實施形態中，亦可使用浮動閘極作為電荷蓄積層。 又，第1~第3實施形態的半導體記憶裝置是具備第1記憶體層ML1及第2記憶體層ML2(圖2)。然而，半導體記憶裝置是亦可具備被配設於Z方向的3個以上的記憶體層。此情況，在Z方向鄰接的2個的記憶體層之間是亦可分別設有連接層CL。 [其他] 雖說明了本發明的幾個的實施形態，但該等的實施形態是作為例子提示者，不是意圖限定發明的範圍。該等的新穎的實施形態是可在其他的各種的形態被實施，可在不脫離發明的主旨範圍進行各種的省略、置換、變更。該等實施形態或其變形為發明的範圍或主旨所包含，且為申請專利範圍記載的發明及其均等的範圍所包含。
110:基板 120:導電層 121:導電層 122:絕緣層 130:半導體部 130A:非晶質矽膜 131a:第1半導體層 131b:第2半導體層 133:半導體層 134:絕緣層 135:絕緣層 140:閘極絕緣膜 141:隧道絕緣膜 142:電荷蓄積膜 143:區塊絕緣膜 144:絕緣膜 145:絕緣膜 150:絕緣層 160:配線層 170:犧牲層 171:犧牲層 172:犧牲層 174:犧牲膜 330:半導體部 330A:非晶質矽膜 334:絕緣層 340:閘極絕緣膜 341:隧道絕緣膜 342:電荷蓄積膜 343:區塊絕緣膜 MA:記憶格陣列 CC:控制電路 MU:記憶體單元 MSa、MSb:記憶體串 STD:汲極選擇電晶體 STS:源極選擇電晶體 SL:源極線 BL:位元線 WL:字元線 SGD:汲極選擇閘極線 SGS:源極選擇閘極線 MC:記憶格 ML:記憶體層 CL:連接層 LS:層疊體構造 MT:記憶體溝 mt1:窄寬部 mt2:廣寬部 J:連接部 P1:第1半導體部 P2:第2半導體部 ML1:第1記憶體層 ML2:第2記憶體層 AH:開口
圖1是表示第1實施形態的半導體記憶裝置的構成的模式性的等效電路圖。 圖2是半導體記憶裝置的模式性的立體圖。 圖3A是圖2的一部分的擴大圖。 圖3B是表示圖3A所示的構成的變形例的圖。 圖4是圖2的一部分的擴大圖。 圖5是對應於以圖2的A-A´線所示的部分的剖面的模式性的剖面圖。 圖6是對應於以圖2的B-B´線所示的部分的剖面的模式性的剖面圖。 圖7是表示第1實施形態的半導體記憶裝置的製造方法的模式性的剖面圖。 圖8是表示同製造方法的模式性的剖面圖。 圖9是表示同製造方法的模式性的剖面圖。 圖10是表示同製造方法的模式性的剖面圖。 圖11是表示同製造方法的模式性的剖面圖。 圖12是表示同製造方法的模式性的剖面圖。 圖13是表示同製造方法的模式性的剖面圖。 圖14是表示同製造方法的模式性的剖面圖。 圖15是表示同製造方法的模式性的剖面圖。 圖16是表示同製造方法的模式性的剖面圖。 圖17是表示同製造方法的模式性的剖面圖。 圖18是表示同製造方法的模式性的剖面圖。 圖19是表示同製造方法的模式性的剖面圖。 圖20是表示同製造方法的模式性的剖面圖。 圖21是表示同製造方法的模式性的剖面圖。 圖22是表示同製造方法的模式性的剖面圖。 圖23是表示同製造方法的模式性的剖面圖。 圖24是表示同製造方法的模式性的剖面圖。 圖25是表示同製造方法的模式性的剖面圖。 圖26是表示同製造方法的模式性的剖面圖。 圖27是表示同製造方法的模式性的剖面圖。 圖28是表示同製造方法的模式性的剖面圖。 圖29是表示同製造方法的模式性的剖面圖。 圖30是表示同製造方法的模式性的剖面圖。 圖31是表示同製造方法的模式性的剖面圖。 圖32是表示同製造方法的模式性的剖面圖。 圖33是表示同製造方法的模式性的剖面圖。 圖34是表示同製造方法的模式性的剖面圖。 圖35是表示圖2所示的構成的變形例的圖。 圖36是表示圖5所示的構成的變形例的圖。 圖37是表示第2實施形態的半導體記憶裝置的構成的模式性的剖面圖。 圖38是表示圖37所示的構成的變形例的圖。 圖39是表示第2實施形態的半導體記憶裝置的製造方法的模式性的剖面圖。 圖40是表示同製造方法的模式性的剖面圖。 圖41是表示同製造方法的模式性的剖面圖。 圖42是表示同製造方法的模式性的剖面圖。 圖43是表示第3實施形態的半導體記憶裝置的構成的模式性的立體圖。 圖44是對應於以圖43的C-C´線所示的部分的剖面的模式性的剖面圖。 圖45是對應於以圖43的D-D´線所示的部分的剖面的模式性的剖面圖。 圖46是表示第3實施形態的半導體記憶裝置的製造方法的模式性的剖面圖。 圖47是表示同製造方法的模式性的剖面圖。 圖48是表示同製造方法的模式性的剖面圖。 圖49是表示同製造方法的模式性的剖面圖。 圖50是表示同製造方法的模式性的剖面圖。 圖51是表示同製造方法的模式性的剖面圖。 圖52是表示同製造方法的模式性的剖面圖。 圖53是表示同製造方法的模式性的剖面圖。 圖54是表示同製造方法的模式性的剖面圖。 圖55是表示同製造方法的模式性的剖面圖。 圖56是表示同製造方法的模式性的剖面圖。 圖57是表示同製造方法的模式性的剖面圖。
110:基板
120:導電層
120a:第1導電層
120b:第2導電層
121:導電層
122:絕緣層
130:半導體部
131a:第1半導體層
131b:第2半導體層
133:半導體層
134:絕緣層
135:絕緣層
140:閘極絕緣膜
150:絕緣層
160:配線層
CL:連接層
D1、D2、D3、D4:距離
J:連接部
LS:層疊體構造
MA:記憶格陣列
ML1:第1記憶體層
ML2:第2記憶體層
MT:記憶體溝
mt1:窄寬部
mt2:廣寬部
p:中心點
p1:第1絕緣部
p2:第2絕緣部
P1:第1半導體部
P2:第2半導體部
SGD:汲極選擇閘極線
SGS:源極選擇閘極線
WL:字元線
W3:寬度

Claims (13)

  1. 一種半導體記憶裝置，其特徵係具備： 基板； 第1層疊體，其係包含被層疊於與前述基板的表面交叉的第1方向之複數的第1導電層； 第2層疊體，其係包含被層疊於前述第1方向之複數的第2導電層，在與前述第1方向交叉的第2方向和前述第1層疊體相鄰； 複數的半導體部，其係被設在前述第1層疊體及前述第2層疊體之間，被配設於與前述第1方向及前述第2方向交叉的第3方向之複數的半導體部，具備：與前述複數的第1導電層對向的第1半導體層、及與前述複數的第2導電層對向的第2半導體層、以及被設在前述第1半導體層及前述第2半導體層之間的第1絕緣層； 第1記憶部，其係於前述第1導電層及前述第1半導體層之間記憶資訊； 第2記憶部，其係於前述第2導電層及前述第2半導體層之間記憶資訊；及 第2絕緣層，其係被設於在前述第3方向相鄰的前述半導體部之間， 前述第1絕緣層的前述第2方向的寬度，係於前述第1方向的第1位置、及與前述第1方向的前述第1位置不同的第2位置成為極大， 若將與前述第1方向交叉的剖面，至少一個的前述第1絕緣層的前述第2方向的寬度在前述第1位置及前述第2位置之間的範圍中最小的剖面設為第1剖面， 將從此第1剖面的前述第2絕緣層的幾何學的重心到前述第1層疊體或前述第2層疊體的最短距離設為D1， 將與前述第1方向交叉的剖面，至少一個的前述第1絕緣層的前述第2方向的寬度為最大的剖面設為第2剖面， 將此第2剖面的前述第1層疊體之與預定的前述半導體部的對向面、及前述第2層疊體之與前述預定的半導體部的對向面的距離設為D2， 則2D1＞D2成立。
  2. 如申請專利範圍第1項之半導體記憶裝置，其中，前述第1絕緣層的前述第2方向的寬度，係於前述第1方向的複數的位置成為極大， 前述第1絕緣層的前述第2方向的寬度成為極大的前述複數的位置之中，最接近前述基板的位置為前述第1位置，離前述基板最遠的位置為前述第2位置。
  3. 如申請專利範圍第1項之半導體記憶裝置，其中， 前述第1絕緣層，係具備：延伸於前述第1方向的第1絕緣部、及比前述第1絕緣部更遠離前述基板，延伸於前述第1方向的第2絕緣部， 前述第2絕緣層，係具備：延伸於前述第1方向的第3絕緣部、及比前述第3絕緣部更遠離前述基板，延伸於前述第1方向的第4絕緣部， 若將前述第1絕緣部的前述第2方向的中心位置與前述第2絕緣部的前述第2方向的中心位置的距離設為d1， 將前述第2絕緣部的前述第2方向的中心位置與前述第4絕緣部的前述第2方向的中心位置之前述第2方向的距離設為d2， 則d1＞d2成立。
  4. 如申請專利範圍第1項之半導體記憶裝置，其中， 前述第1絕緣層，係具備：延伸於前述第1方向的第1絕緣部、及比前述第1絕緣部更遠離前述基板，延伸於前述第1方向的第2絕緣部， 前述第2絕緣層，係具備：延伸於前述第1方向的第3絕緣部、及比前述第3絕緣部更遠離前述基板，延伸於前述第1方向的第4絕緣部， 前述第1絕緣部係被連接至前述第2絕緣部， 前述第3絕緣部係被連接至前述第4絕緣部。
  5. 如申請專利範圍第1項之半導體記憶裝置，其中，在前述第1剖面中，前述第1層疊體及前述第2層疊體的至少一方，係具備： 與前述半導體部對向的第1面；及 與前述第2絕緣層接觸的第2面， 前述第1面及前述第2面為形成連續性的曲面。
  6. 如申請專利範圍第1項之半導體記憶裝置，其中，具備： 第3絕緣層，其係被設在前述第1層疊體及前述第1半導體層之間，包含前述第1記憶部；及 第4絕緣層，其係被設在前述第2層疊體及前述第2半導體層之間，包含前述第2記憶部， 前述第2剖面的前述距離D2，係從前述第1層疊體與前述第3絕緣層的界面到前述第2層疊體與前述第4絕緣層的界面的距離。
  7. 如申請專利範圍第1項之半導體記憶裝置，其中，前述半導體部，係具備： 第1部分，其係延伸於前述第1方向； 第2部分，其係比前述第1部分更遠離前述基板，延伸於前述第1方向； 連接部，其係被連接至前述第1部分之與前述基板相反側的端部及前述第2部分之前述基板側的端部，前述第2方向的寬度會比前述第1部分及前述第2部分的前述第2方向的最大的寬度更大， 若將前述連接部的前述第1方向的寬度設為W3， 則D2＞W3成立。
  8. 如申請專利範圍第1項之半導體記憶裝置，其中， 前述第1記憶部，係被設在前述第1層疊體及前述第1半導體層之間的絕緣性的第1電荷蓄積膜， 前述第2記憶部，係被設在前述第2層疊體及前述第2半導體層之間的絕緣性的第2電荷蓄積膜。
  9. 如申請專利範圍第1項之半導體記憶裝置，其中， 前述第1記憶部，係含在前述第1層疊體的第1浮動閘極， 前述第2記憶部，係含在前述第2層疊體的第2浮動閘極。
  10. 一種半導體記憶裝置，其特徵係具備： 基板； 第1層疊體，其係包含被層疊於與前述基板的表面交叉的第1方向之複數的第1導電層； 第2層疊體，其係包含被層疊於前述第1方向之複數的第2導電層，在與前述第1方向交叉的第2方向和前述第1層疊體相鄰； 複數的半導體部，其係被設在前述第1層疊體及前述第2層疊體之間，被配設於與前述第1方向及前述第2方向交叉的第3方向之複數的半導體部，具備：與前述複數的第1導電層對向的第1半導體層、及與前述複數的第2導電層對向的第2半導體層、以及被設在前述第1半導體層及前述第2半導體層之間的第1絕緣層； 第1記憶部，其係於前述第1導電層及前述第1半導體層之間記錄資訊； 第2記憶部，其係於前述第2導電層及前述第2半導體層之間記錄資訊；及 第2絕緣層，其係被設於在前述第3方向相鄰的2個的半導體部之間， 前述第1絕緣層，係具備：延伸於前述第1方向的第1絕緣部、及比前述第1絕緣部更遠離前述基板，延伸於前述第1方向的第2絕緣部， 前述第2絕緣層，係具備：延伸於前述第1方向的第3絕緣部、及比前述第3絕緣部更遠離前述基板，延伸於前述第1方向的第4絕緣部， 若將前述第1絕緣部的前述第2方向的中心位置與前述第2絕緣部的前述第2方向的中心位置之距離設為d1， 將前述第2絕緣部的前述第2方向的中心位置與前述第4絕緣部的前述第2方向的中心位置之前述第2方向的距離設為d2， 則d1＞d2成立。
  11. 如申請專利範圍第10項之半導體記憶裝置，其中， 前述第1絕緣部係被連接至前述第2絕緣部， 前述第3絕緣部係被連接至前述第4絕緣部。
  12. 如申請專利範圍第10項之半導體記憶裝置，其中， 前述第1記憶部，係被設在前述第1層疊體及前述第1半導體層之間的絕緣性的第1電荷蓄積膜， 前述第2記憶部，係被設在前述第2層疊體及前述第2半導體層之間的絕緣性的第2電荷蓄積膜。
  13. 如申請專利範圍第10項之半導體記憶裝置，其中， 前述第1記憶部，係含在前述第1層疊體的第1浮動閘極， 前述第2記憶部，係含在前述第2層疊體的第2浮動閘極。
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