TWI727259B - 半導體記憶裝置 - Google Patents

Abstract

實施形態之半導體記憶裝置具備：基板；複數個第1半導體膜，其等在與基板之表面交叉之第1方向延伸，且排列於與第1方向交叉之第2方向、以及與第1方向及第2方向交叉之第3方向；導電層，其於第2方向延伸，且於與第1方向交叉之剖面中，覆蓋複數個第1半導體膜之外周面；以及觸點，其連接於導電層之第2方向之端部。此處，若將上述剖面中於第2方向等間隔地配設且與第2方向垂直之直線設為第1~第3直線，則於第1直線上設置有第1數量之第1半導體膜，第2直線較第1直線更接近觸點，且於第2直線上設置較第1數量更少之第2數量之第1半導體膜，第3直線較第2直線更接近觸點，且於第3直線上設置較第2數量更少之第3數量之第1半導體膜。

Description

半導體記憶裝置

以下所記載之實施形態係關於一種半導體記憶裝置。

已知有一種半導體記憶裝置，該半導體記憶裝置具備：基板；複數個半導體膜，其等在與基板之表面交叉之第1方向延伸，且於與第1方向交叉之第2方向、以及與第1方向及第2方向交叉之第3方向上排列；以及導電層，其於第2方向延伸，且於與第1方向交叉之剖面中，覆蓋複數個半導體膜之外周面。

實施形態提供一種能夠低價地製造之半導體記憶裝置。

一實施形態之半導體記憶裝置具備：基板；複數個第1半導體膜，其等在與基板之表面交叉之第1方向延伸，且排列於與第1方向交叉之第2方向、以及與第1方向及第2方向交叉之第3方向；導電層，其於第2方向延伸，且於與第1方向交叉之剖面中，覆蓋複數個第1半導體膜之外周面；以及觸點，其連接於導電層之第2方向之端部。此處，若將上述剖面中於第2方向等間隔地配設且與第2方向垂直之直線設為第1~第3直線，則於第1直線上設置有第1數量之第1半導體膜，第2直線較第1直線更接近觸點，且於第2直線上設置較第1數量更少之第2數量之第1半導體膜，第3直線較第2直線更接近觸點，且於第3直線上設置較第2數量更少之第3數量之第1半導體膜。

101:絕緣層

110:記憶體構造

110a:記憶體構造

110b:記憶體構造

110d:記憶體構造

110e:記憶體構造

111:半導體膜

111A:非晶矽膜

111f:記憶體構造

112:閘極絕緣膜

113:半導體膜

114:半導體膜

115:絕緣膜

116:隧道絕緣膜

117:電荷蓄積膜

118:阻擋絕緣膜

119:閘極絕緣膜

120:導電層

120A:犧牲層

120a:導電層

120b:導電層

120c:導電層

121:接觸部

130:觸點

140:第1構造

150:配線

151:觸點

BL:位元線

BS:塊構造

L1:直線

L2:直線

L3:直線

MA:記憶胞陣列

MB:記憶體塊

MC:記憶胞

MS:記憶體串

MU:記憶體單元

op1:開口

PC:周邊電路

R1:區域

R2:區域

S:基板

SB:子塊

SC:下部配線

SGD:汲極選擇線

SGS:源極選擇線

SHE:絕緣部

ST:絕緣部

STD:汲極選擇電晶體

STS:源極選擇電晶體

WL:字元線

圖1係表示第1實施形態之半導體記憶裝置之模式性構成之等效電路圖。

圖2係該半導體記憶裝置之模式性立體圖。

圖3係圖2之以A表示之部分之模式性放大圖。

圖4係該半導體記憶裝置之模式性俯視圖。

圖5係圖4之以A表示之部分之模式性放大圖。

圖6係將圖5之構造以A-A'線切斷所得之模式性剖視圖。

圖7係將圖5之構造以B-B'線切斷所得之模式性剖視圖。

圖8係該半導體記憶裝置之模式性俯視圖。

圖9係表示該半導體記憶裝置之製造方法之模式性剖視圖。

圖10係表示該製造方法之模式性剖視圖。

圖11係表示該製造方法之模式性剖視圖。

圖12係表示該製造方法之模式性剖視圖。

圖13係表示該製造方法之模式性剖視圖。

圖14係表示該製造方法之模式性剖視圖。

圖15係表示該製造方法之模式性剖視圖。

圖16係表示該製造方法之模式性剖視圖。

圖17係表示該製造方法之模式性剖視圖。

圖18係表示該製造方法之模式性剖視圖。

圖19係表示該製造方法之模式性剖視圖。

圖20係表示該製造方法之模式性剖視圖。

圖21係表示該製造方法之模式性剖視圖。

圖22係表示該製造方法之模式性剖視圖。

圖23係表示該製造方法之模式性剖視圖。

圖24係表示該製造方法之模式性剖視圖。

圖25係變化例之半導體記憶裝置之模式性俯視圖。

圖26係變化例之半導體記憶裝置之模式性俯視圖。

接下來，參照圖式對實施形態之半導體記憶裝置詳細地進行說明。再者，以下之實施形態只不過係一例，並非以限定本發明之意圖表示。

又，於本說明書中，將與基板之表面交叉之方向稱為第1方向，將與第1方向交叉之方向稱為第2方向，將與第1方向及第2方向交叉之方向稱為第3方向。又，將相對於基板之表面平行之特定方向稱為X方向，將相對於基板之表面平行且與X方向垂直之方向稱為Y方向，將相對於基板之表面垂直之方向稱為Z方向。再者，於以下之說明中，對X方向、Y方向及Z方向分別對應於第3方向、第2方向及第1方向之情況進行例示。但是，第1方向、第2方向及第3方向並不限定於Z方向、Y方向及X方向。

又，於本說明書中，「上」或「下」等之表達係以基板為基準。例如，將沿著上述第1方向遠離基板之朝向稱為上，將沿著第1方向靠近基板之朝向稱為下。又，於關於某構成言及下表面或下端之情形時，意指該構成之基板側之面或端部，於言及上表面或上端之情形時，意指該構成之與基板相反側之面或端部。又，將與第2方向或第3方向交叉之面稱 為側面。

又，於本說明書中，於言及第1構成「電性地連接於」第2構成之情形時，第1構成既可直接連接於第2構成，第1構成亦可經由配線、半導體構件或電晶體等而連接於第2構成。例如，於將3個電晶體串聯連接之情形時，即便第2個電晶體為斷開(OFF)狀態，第1個電晶體亦『電性地連接於』第3個電晶體。

又，於本說明書中，於言及第1構成與第2構成「電性絕緣」之情形時，例如，意指於第1構成與第2構成之間設置有絕緣膜等，而未設置將第1構成與第2構成連接之觸點或配線等之狀態。

[第1實施形態]

[構成]

圖1係表示第1實施形態之半導體記憶裝置之模式性構成之等效電路圖。為了方便說明，於圖1中將一部分構成省略。

本實施形態之半導體記憶裝置具備記憶胞陣列MA、及對記憶胞陣列MA進行控制之周邊電路PC。

記憶胞陣列MA具備複數個記憶體塊MB。該等複數個記憶體塊MB分別具備複數個子塊SB。該等複數個子塊SB分別具備複數個記憶體單元MU。該等複數個記憶體單元MU之一端分別經由位元線BL連接於周邊電路PC。又，該等複數個記憶體單元MU之另一端分別經由共通之下部配線SC及源極線SL連接於周邊電路PC。

記憶體單元MU具備串聯連接於位元線BL及下部配線SC之間之汲極選擇電晶體STD、記憶體串MS、及源極選擇電晶體STS。以下，有時將汲極選擇電晶體STD及源極選擇電晶體STS僅稱為選擇電晶體 (STD、STS)。

記憶體串MS具備串聯連接之複數個記憶胞MC。記憶胞MC係具備半導體膜、閘極絕緣膜、及閘極電極之場效應型電晶體。半導體膜作為通道區域發揮功能。閘極絕緣膜具備能夠記憶資料之記憶體部。該記憶體部例如為氮化矽膜(SiN)或浮動閘極等電荷蓄積膜。於該情形時，記憶胞MC之閾值電壓根據電荷蓄積膜中之電荷量而變化。閘極電極連接於字元線WL。字元線WL與屬於1個記憶體串MS之複數個記憶胞MC對應地設置，且共通地連接於1個記憶體塊MB中之所有記憶體串MS。

選擇電晶體(STD、STS)係具備半導體膜、閘極絕緣膜、及閘極電極之場效應型電晶體。半導體膜作為通道區域發揮功能。汲極選擇電晶體STD之閘極電極連接於汲極選擇線SGD。汲極選擇線SGD與子塊SB對應地設置，共通地連接於1個子塊SB中之所有汲極選擇電晶體STD。源極選擇電晶體STS之閘極電極連接於源極選擇線SGS。源極選擇線SGS共通地連接於1個記憶體塊MB中之所有源極選擇電晶體STS。

周邊電路PC例如產生讀出動作、寫入動作、刪除動作所需之電壓，並施加至位元線BL、源極線SL、字元線WL、及選擇閘極線(SGD、SGS)。周邊電路PC例如包含設置於與記憶胞陣列MA同一晶片上之複數個電晶體及配線。

圖2係本實施形態之半導體記憶裝置之模式性立體圖。為了方便說明，於圖2中將一部分構成省略。

如圖2所示，本實施形態之半導體記憶裝置具備基板S、及設置於基板S之上方之記憶胞陣列MA。

基板S例如為包含單晶矽(Si)等之半導體基板。基板S例如 具備於半導體基板之表面具有磷(P)等N型雜質層、進而於該N型雜質層中具有硼(B)等P型雜質層的雙重阱構造。又，於本實施形態中，基板S之表面係作為下部配線SC發揮功能之配線層。惟亦可於基板S之上方另外設置配線層。

記憶胞陣列MA具備：複數個記憶體構造110，其等在Z方向延伸；複數個導電層120，其等在XY剖面中覆蓋該等複數個記憶體構造之外周面；觸點130，其連接於該等複數個導電層120；第1構造140，其配置於觸點130之附近；及複數條配線150，其等連接於記憶體構造110之上端。

記憶體構造110以特定圖案配設於X方向及Y方向。該等記憶體構造110基本上作為記憶體單元MU發揮功能。惟詳細而言如參照圖5於下文所述般，一部分的記憶體構造110(圖5之110b等)不作為記憶體單元MU發揮功能。即，於本說明書中，「記憶體構造110」不僅包含作為記憶體單元MU發揮功能之構造(圖5之110a等)，且亦包含與此種構造具有相同之構成者。

記憶體構造110具備：半導體膜111，其於Z方向延伸；閘極絕緣膜112，其設置於半導體膜111及導電層120之間；半導體膜113，其連接於半導體膜111之下端及基板S之表面；及半導體膜114，其連接於半導體膜111之上端。

半導體膜111例如作為1個記憶體單元MU(圖1)中所包含之複數個記憶胞MC及汲極選擇電晶體STD之通道區域發揮功能。半導體膜111具有大致圓筒狀之形狀，於中心部分填埋有氧化矽(SiO₂)等絕緣膜115。半導體膜111例如為非摻雜之多晶矽(Si)等半導體膜。

閘極絕緣膜112設置於半導體膜111及導電層120之各交叉部。例如，如圖3所示，閘極絕緣膜112具備積層於半導體膜111及導電層120之間之隧道絕緣膜116、電荷蓄積膜117、及阻擋絕緣膜118。隧道絕緣膜116及阻擋絕緣膜118例如為氧化矽(SiO₂)等絕緣膜。電荷蓄積膜117例如為氮化矽(SiN)等能夠蓄積電荷之膜。

半導體膜113(圖2)例如作為源極選擇電晶體STS之通道區域發揮功能。於半導體膜113之外周面，設置有閘極絕緣膜119。半導體膜113例如為單晶矽(Si)等半導體膜。閘極絕緣膜119例如為氧化矽等絕緣膜。

半導體膜114例如為包含磷等N型雜質之多晶矽(Si)等半導體膜。

導電層120係介隔氧化矽等絕緣層101於Z方向上排列有複數個且於X方向及Y方向延伸之大致板狀之導電層。該等導電層120具有以特定圖案形成之複數個貫通孔，於該等貫通孔之內部分別設置有記憶體構造110。又，於導電層120之X方向之端部，設置有連接於觸點130之接觸部121。導電層120例如包含氮化鈦(TiN)及鎢(W)之積層膜等。

一部分導電層120a分別作為字元線WL(圖1)及連接於該字元線WL之複數個記憶胞MC(圖1)之閘極電極發揮功能。

設置於該等導電層120a之上方之導電層120b作為汲極選擇線SGD(圖1)及連接於該汲極選擇線SGD之複數個汲極選擇電晶體STD(圖1)之閘極電極發揮功能。導電層120b與導電層120a相較，Y方向之寬度較小。於Y方向上相鄰之導電層120b之間，設置有氧化矽等絕緣部SHE。

設置於該等導電層120a之下方之導電層120c作為源極選擇 線SGS(圖1)及連接於源極選擇線SGS之複數個源極選擇電晶體STS之閘極電極發揮功能。導電層120c介隔閘極絕緣膜119覆蓋半導體膜113之外周面。

觸點130於Z方向延伸，且連接於複數個導電層120之接觸部121。觸點130例如包含氮化鈦(TiN)及鎢(W)之積層膜等。

第1構造140例如以包圍觸點130之方式設置於導電層120之接觸部121。第1構造140具備與記憶體構造110大致相同之構成。但是，記憶體構造110之半導體膜111之下端連接於半導體膜113，相對於此，第1構造140之半導體膜111之下端由閘極絕緣膜119覆蓋。藉此，半導體膜111與半導體膜113電性絕緣。

配線150作為位元線BL發揮功能。配線150於X方向上配設有複數條，且於Y方向延伸。配線150經由觸點151而連接於複數個記憶體構造110。

接下來，參照圖4~圖8，對記憶胞陣列MA之更具體之構成進行說明。為了方便說明，於圖4~圖8中將一部分構成省略。

圖4係本實施形態之半導體記憶裝置之模式性俯視圖。

如圖4所示，於基板S上，設置有複數個記憶胞陣列MA、及周邊電路PC。於圖示之示例中，於基板S上2個記憶胞陣列MA並排設置於X方向。記憶胞陣列MA具備配設於Y方向之複數個記憶體塊MB。又，該等複數個記憶體塊MB具備配設於Y方向之複數個塊構造BS。又，該等複數個塊構造BS具備配設於Y方向之複數個子塊SB。

於記憶胞陣列MA，設置有供設置記憶胞MC之區域R1及供設置觸點130等之區域R2。

圖5係圖4之以A表示之部分之放大圖，示出了上述區域R1、R2之一部分。圖6係將圖5之以A-A'線表示之部分切斷並沿著箭頭之方向觀察之模式性剖視圖。圖7係將圖5之以B-B'線表示之部分切斷並沿著箭頭之方向觀察之模式性剖視圖。

於區域R1，如圖5所示，設置有隔著絕緣部ST於Y方向相鄰之複數個塊構造BS。又，各塊構造BS具備隔著絕緣部SHE於Y方向相鄰之2個子塊SB。於各塊構造BS中，呈鋸齒狀配設有複數個記憶體構造110。

該等複數個記憶體構造110主要電性地連接於位元線BL。此種記憶體構造110a作為記憶體單元MU(圖1)發揮功能。

又，於圖示之示例中，於一部分記憶體構造110b設置有絕緣部SHE。如圖6所示，於此種記憶體構造110b中，於半導體膜111之上端部分、閘極絕緣膜112之上端部分及半導體膜114形成著槽，且於此處設置有絕緣部SHE。此種記憶體構造110b不電性地連接於位元線BL，不作為記憶體單元MU發揮功能。如圖4所示，此種記憶體構造110b沿著絕緣部SHE於X方向配設有複數個。

又，於圖示之示例中，一部分記憶體構造110c設置於區域R2之附近。此種記憶體構造110c既可與位元線BL電性地連接，亦可與位元線BL電性絕緣。記憶體構造110c既可作為記憶體單元MU發揮功能，亦可不作為記憶體單元MU發揮功能。

於區域R2，設置有導電層120之接觸部121。於各接觸部121分別設置有觸點130。又，於觸點130附近設置有第1構造140。第1構造140既可如圖7所示具有大於記憶體構造110之外徑，亦可具有相同程度 之外徑，還可具有小於記憶體構造110之外徑。又，於圖示之示例中，第1構造140與位元線BL電性絕緣。

圖8係參照圖5~圖7所說明之構造之XY剖視圖，X方向及Y方向之位置對應於圖5。又，Z方向之位置對應於圖6及圖7之C-C'線。

於圖8中，圖示出於Y方向延伸之直線L1、L2、L3。直線L1、L2、L3設置於區域R1之X方向之端部，直線L2較直線L1更接近區域R2，直線L3較直線L2更接近區域R2。於圖示之示例中，直線L1、L2、L3與於X方向排列之複數個記憶體構造110對應而於X方向以等間隔排列。即，直線L3通過複數個記憶體構造110中最接近區域R2之記憶體構造110d之中心位置。直線L2通過與該記憶體構造110d於X方向上相鄰之記憶體構造110e之中心位置。直線L1通過與該記憶體構造110e於X方向上鄰接之記憶體構造110f之中心位置。

此處，若著眼於1個塊構造BS，於直線L1上設置有5個記憶體構造110，於直線L2上設置有4個記憶體構造110，於直線L3上設置有2個記憶體構造110。即，於本實施形態中，於區域R1之X方向之端部，越靠近區域R2則記憶體構造110之數量越為減少。

[製造方法]

接下來，參照圖9~圖24，對本實施形態之半導體記憶裝置之製造方法進行說明。再者，圖9、10、12、13、16、18、20、22~24表示對應於圖5中之A-A'線之剖面，圖11、14、15、17、19、21表示對應於圖5中之B-B'線之剖面。

如圖9所示，於該製造方法中，於基板S上，形成複數個犧牲層120A及絕緣層101。犧牲層120A例如包含氮化矽(SiN)等。該步驟例 如藉由CVD(Chemical Vapor Deposition，化學氣相沈積)等方法進行。

接著，如圖10及圖11所示，於對應於記憶體構造110及第1構造140之位置，形成複數個開口op1。開口op1係於Z方向延伸、貫通絕緣層101及犧牲層120A且使基板S之上表面露出之貫通孔。該步驟例如利用RIE(Reactive Ion Etching：RIE(反應性離子蝕刻))等方法來進行。

接著，如圖12所示，於開口op1之底面形成半導體膜113。該步驟例如利用磊晶生長等方法來進行。

接著，如圖13及圖14所示，於半導體膜113之上表面及開口op1之內周面，形成閘極絕緣膜112及非晶矽膜111A。該步驟例如利用CVD等方法來進行。

接著，如圖15所示，將開口op1中對應於第1構造140之開口op1利用遮罩160覆蓋。

接著，如圖16及圖17所示，將閘極絕緣膜112及非晶矽膜111A之覆蓋半導體膜113之上表面之部分去除。該步驟例如利用RIE等方法來進行。然後，將遮罩160去除。

接著，如圖18及圖19所示，於半導體膜113之上表面及非晶矽膜111A之內周面，形成非晶矽膜111A及絕緣膜115。該步驟例如利用CVD等方法來進行。然後，藉由退火處理等將非晶矽膜111A之結晶構造改質，而形成半導體膜111。

接著，如圖20及圖21所示，將絕緣膜115、半導體膜111及閘極絕緣膜112之一部分去除使位於最上層之絕緣層101露出。又，於開口op1之上端附近形成半導體膜114。藉此，形成大致圓柱狀之構造110A、140A。該步驟例如利用RIE及CVD等方法來進行。

接著，如圖22所示，形成開口op2。開口op2係於Z方向及X方向延伸、將絕緣層101及犧牲層120A於Y方向分斷且使基板S之上表面露出之槽。該步驟例如利用RIE等方法來進行。

接著，如圖23所示，經由開口op2將犧牲層120A去除。藉此，形成中空構造，上述中空構造包含配設於Z方向之複數個絕緣層101、及支持該絕緣層101之構造110A、140A。該步驟例如利用濕式蝕刻等方法來進行。

接著，如圖24所示，形成閘極絕緣膜119及導電層120。閘極絕緣膜119之形成例如利用氧化處理等方法來進行。導電層120之形成例如利用CVD等方法來進行。

然後，藉由於開口op2形成氧化矽等絕緣部ST，且形成觸點、配線等，而形成參照圖4~圖8所說明之構成。

[效果]

如上所述，於圖23所示之步驟中，藉由將犧牲層120A去除，而形成包含複數個絕緣層101及構造110A、140A之中空構造。構造140A具有於該狀態下支持絕緣層101之X方向之端部等之作用。

此處，如參照圖2等所說明，對應於構造140A之第1構造140設置於觸點130之附近。因此，於製造步驟時觸點130之位置發生偏移之情形時，有觸點130與第1構造140中之半導體膜111接觸之顧慮。於該情形時，有觸點130經由半導體膜111電性地連接於基板S而無法對導電層120施加電壓之顧慮。

因此，於本實施形態中，於圖15所示之步驟中將對應於第1構造140之開口op1利用遮罩160覆蓋。又，於圖16~圖19所示之步驟時， 於對應於記憶體構造110之開口op1形成與半導體膜113電性地連接之半導體膜111，於對應於第1構造140之開口op1形成與半導體膜113電性絕緣之半導體膜111。因此，即使觸點130與第1構造140中之半導體膜111接觸，亦能將觸點130與基板S電性絕緣。

此處，如上所述，圖22所示之步驟例如利用RIE等方法來進行。於該情形時，例如對圖21所示之構造發射用於加工之離子。該離子蓄積於未圖示之遮罩等。此處，由於對應於記憶體構造110之半導體膜111a與基板S電性地連接，故而電子向消除上述離子對電荷之影響之方向移動。另一方面，由於對應於第1構造140之半導體膜111b與基板S電性絕緣，故而不產生此種電子之移動。藉此，於構造110A、140A之間產生電荷之偏倚。於此種電荷之偏倚達到特定以上之大小之情形時，有因設置有構造110A之區域R1與設置有構造140A之區域R2之間之引力導致製造步驟中之構造產生應變之顧慮。

因此，於本實施形態中，如參照圖8所說明，於區域R1之X方向之端部，以像越靠近區域R2則記憶體構造110之數量逐漸減少這樣之圖案，配置有記憶體構造110。根據此種構成，能夠緩和區域R1之X方向之端部與區域R2之X方向之端部之間所產生之引力影響，從而抑制如上所述之製造步驟中之構造之應變。藉此，能夠削減製造成本，低價地提供半導體記憶裝置。

[其他實施形態]

於圖8之示例中，直線L3通過最接近區域R2之記憶體構造110d之中心位置。然而，直線L3亦可通過記憶體構造110e之中心位置，還可通過其他記憶體構造110e之中心位置。

又，於圖8之示例中，直線L1、L2、L3係與於X方向上並排之複數個記憶體構造110對應地並排於X方向。然而，直線L1、L2、L3只要於X方向以等間隔並排即可。例如，如圖25所例示，亦可每隔一個地選擇於X方向上並排之複數個記憶體構造110，以通過該等記憶體構造110之中心位置之方式選擇直線L1、L2、L3。於此種情形時，例如，亦可為直線L3通過記憶體構造110d(圖8)之中心位置，直線L2通過記憶體構造110f(圖8)之中心位置。又，直線L1、L2、L3例如亦可對應於於X方向上並排之複數個記憶體構造110之一半間距。於此種情形時，例如，如圖26所例示，亦可為直線L3通過記憶體構造110d(圖8)之中心位置，直線L1通過記憶體構造110e(圖8)之中心位置，直線L2設置於其等之間。

又，於圖8之示例中，著眼於1個塊構造BS來判斷直線L1、L2、L3上之記憶體構造110之數量。然而，例如，亦可基於一個子塊SB等其他單位來判斷直線L1、L2、L3上之記憶體構造110之數量。

又，於上述示例中，記憶體構造110c(圖5、圖7)具有與記憶體構造110a、110b(圖5、圖6)相同之形狀及大小。然而，記憶體構造110c亦可具有與記憶體構造110a、110b(圖5、圖6)不同之形狀及大小中之至少一者。

[其他]

對本發明之若干個實施形態進行了說明，但該等實施形態係作為示例而提出者，並非意圖限定發明之範圍。該等新穎之實施形態能以其他各種形態實施，且可於不脫離發明主旨之範圍內，進行各種省略、置換、變更。該等實施形態或其等之變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。

[相關申請案]

本申請案享有以日本專利申請案2018-161974號(申請日：2018年8月30日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。

BS‧‧‧塊構造

MA‧‧‧記憶胞陣列

MB‧‧‧記憶體塊

PC‧‧‧周邊電路

R1‧‧‧區域

R2‧‧‧區域

S‧‧‧基板

SB‧‧‧子塊

Claims (11)

1. 一種半導體記憶裝置，其具備： 基板； 複數個第1半導體膜，其等在與上述基板之表面交叉之第1方向延伸，且排列於與上述第1方向交叉之第2方向、以及與上述第1方向及上述第2方向交叉之第3方向； 導電層，其於上述第2方向延伸，且於與上述第1方向交叉之剖面中，覆蓋上述複數個第1半導體膜之外周面；以及 觸點，其連接於上述導電層之上述第2方向之端部； 若將上述剖面中於上述第2方向等間隔地配設且與上述第2方向垂直之直線設為第1至第3直線，則 於上述第1直線上設置有第1數量之上述第1半導體膜， 上述第2直線較上述第1直線更接近上述觸點，且於上述第2直線上設置較上述第1數量更少之第2數量之上述第1半導體膜， 上述第3直線較上述第2直線更接近上述觸點，且於上述第3直線上設置較上述第2數量更少之第3數量之上述第1半導體膜。
2. 如請求項1之半導體記憶裝置，其進而具備： 電性連接於上述第1半導體膜之上述基板側之端部之配線層。
3. 如請求項2之半導體記憶裝置，其中 上述配線層為上述基板之表面之一部分。
4. 如請求項1之半導體記憶裝置，其進而具備： 第2半導體膜，其設置於上述導電層之上述第2方向之端部且於上述第1方向延伸， 上述導電層於上述剖面中覆蓋上述第2半導體膜之外周面。
5. 如請求項4之半導體記憶裝置，其進而具備： 較上述導電層更接近上述基板之配線層， 上述第1半導體膜電性連接於上述配線層， 上述第2半導體膜與上述配線層電性絕緣。
6. 如請求項5之半導體記憶裝置，其進而具備： 第1絕緣膜，其設置於上述第1半導體膜及上述導電層之間；以及 第2絕緣膜，其設置於上述第2半導體膜及上述導電層之間；且 上述第2絕緣膜覆蓋上述第2半導體膜之上述基板側之端部。
7. 如請求項5之半導體記憶裝置，其中 上述配線層為上述基板之表面之一部分。
8. 如請求項1之半導體記憶裝置，其具備： 較上述複數個第1半導體膜更遠離上述基板之複數條配線， 上述複數個第1半導體膜包含： 電性連接於上述配線之上述第1半導體膜、以及 與上述配線電性絕緣之上述第1半導體膜。
9. 如請求項8之半導體記憶裝置，其中 若將電性連接於上述配線之上述第1半導體膜設為第3半導體膜， 將與上述配線電性絕緣之上述第1半導體膜設為第4半導體膜，則 於上述第2方向上，上述第4半導體膜較上述第3半導體膜更接近上述觸點。
10. 如請求項8之半導體記憶裝置，其中 設置於上述第1至第3直線上之複數個上述第1半導體膜與上述配線電性絕緣。
11. 如請求項1之半導體記憶裝置，其中 於上述第3直線上，設置上述複數個第1半導體膜中最接近上述觸點之上述第1半導體膜。

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