CN110875325A - 半导体存储装置 - Google Patents

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Abstract

实施方式的半导体存储装置具备：衬底；多个第1半导体膜，在与衬底的表面交叉的第1方向延伸，且在与第1方向交叉的第2方向、以及与第1方向及第2方向交叉的第3方向上排列；导电层，在第2方向延伸，在与第1方向交叉的截面中，覆盖多个第1半导体膜的外周面；以及触点，连接于导电层的第2方向的端部。此处，如果将所述截面中在第2方向等间隔地配设且与第2方向垂直的直线设为第1～第3直线，那么在第1直线上设置着第1数量的第1半导体膜，第2直线比第1直线更接近触点，在第2直线上设置着比第1数量少的第2数量的第1半导体膜，第3直线比第2直线更接近触点，在第3直线上设置着比第2数量少的第3数量的第1半导体膜。

Description

半导体存储装置
[相关申请案]
本申请案享有以日本专利申请案2018-161974号(申请日：2018年8月30日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
以下所记载的实施方式涉及一种半导体存储装置。
背景技术
已知一种半导体存储装置，该半导体存储装置具备：衬底；多个半导体膜，在与衬底的表面交叉的第1方向延伸，且在与第1方向交叉的第2方向、以及与第1方向及第2方向交叉的第3方向上排列；以及导电层，在第2方向延伸，且在与第1方向交叉的截面中，覆盖多个半导体膜的外周面。
发明内容
实施方式提供一种能够低价地制造的半导体存储装置。
一实施方式的半导体存储装置具备：衬底；多个第1半导体膜，在与衬底的表面交叉的第1方向延伸，且在与第1方向交叉的第2方向、以及与第1方向及第2方向交叉的第3方向上排列；导电层，在第2方向延伸，在与第1方向交叉的截面中，覆盖多个第1半导体膜的外周面；以及触点，连接于导电层的第2方向的端部。此处，如果将所述截面中在第2方向等间隔地配设且与第2方向垂直的直线设为第1～第3直线，那么在第1直线上设置着第1数量的第1半导体膜，第2直线比第1直线更接近触点，在第2直线上设置着比第1数量少的第2数量的第1半导体膜，第3直线比第2直线更接近触点，在第3直线上设置着比第2数量少的第3数量的第1半导体膜。
附图说明
图1是表示第1实施方式的半导体存储装置的示意性构成的等效电路图。
图2是该半导体存储装置的示意性立体图。
图3是图2的以A表示的部分的示意性放大图。
图4是该半导体存储装置的示意性俯视图。
图5是图4的以A表示的部分的示意性放大图。
图6是将图5的构造以A-A'线切断所得的示意性剖视图。
图7是将图5的构造以B-B'线切断所得的示意性剖视图。
图8是该半导体存储装置的示意性俯视图。
图9是表示该半导体存储装置的制造方法的示意性剖视图。
图10是表示该制造方法的示意性剖视图。
图11是表示该制造方法的示意性剖视图。
图12是表示该制造方法的示意性剖视图。
图13是表示该制造方法的示意性剖视图。
图14是表示该制造方法的示意性剖视图。
图15是表示该制造方法的示意性剖视图。
图16是表示该制造方法的示意性剖视图。
图17是表示该制造方法的示意性剖视图。
图18是表示该制造方法的示意性剖视图。
图19是表示该制造方法的示意性剖视图。
图20是表示该制造方法的示意性剖视图。
图21是表示该制造方法的示意性剖视图。
图22是表示该制造方法的示意性剖视图。
图23是表示该制造方法的示意性剖视图。
图24是表示该制造方法的示意性剖视图。
图25是变化例的半导体存储装置的示意性俯视图。
图26是变化例的半导体存储装置的示意性俯视图。
具体实施方式
接下来，参照附图对实施方式的半导体存储装置详细地进行说明。此外，以下的实施方式只不过是一例，并非以限定本发明的意图表示。
另外，在本说明书中，将与衬底的表面交叉的方向称为第1方向，将与第1方向交叉的方向称为第2方向，将与第1方向及第2方向交叉的方向称为第3方向。另外，将相对于衬底的表面平行的指定方向称为X方向，将相对于衬底的表面平行且与X方向垂直的方向称为Y方向，将相对于衬底的表面垂直的方向称为Z方向。此外，在以下的说明中，对X方向、Y方向及Z方向分别对应于第3方向、第2方向及第1方向的情况进行例示。但是，第1方向、第2方向及第3方向并不限定于Z方向、Y方向及X方向。
另外，在本说明书中，“上”或“下”等的表达是以衬底为基准。例如，将沿着所述第1方向远离衬底的朝向称为上，将沿着第1方向靠近衬底的朝向称为下。另外，在关于某构成言及下表面或下端的情况下，意指该构成的衬底侧的面或端部，在言及上表面或上端的情况下，意指该构成的与衬底相反侧的面或端部。另外，将与第2方向或第3方向交叉的面称为侧面。
另外，在本说明书中，在言及第1构成“电连接于”第2构成的情况下，第1构成既可直接连接于第2构成，第1构成也可经由配线、半导体部件或晶体管等而连接于第2构成。例如，在将3个晶体管串联连接的情况下，即便第2个晶体管为断开(OFF)状态，第1个晶体管也『电连接于』第3个晶体管。
另外，在本说明书中，在言及第1构成与第2构成“电绝缘”的情况下，例如，意指在第1构成与第2构成之间设置着绝缘膜等，而未设置将第1构成与第2构成连接的触点或配线等的状态。
[第1实施方式]
[构成]
图1是表示第1实施方式的半导体存储装置的示意性构成的等效电路图。为了方便说明，在图1中将一部分构成省略。
本实施方式的半导体存储装置具备存储单元阵列MA、及对存储单元阵列MA进行控制的周边电路PC。
存储单元阵列MA具备多个存储块MB。这些多个存储块MB分别具备多个子块SB。这些多个子块SB分别具备多个存储器组件MU。这些多个存储器组件MU的一端分别经由位线BL连接于周边电路PC。另外，这些多个存储器组件MU的另一端分别经由共通的下部配线SC及源极线SL连接于周边电路PC。
存储器组件MU具备串联连接于位线BL及下部配线SC之间的漏极选择晶体管STD、存储器串MS、及源极选择晶体管STS。以下，有时将漏极选择晶体管STD及源极选择晶体管STS仅称为选择晶体管(STD、STS)。
存储器串MS具备串联连接的多个存储单元MC。存储单元MC是具备半导体膜、栅极绝缘膜、及栅极电极的场效应型晶体管。半导体膜作为通道区域发挥功能。栅极绝缘膜具备能够存储数据的存储器部。该存储器部例如为氮化硅膜(SiN)或浮动栅极等电荷蓄积膜。在该情况下，存储单元MC的阈值电压根据电荷蓄积膜中的电荷量而变化。栅极电极连接于字线WL。字线WL与属于1个存储器串MS的多个存储单元MC对应地设置，且共通地连接于1个存储块MB中的所有存储器串MS。
选择晶体管(STD、STS)是具备半导体膜、栅极绝缘膜、及栅极电极的场效应型晶体管。半导体膜作为通道区域发挥功能。漏极选择晶体管STD的栅极电极连接于漏极选择线SGD。漏极选择线SGD与子块SB对应地设置，共通地连接于1个子块SB中的所有漏极选择晶体管STD。源极选择晶体管STS的栅极电极连接于源极选择线SGS。源极选择线SGS共通地连接于1个存储块MB中的所有源极选择晶体管STS。
周边电路PC例如产生读出动作、写入动作、删除动作所需的电压，并施加至位线BL、源极线SL、字线WL、及选择栅极线(SGD、SGS)。周边电路PC例如包含设置在与存储单元阵列MA同一芯片上的多个晶体管及配线。
图2是本实施方式的半导体存储装置的示意性立体图。为了方便说明，在图2中将一部分构成省略。
如图2所示，本实施方式的半导体存储装置具备衬底S、及设置在衬底S的上方的存储单元阵列MA。
衬底S例如为包含单晶硅(Si)等的半导体衬底。衬底S例如具备双重阱构造，所述双重阱构造是在半导体衬底的表面具有磷(P)等N型杂质层，进而在该N型杂质层中具有硼(B)等P型杂质层。另外，在本实施方式中，衬底S的表面是作为下部配线SC发挥功能的配线层。但是，也可在衬底S的上方另外设置配线层。
存储单元阵列MA具备：多个存储器构造110，在Z方向延伸；多个导电层120，在XY截面中覆盖这些多个存储器构造的外周面；触点130，连接于这些多个导电层120；第1构造140，配置在触点130的附近；及多条配线150，连接于存储器构造110的上端。
存储器构造110在X方向及Y方向以指定图案配设。这些存储器构造110基本上作为存储器组件MU发挥功能。但是，详细来说如参照图5在下文所述那样，一部分存储器构造110(图5的110b等)不作为存储器组件MU发挥功能。也就是说，在本说明书中，不仅作为存储器组件MU发挥功能的构造(图5的110a等)包含在“存储器构造110”中，而且具有与这种构造相同的构成的构造也包含在“存储器构造110”中。
存储器构造110具备：半导体膜111，在Z方向延伸；栅极绝缘膜112，设置在半导体膜111及导电层120之间；半导体膜113，连接于半导体膜111的下端及衬底S的表面；及半导体膜114，连接于半导体膜111的上端。
半导体膜111例如作为1个存储器组件MU(图1)中所包含的多个存储单元MC及漏极选择晶体管STD的通道区域发挥功能。半导体膜111具有大致圆筒状的形状，在中心部分填埋着氧化硅(SiO2)等绝缘膜115。半导体膜111例如为非掺杂的多晶硅(Si)等半导体膜。
栅极绝缘膜112设置在半导体膜111及导电层120的各交叉部。例如像图3所示那样，栅极绝缘膜112具备积层在半导体膜111及导电层120之间的隧道绝缘膜116、电荷蓄积膜117、及阻挡绝缘膜118。隧道绝缘膜116及阻挡绝缘膜118例如为氧化硅(SiO2)等绝缘膜。电荷蓄积膜117例如为氮化硅(SiN)等能够蓄积电荷的膜。
半导体膜113(图2)例如作为源极选择晶体管STS的通道区域发挥功能。在半导体膜113的外周面，设置着栅极绝缘膜119。半导体膜113例如为单晶硅(Si)等半导体膜。栅极绝缘膜119例如为氧化硅等绝缘膜。
半导体膜114例如为包含磷等N型杂质的多晶硅(Si)等半导体膜。
导电层120是介隔氧化硅等绝缘层101在Z方向上排列着多个且在X方向及Y方向延伸的大致板状的导电层。这些导电层120具有以指定图案形成的多个贯通孔，在这些贯通孔的内部分别设置着存储器构造110。另外，在导电层120的X方向的端部，设置着连接于触点130的接触部121。导电层120例如包含氮化钛(TiN)及钨(W)的积层膜等。
一部分导电层120a分别作为字线WL(图1)及连接于该字线WL的多个存储单元MC(图1)的栅极电极发挥功能。
设置在这些导电层120a的上方的导电层120b作为漏极选择线SGD(图1)及连接于该漏极选择线SGD的多个漏极选择晶体管STD(图1)的栅极电极发挥功能。导电层120b与导电层120a相比，Y方向的宽度较小。在Y方向上相邻的导电层120b之间，设置着氧化硅等绝缘部SHE。
设置在这些导电层120a的下方的导电层120c作为源极选择线SGS(图1)及连接于源极选择线SGS的多个源极选择晶体管STS的栅极电极发挥功能。导电层120c介隔栅极绝缘膜119覆盖半导体膜113的外周面。
触点130在Z方向延伸，且连接于多个导电层120的接触部121。触点130例如包含氮化钛(TiN)及钨(W)的积层膜等。
第1构造140例如以包围触点130的方式设置在导电层120的接触部121。第1构造140具备与存储器构造110大致相同的构成。但是，存储器构造110的半导体膜111的下端连接于半导体膜113，相对于此，第1构造140的半导体膜111的下端由栅极绝缘膜119覆盖。由此，半导体膜111与半导体膜113电绝缘。
配线150作为位线BL发挥功能。配线150在X方向上配设着多条，且在Y方向延伸。配线150经由触点151而连接于多个存储器构造110。
接下来，参照图4～图8，对存储单元阵列MA的更具体的构成进行说明。为了方便说明，在图4～图8中将一部分构成省略。
图4是本实施方式的半导体存储装置的示意性俯视图。
如图4所示，在衬底S上，设置着多个存储单元阵列MA、及周边电路PC。图示的示例中，在衬底S上2个存储单元阵列MA并排设置在X方向。存储单元阵列MA具备配设在Y方向的多个存储块MB。另外，这些多个存储块MB具备配设在Y方向的多个块构造BS。另外，这些多个块构造BS具备配设在Y方向的多个子块SB。
在存储单元阵列MA，设置着供设置存储单元MC的区域R1及供设置触点130等的区域R2。
图5是图4的以A表示的部分的放大图，示出了所述区域R1、R2的一部分。图6是将图5的以A-A'线表示的部分切断并沿着箭头的方向观察的示意性剖视图。图7是将图5的以B-B'线表示的部分切断并沿着箭头的方向观察的示意性剖视图。
在区域R1，如图5所示，设置着隔着绝缘部ST在Y方向相邻的多个块构造BS。另外，各块构造BS具备隔着绝缘部SHE在Y方向相邻的2个子块SB。在各块构造BS中，呈锯齿状配设着多个存储器构造110。
这些多个存储器构造110主要电连接于位线BL。这种存储器构造110a作为存储器组件MU(图1)发挥功能。
另外，在图示的示例中，在一部分存储器构造110b设置着绝缘部SHE。如图6所示，在这种存储器构造110b中，在半导体膜111的上端部分、栅极绝缘膜112的上端部分及半导体膜114形成着槽，且在此处设置着绝缘部SHE。这种存储器构造110b不电连接于位线BL，不作为存储器组件MU发挥功能。如图4所示，这种存储器构造110b沿着绝缘部SHE在X方向配设着多个。
另外，在图示的示例中，一部分存储器构造110c设置在区域R2的附近。这种存储器构造110c既可与位线BL电连接，也可与位线BL电绝缘。存储器构造110c既可作为存储器组件MU发挥功能，也可不作为存储器组件MU发挥功能。
在区域R2，设置着导电层120的接触部121。在各接触部121分别设置着触点130。另外，在触点130附近设置着第1构造140。第1构造140既可如图7所示那样具有大于存储器构造110的外径，也可具有相同程度的外径，还可具有小于存储器构造110的外径。另外，在图示的示例中，第1构造140与位线BL电绝缘。
图8是参照图5～图7所说明的构造的XY剖视图，X方向及Y方向的位置对应于图5。另外，Z方向的位置对应于图6及图7的C-C'线。
在图8中，图示出在Y方向延伸的直线L1、L2、L3。直线L1、L2、L3设置在区域R1的X方向的端部，直线L2比直线L1更接近区域R2，直线L3比直线L2更接近区域R2。在图示的示例中，直线L1、L2、L3与在X方向并排的多个存储器构造110对应，且在X方向以等间隔并排。也就是说，直线L3通过多个存储器构造110中最接近区域R2的存储器构造110d的中心位置。直线L2通过与该存储器构造110d在X方向上邻接的存储器构造110e的中心位置。直线L3通过与该存储器构造110e在X方向上邻接的存储器构造110f的中心位置。
此处，在着眼于1个块构造BS的情况下，在直线L1上设置着5个存储器构造110，在直线L2上设置着4个存储器构造110，在直线L3上设置着2个存储器构造110。也就是说，在本实施方式中，在区域R1的X方向的端部，越靠近区域R2则存储器构造110的数量逐渐减少。
[制造方法]
接下来，参照图9～图24，对本实施方式的半导体存储装置的制造方法进行说明。此外，图9、10、12、13、16、18、20、22～24表示对应于图5中的A-A'线的截面，图11、14、15、17、19、21表示对应于图5中的B-B'线的截面。
如图9所示，该制造方法中，在衬底S上，形成多个牺牲层120A及绝缘层101。牺牲层120A例如包含氮化硅(SiN)等。该步骤例如利用CVD(Chemical Vapor Deposition，化学气相沉积)等方法来进行。
接着，如图10及图11所示，在对应于存储器构造110及第1构造140的位置，形成多个开口op1。开口op1是在Z方向延伸、贯通绝缘层101及牺牲层120A、使衬底S的上表面露出的贯通孔。该步骤例如利用RIE(Reactive Ion Etching：RIE(反应性离子蚀刻))等方法来进行。
接着，如图12所示，在开口op1的底面形成半导体膜113。该步骤例如利用外延生长等方法来进行。
接着，如图13及图14所示，在半导体膜113的上表面及开口op1的内周面，形成栅极绝缘膜112及非晶硅膜111A。该步骤例如利用CVD等方法来进行。
接着，如图15所示，将开口op1中对应于第1构造140的开口op1利用掩模160覆盖。
接着，如图16及图17所示，将栅极绝缘膜112及非晶硅膜111A的覆盖半导体膜113的上表面的部分去除。该步骤例如利用RIE等方法来进行。然后，将掩模160去除。
接着，如图18及图19所示，在半导体膜113的上表面及非晶硅膜111A的内周面，形成非晶硅膜111A及绝缘膜115。该步骤例如利用CVD等方法来进行。然后，通过退火处理等将非晶硅膜111A的结晶构造改质，而形成半导体膜111。
接着，如图20及图21所示，将绝缘膜115、半导体膜111及栅极绝缘膜112的一部分去除使位于最上层的绝缘层101露出。另外，在开口op1的上端附近形成半导体膜114。由此，形成大致圆柱状的构造110A、140A。该步骤例如利用RIE及CVD等方法来进行。
接着，如图22所示，形成开口op2。开口op2是在Z方向及X方向延伸、将绝缘层101及牺牲层120A在Y方向分断且使衬底S的上表面露出的槽。该步骤例如利用RIE等方法来进行。
接着，如图23所示，经由开口op2将牺牲层120A去除。由此，形成中空构造，所述中空构造包含配设在Z方向的多个绝缘层101、及支撑该绝缘层101的构造110A、140A。该步骤例如利用湿式蚀刻等方法来进行。
接着，如图24所示，形成栅极绝缘膜119及导电层120。栅极绝缘膜119的形成例如利用氧化处理等方法来进行。导电层120的形成例如利用CVD等方法来进行。
然后，通过在开口op2形成氧化硅等绝缘部ST，且形成触点、配线等，而形成参照图4～图8所说明的构成。
[效果]
如上所述，在图23所示的步骤中，通过将牺牲层120A去除，而形成包含多个绝缘层101及构造110A、140A的中空构造。构造140A具有在该状态下支撑绝缘层101的X方向的端部等的作用。
此处，如参照图2等所说明那样，对应于构造140A的第1构造140设置在触点130的附近。因此，在制造步骤时触点130的位置发生偏移的情况下，有触点130与第1构造140中的半导体膜111接触的顾虑。在该情况下，有触点130经由半导体膜111电连接于衬底S而无法对导电层120施加电压的顾虑。
因此，在本实施方式中，在图15所示的步骤中将对应于第1构造140的开口op1利用掩模160覆盖。另外，在图16～图19所示的步骤时，在对应于存储器构造110的开口op1形成与半导体膜113电连接的半导体膜111，在对应于第1构造140的开口op1形成与半导体膜113电绝缘的半导体膜111。因此，即使触点130与第1构造140中的半导体膜111接触，也能将触点130与衬底S电绝缘。
此处，如上所述，图22所示的步骤例如利用RIE等方法来进行。在该情况下，例如对图21所示的构造发射用于加工的离子。该离子蓄积在未图示的掩模等。此处，由于对应于存储器构造110的半导体膜111a与衬底S电连接，所以电子向消除所述离子对电荷的影响的方向移动。另一方面，由于对应于第1构造140的半导体膜111b与衬底S电绝缘，所以不产生这种电子的移动。由此，在构造110A、140A之间产生电荷的偏倚。在这种电荷的偏倚达到指定以上的大小的情况下，有因设置着构造110A的区域R1与设置着构造140A的区域R2之间的引力导致制造步骤中的构造产生应变的顾虑。
因此，在本实施方式中，如参照图8所说明那样，在区域R1的X方向的端部，以像越靠近区域R2则存储器构造110的数量逐渐减少这样的图案，配置着存储器构造110。根据这种构成，能够缓和区域R1的X方向的端部与区域R2的X方向的端部之间所产生的引力影响，从而抑制如上所述的制造步骤中的构造的应变。由此，能够削减制造成本，低价地提供半导体存储装置。
[其它实施方式]
在图8的示例中，直线L3通过最接近区域R2的存储器构造110d的中心位置。然而，直线L3也可通过存储器构造110e的中心位置，还可通过其它存储器构造110e的中心位置。
另外，在图8的示例中，直线L1、L2、L3是与在X方向上并排的多个存储器构造110对应地并排在X方向。然而，直线L1、L2、L3只要在X方向以等间隔并排即可。例如，如图25所例示那样，也可每隔一个地选择在X方向上并排的多个存储器构造110，以通过这些存储器构造110的中心位置的方式选择直线L1、L2、L3。在这种情况下，例如，也可为直线L3通过存储器构造110d(图8)的中心位置，直线L2通过存储器构造110f(图8)的中心位置。另外，直线L1、L2、L3例如也可对应于在X方向上并排的多个存储器构造110的一半间距。在这种情况下，例如，如图26所例示那样，也可为直线L3通过存储器构造110d(图8)的中心位置，直线L1通过存储器构造110e(图8)的中心位置，直线L2设置在它们之间。
另外，在图8的示例中，着眼于1个块构造BS来判断直线L1、L2、L3上的存储器构造110的数量。然而，例如，也可基于一个子块SB等其它单位来判断直线L1、L2、L3上的存储器构造110的数量。
另外，在所述示例中，存储器构造110c(图5、图7)具有与存储器构造110a、110b(图5、图6)相同的形状及大小。然而，存储器构造110c也可具有与存储器构造110a、110b(图5、图6)不同的形状及大小中的至少一者。
[其它]
对本发明的若干个实施方式进行了说明，但这些实施方式是作为示例而提出的，并非意图限定发明的范围。这些新颖的实施方式能以其它各种方式实施，且能够在不脱离发明主旨的范围内，进行各种省略、置换、变更。这些实施方式或它们的变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。

Claims (11)

1.一种半导体存储装置，具备：
衬底；
多个第1半导体膜，在与所述衬底的表面交叉的第1方向延伸，且在与所述第1方向交叉的第2方向、以及与所述第1方向及所述第2方向交叉的第3方向上排列；
导电层，在所述第2方向延伸，在与所述第1方向交叉的截面中，覆盖所述多个第1半导体膜的外周面；以及
触点，连接于所述导电层的所述第2方向的端部；
如果将所述截面中在所述第2方向等间隔地配设且与所述第2方向垂直的直线设为第1～第3直线，那么
在所述第1直线上设置着第1数量的所述第1半导体膜，
所述第2直线比所述第1直线更接近所述触点，在所述第2直线上设置着比所述第1数量少的第2数量的所述第1半导体膜，
所述第3直线比所述第2直线更接近所述触点，在所述第3直线上设置着比所述第2数量少的第3数量的所述第1半导体膜。
2.根据权利要求1所述的半导体存储装置，其
还具备电连接于所述第1半导体膜的所述衬底侧的端部的配线层。
3.根据权利要求2所述的半导体存储装置，其中
所述配线层为所述衬底的表面的一部分。
4.根据权利要求1所述的半导体存储装置，其
还具备第2半导体膜，所述第2半导体膜设置在所述导电层的所述第2方向的端部且在所述第1方向延伸，
所述导电层在所述截面中覆盖所述第2半导体膜的外周面。
5.根据权利要求4所述的半导体存储装置，其
还具备比所述导电层更接近所述衬底的配线层，
所述第1半导体膜电连接于所述配线层，
所述第2半导体膜与所述配线层电绝缘。
6.根据权利要求5所述的半导体存储装置，其还具备：
第1绝缘膜，设置在所述第1半导体膜及所述导电层之间；以及
第2绝缘膜，设置在所述第2半导体膜及所述导电层之间；且
所述第2绝缘膜覆盖所述第2半导体膜的所述衬底侧的端部。
7.根据权利要求5所述的半导体存储装置，其中
所述配线层为所述衬底的表面的一部分。
8.根据权利要求1所述的半导体存储装置，其
具备比所述多个第1半导体膜更远离所述衬底的多条配线，
所述多个第1半导体膜包含：
电连接于所述配线的所述第1半导体膜、以及
与所述配线电绝缘的所述第1半导体膜。
9.根据权利要求8所述的半导体存储装置，其中
如果将电连接于所述配线的所述第1半导体膜设为第3半导体膜，
将与所述配线电绝缘的所述第1半导体膜设为第4半导体膜，那么
在所述第2方向上，所述第4半导体膜比所述第3半导体膜更接近所述触点。
10.根据权利要求8所述的半导体存储装置，其中
设置在所述第1～第3直线上的多个所述第1半导体膜与所述配线电绝缘。
11.根据权利要求1所述的半导体存储装置，其中
在所述第3直线上，设置着所述多个第1半导体膜中最接近所述触点的所述第1半导体膜。
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