CN115117084A - 半导体存储装置 - Google Patents

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Kioxia Corp
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Abstract

一种能够提高可靠性的半导体存储装置，包括：第1半导体(32)，在与基板(30)平行的第1方向(X方向)上延伸；第1导电体(41)，在与基板垂直的第2方向(Z方向)上延伸；第1电荷积蓄层(44)，以将第1导电体的外周包围的方式设置；第1绝缘体(42)，在第1导电体与第1电荷积蓄层之间以将第1导电体包围的方式设置；第2绝缘体(45)，在第1电荷积蓄层与第1半导体之间以将第1电荷积蓄层包围的方式设置；以及第1存储单元(MC)。第2绝缘体的外周的一部分与第1半导体相接。第1存储单元包括第1导电体、第1半导体、设在第1导电体与第1半导体之间的第1电荷积蓄层的一部分、第1绝缘体的一部分及第2绝缘体的一部分。

Description

半导体存储装置
关联申请
本申请以日本专利申请2021－048655号(申请日：2021年3月23日)为基础申请主张优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体存储装置。
背景技术
作为半导体存储装置，已知有NAND型闪存。
发明内容
本发明要解决的技术问题是提供一种能够提高可靠性的半导体存储装置。
有关实施方式的半导体存储装置包括：第1半导体，在与基板平行的第1方向上延伸；第1导电体，在与基板垂直的第2方向上延伸；第1电荷积蓄层，以包围第1导电体的外周的方式设置；第1绝缘体，在第1导电体与第1电荷积蓄层之间以包围第1导电体的方式设置；第2绝缘体，在第1电荷积蓄层与第1半导体之间以包围第1电荷积蓄层的方式设置；以及第1存储单元。第2绝缘体的外周的一部分与第1半导体相接。第1存储单元包括第1导电体、第1半导体、设在第1导电体与第1半导体之间的第1电荷积蓄层的一部分、第1绝缘体的一部分及第2绝缘体的一部分。
附图说明
图1是有关实施方式的半导体存储装置的框图。
图2是有关实施方式的半导体存储装置具备的存储单元阵列的电路图。
图3是有关实施方式的半导体存储装置具备的存储单元阵列的立体图。
图4是有关实施方式的半导体存储装置具备的存储单元阵列中的最上层的半导体32的俯视图。
图5是有关实施方式的半导体存储装置具备的存储单元阵列中的最上层的绝缘体33的俯视图。
图6是沿着图4及图5的A1－A2线的剖视图。
图7是沿着图4及图5的B1－B2线的剖视图。
图8是沿着图4及图5的C1－C2线的剖视图。
图9是表示有关实施方式的半导体存储装置具备的存储单元阵列的制造工序的俯视图。
图10是沿着图9的A1－A2线的剖视图。
图11是表示有关实施方式的半导体存储装置具备的存储单元阵列的制造工序的俯视图。
图12是沿着图11的A1－A2线的剖视图。
图13是表示有关实施方式的半导体存储装置具备的存储单元阵列的制造工序的俯视图。
图14是沿着图13的A1－A2线的剖视图。
图15是沿着图13的C1－C2线的剖视图。
图16是表示有关实施方式的半导体存储装置具备的存储单元阵列的制造工序的俯视图。
图17是沿着图16的A1－A2线的剖视图。
图18是沿着图16的C1－C2线的剖视图。
图19是沿着图17及图18的D1－D2线的俯视图。
图20是表示有关实施方式的半导体存储装置具备的存储单元阵列的制造工序的俯视图。
图21是沿着图20的C1－C2线的剖视图。
图22是沿着图21的D1－D2线的俯视图。
图23是表示有关实施方式的半导体存储装置具备的存储单元阵列的制造工序的俯视图。
图24是沿着图23的C1－C2线的剖视图。
图25是沿着图24的D1－D2线的俯视图。
图26是表示有关实施方式的半导体存储装置具备的存储单元阵列的制造工序的俯视图。
图27是沿着图26的C1－C2线的剖视图。
图28是表示有关实施方式的半导体存储装置具备的存储单元阵列的制造工序的俯视图。
图29是沿着图28的A1－A2线的剖视图。
图30是沿着图29的D1－D2线的俯视图。
图31是表示有关实施方式的半导体存储装置具备的存储单元阵列的制造工序的俯视图。
图32是沿着图31的A1－A2线的剖视图。
图33是沿着图32的D1－D2线的俯视图。
图34是表示有关实施方式的半导体存储装置具备的存储单元阵列的制造工序的俯视图。
图35是沿着图34的A1－A2线的剖视图。
图36是沿着图35的D1－D2线的俯视图。
图37是表示有关实施方式的半导体存储装置具备的存储单元阵列的制造工序的俯视图。
图38是沿着图37的A1－A2线的剖视图。
图39是沿着图38的D1－D2线的俯视图。
图40是表示有关实施方式的半导体存储装置具备的存储单元阵列的制造工序的俯视图。
图41是沿着图40的A1－A2线的剖视图。
图42是沿着图41的D1－D2线的俯视图。
图43是表示有关实施方式的半导体存储装置具备的存储单元阵列的制造工序的俯视图。
图44是沿着图43的A1－A2线的剖视图。
图45是沿着图44的D1－D2线的俯视图。
图46是表示有关实施方式的半导体存储装置具备的存储单元阵列的制造工序的俯视图。
图47是沿着图46的A1－A2线的剖视图。
图48是沿着图47的D1－D2线的俯视图。
图49是表示有关实施方式的半导体存储装置具备的存储单元阵列的制造工序的俯视图。
图50是沿着图49的A1－A2线的剖视图。
图51是沿着图50的D1－D2线的俯视图。
图52是表示有关实施方式的半导体存储装置具备的存储单元阵列中的存储单元晶体管的俯视图。
具体实施方式
以下，参照附图对实施方式进行说明。另外，在以下的说明中，对于具有大致相同的功能及结构的构成要素赋予相同的附图标记，仅在需要的情况下进行重复说明。此外，以下所示的各实施方式是例示用来将该实施方式的技术思想具体化的装置及方法的，实施方式的技术思想并不将构成部件的材质、形状、构造、配置等特定于下述的方式。实施方式的技术思想在权利要求的范围内能够加以各种变更。
对有关实施方式的半导体存储装置进行说明。以下，作为半导体存储装置，举出将存储单元晶体管在半导体基板上方三维地层叠而成的三维层叠型NAND型闪存作为例子来进行说明。
1结构
1.1半导体存储装置的整体结构
首先，参照图1对半导体存储装置的整体结构的一例进行说明。图1是表示半导体存储装置的基本的整体结构的框图的一例。
如图1所示，半导体存储装置1包括存储器核(memory core)部10和周边电路部20。
存储器核部10包括存储单元阵列11、行解码器12及读出放大器13。
存储单元阵列11具备包括与行及列建立了对应的多个非易失性的存储单元晶体管(以下也表述为“存储单元”)在内的多个块BLK(在图1的例子中是BLK0～BLK3)。各个块BLK包括多个串单元SU。在图1的例子中，块BLK包括5个串单元SU0～SU4。并且，各个串单元SU包括多个NAND串NS。另外，存储单元阵列11内的块BLK的个数及块BLK内的串单元SU的个数是任意的。关于存储单元阵列11的详细情况在后面叙述。
行解码器12将从未图示的外部控制器接收到的行地址解码。并且，行解码器12基于解码结果选择存储单元阵列11的行方向。更具体地讲，行解码器12对用来选择行方向的各种布线(字线及选择栅极线)施加电压。
读出放大器13在数据的读出时，从某个块BLK的存储单元晶体管将数据读出。此外，读出放大器13在数据的写入时，向存储单元阵列11施加与写入数据对应的电压。
周边电路部20包括定序器21及电压生成电路22。
定序器21对半导体存储装置1整体的动作进行控制。更具体地讲，定序器21在写入动作、读出动作及删除动作时，对电压生成电路22、行解码器12及读出放大器13等进行控制。
电压生成电路22产生写入动作、读出动作及删除动作所需要的电压，向行解码器12及读出放大器13等供给。
1.2存储单元阵列的电路结构
接着，参照图2对存储单元阵列11的电路结构的一例进行说明。图2是存储单元阵列11的电路图。另外，图2的例子表示串单元SU0～SU2的电路图。在本实施方式中，串单元SU内的多个NAND串NS被层叠在半导体基板上方。图2的例子将串单元SU内的层叠的多个NAND串NS的电路结构立体地表示。
如图2所示，NAND串NS分别包括选择晶体管ST1及ST2、以及多个存储单元晶体管MC(在图2的例子中是8个存储单元晶体管MC0～MC7)。
存储单元晶体管MC具备控制栅极和电荷积蓄层，将数据非易失性地保持。另外，存储单元晶体管MC既可以是在电荷积蓄层中使用了绝缘体的MONOS(Metal－Oxide－Nitride－Oxide－Silicon)型，也可以是在电荷积蓄层中使用了导电体的FG(FloatingGate)型。以下，对存储单元晶体管MC是FG型的情况进行说明。此外，1个NAND串NS中包含的存储单元晶体管MC的个数也可以是16个、32个、48个、64个、96个、128个等，其数量没有被限定。
NAND串NS中包含的存储单元晶体管MC0～MC7其电流路径被串联连接。存储单元晶体管MC0的漏极与选择晶体管ST1的源极连接。存储单元晶体管MC7的源极与选择晶体管ST2的漏极连接。另外，NAND串NS中包含的选择晶体管ST1及ST2的个数是任意的，只要分别为1个以上即可。
各串单元SU内的层叠的多个存储单元晶体管MC的栅极共通地连接到1个字线WL。更具体地讲，例如在串单元SU0～SU2内层叠的多个存储单元晶体管MC0的栅极共通地连接到字线WL0。同样，在串单元SU0～SU2内层叠的多个存储单元晶体管MC1～MC7的栅极分别连接于字线WL1～WL7。
在各串单元SU中，层叠的多个选择晶体管ST1的栅极共通地连接到1个选择栅极线SGD。例如，串单元SU0内的选择晶体管ST1分别与选择栅极线SGD0连接。串单元SU1内的选择晶体管ST1分别与选择栅极线SGD1连接。串单元SU2内的选择晶体管ST1分别与选择栅极线SGD2连接。
串单元SU内的多个选择晶体管ST1的漏极分别与不同的位线BL连接。并且，设在各串单元SU的同一层中的选择晶体管ST1的漏极共通地连接到1个位线BL。更具体地讲，例如与配置在各串单元SU的最下层的NAND串NS对应的选择晶体管ST1的漏极被连接于位线BL0。与配置在各串单元SU的第n层(n为1以上的整数)中的NAND串NS对应的选择晶体管ST1的漏极被连接于位线BLn。
在各串单元SU中，层叠的多个选择晶体管ST2的栅极共通地连接于1个选择栅极线SGS。例如，串单元SU0内的选择晶体管ST2分别与选择栅极线SGS0连接。串单元SU1内的选择晶体管ST2分别与选择栅极线SGS1连接。串单元SU2内的选择晶体管ST2分别与选择栅极线SGS2连接。另外，各串单元SU的多个选择晶体管ST2的栅极也可以共通地连接于1个选择栅极线SGS。
各串单元SU内的多个选择晶体管ST2的源极共通地连接于1个源极线SL。
在写入动作及读出动作时，与串单元SU内的1个字线WL连接的多个存储单元晶体管MC被一起选择。换言之，串单元SU内的层叠的存储单元晶体管MC被一起选择。
1.3存储单元阵列的结构
接着，参照图3对存储单元阵列11的结构的一例进行说明。图3是表示存储单元阵列11的一部分的立体图。另外，在图3的例子中，为了使半导体32的构造变得明确，将与半导体32对应的部分用斜线施以了阴影。在以下的说明中，将与半导体基板大致平行的方向表述为X方向。将与半导体基板大致平行、且与X方向交叉的方向表述为Y方向。进而，将与半导体基板大致垂直的方向表述为Z方向。
如图3所示，在半导体基板30上设有绝缘体31。绝缘体31例如是氧化硅(SiO2)。并且，在绝缘体31上设有存储单元阵列11。存储单元阵列11例如包括多个半导体32、多个绝缘体33～35、多个半导体36及多个电极柱CGP。
多个半导体32在Z方向上离开而层叠。更具体地讲，多个半导体32在层间夹着绝缘体33，被层叠在绝缘体31上。在半导体32中例如使用多晶硅。在绝缘体33中例如使用SiO2。
半导体32包括在Y方向上延伸的ST1连接部分SC、以及一端与ST1连接部分SC连接且在X方向上延伸的多个有源区部分AA。ST1连接部分SC与作为选择晶体管ST1的电流路径发挥功能的半导体36相接。有源区部分AA作为多个存储单元晶体管MC的形成沟道层的有源区发挥功能。1个有源区部分AA与1个NAND串NS对应。在Y方向上相邻的有源区部分AA之间设有绝缘体34。在绝缘体34中例如使用SiO2。
多个半导体36在层间夹着绝缘体33而层叠在绝缘体31上。半导体36设在与半导体32同一层中。半导体36与半导体32的趋向ST1连接部分SC的X方向的一个侧面相接。在半导体36中使用n型半导体。例如，在半导体36中使用掺杂有例如磷等的杂质的多晶硅(n型半导体)。
多个绝缘体35在Y方向上排列而配置。绝缘体35例如具有在Z方向上延伸的圆柱形状。绝缘体35的侧面与层叠的多个半导体36及绝缘体33相接，底面达到绝缘体31内。换言之，在半导体32的同一层中，以将多个绝缘体35的外周包围的方式设有半导体36。
电极柱CGP在Z方向上延伸，底面达到绝缘体31内。电极柱CGP作为在Z方向上层叠的多个存储单元晶体管MC的栅极电极发挥功能。在电极柱CGP的上方设有未图示的字线WL，与电极柱CGP电连接。电极柱CGP的构造的详细情况在后面叙述。
在沿着X方向被交错配置为两列的多个电极柱CGP之间，配置有沿X方向延伸的有源区部分AA。另一方面，在以在Y方向上相面对的方式、沿着X方向被配置为两列的多个电极柱CGP之间，设有绝缘体34。换言之，以在Y方向上相面对的方式、沿着X方向被配置为两列的多个电极柱CGP的组被配置为，夹着有源区部分AA而在Y方向上成为交错配置。在有源区部分AA的同一层中，在电极柱CGP的外周上，设有存储单元晶体管MC的阻挡绝缘膜、电荷积蓄层及隧道绝缘膜。在电极柱CGP与有源区部分AA交叉的位置，设有1个存储单元晶体管MC。沿着X方向交错配置的多个存储单元晶体管MC与1个有源区部分AA连接。即，与1个有源区部分AA连接的多个存储单元晶体管MC对应于1个NAND串NS。
1.4存储单元阵列的俯视结构
接着，参照图4及图5对存储单元阵列11的俯视结构的一例进行说明。图4是最上层的半导体32的俯视图。图5是最上层的绝缘体33的俯视图。
如图4及图5所示，电极柱CGP具有圆柱形状，包括绝缘体40、导电体41及绝缘体42。另外，电极柱CGP的XY平面中的形状并不限定于圆形。例如，电极柱CGP的XY平面中的形状也可以是矩形形状。绝缘体40例如具有圆柱形状。在绝缘体40中例如使用SiO2。另外，绝缘体40也可以弃用。即，导电体41既可以是圆筒形状，也可以是圆柱形状。在YX平面中，设有将绝缘体40包围的圆筒形状的导电体41。导电体41作为存储单元晶体管MC的栅极电极发挥功能。在导电体41中使用导电材料。导电材料例如既可以是金属材料，也可以是添加有杂质的半导体材料。在导电材料中，使用例如包括钨(W)及氮化钛(TiN)的层叠构造。进而，以将导电体41包围的方式设有圆筒形状的绝缘体42。绝缘体42作为存储单元晶体管MC的阻挡绝缘膜发挥功能。在绝缘体42中使用绝缘材料。绝缘材料例如使用铝(Al)、铪(Hf)、Ti、锆(Zr)及镧(La)等的氧化物或氮化物等的高介电常数膜，或者SiO2、氮氧化硅(SiON)等的高耐压膜，或者它们的混合物或层叠膜等。以下，对在绝缘体42中使用SiO2的情况进行说明。
如图4所示，在与半导体32同一层中，以将电极柱CGP的外周包围的方式，依次设有圆筒形状的绝缘体43、电荷积蓄层44及绝缘体45。绝缘体43以将绝缘体42包围的方式设置，与绝缘体42对齐，作为存储单元晶体管MC的阻挡绝缘膜发挥功能。在绝缘体43中例如使用SiO2。电荷积蓄层44以将绝缘体43包围的方式设置。在FG型的存储单元晶体管MC的情况下，在电荷积蓄层44中例如使用多晶硅。绝缘体45以将电荷积蓄层44包围的方式设置，作为存储单元晶体管MC的隧道绝缘膜发挥功能。在绝缘体45中例如使用SiO2。
在沿着X方向被交错配置为两列的多个电极柱CGP之间，设有1个有源区部分AA。有源区部分AA与设在各电极柱CGP外周的绝缘体45的一部分相接。例如，电极柱CGP1和CGP2在X方向上相邻而配置，电极柱CGP3在X方向上配置在电极柱CGP1与CGP2之间，在Y方向上配置在与电极柱CGP1及CGP2不同的位置。并且，在电极柱CGP1与CGP3之间、电极柱CGP2与CGP3之间设有有源区部分AA。例如，在电极柱CGP1及CGP3中，在各自的外周所设置的圆筒形状的电荷积蓄层44之间，在XY平面中存在设有与电极柱CGP1对应的绝缘体45、半导体32(有源区部分AA)以及与电极柱CGP3对应的绝缘体45这3层构造的区域。有源区部分AA例如在多个电极柱CGP之间在X方向上以蜿蜒的方式延伸。换言之，有源区部分AA具有沿着X方向延伸的波型形状。
在绝缘体45的外周中，不与有源区部分AA相接的其他部分与绝缘体34相接。以在X方向上相面对的方式、沿着Y方向排列为两列的多个电极柱CGP之间，设有绝缘体34且没有设置有源区部分AA。例如，电极柱CGP4和电极柱CGP5在X方向上相邻而配置。电极柱CGP1和CGP4在Y方向上相邻而配置，电极柱CGP2和CGP5在Y方向上相邻而配置。并且，在电极柱CGP1、CGP2、CGP4、CGP5相互面对的区域中，设有绝缘体34。绝缘体34的侧面与半导体32相接，与半导体32相接的面弯曲。更具体地讲，例如绝缘体34具有从沿着X方向设置的多个孔RH起以同心圆状扩展的圆形的区域在X方向上多个相连而成的形状。
包括电极柱CGP、与绝缘体45相接的有源区部分AA、以及设在电极柱CGP与有源区部分AA之间的绝缘体43、电荷积蓄层44及绝缘体45的一部分在内的区域，作为存储单元晶体管MC发挥功能。
例如具有圆柱形状的多个绝缘体35例如在Y方向上排列配置为1列。并且，以将多个绝缘体35的外周包围的方式设有半导体36，所述半导体36具有多个圆筒在Y方向上相连而成的形状。半导体36的趋向X方向的一个侧面与半导体32的ST1连接部分SC的侧面相接。
如图5所示，在以在X方向上相面对的方式、沿着Y方向排列为两列的多个电极柱CGP之间，设有沿着X方向被配置为一列的多个孔RH，以使所述多个孔RH与这些电极柱CGP成为交错配置。孔RH内被绝缘体34填埋。在本实施方式中，在存储单元阵列11的制造工序中，采用在将相当于半导体32的部分用牺牲膜形成后、将牺牲膜替换为半导体32及绝缘体34的置换方法。孔RH在置换时使用。关于存储单元阵列11的制造工序在后面叙述。
1.5存储单元阵列的剖面结构
接着，参照图6～图8对存储单元阵列11的剖面结构进行说明。图6是沿着图4及图5的A1－A2线的剖视图。图7是沿着图4及图5的B1－B2线的剖视图。图8是沿着图4及图5的C1－C2线的剖视图。
如图6所示，在半导体基板30上设有绝缘体31。例如，在绝缘体31内，也可以设置有形成在半导体基板30上的晶体管(未图示)及多个布线层(未图示)。
在绝缘体31上的一部分的区域中，在层间夹着绝缘体33而设有例如5层半导体32(有源区部分AA)。换言之，在绝缘体31上，例如交替地配置有5层有源区部分AA和5层绝缘体33。另外，半导体32(有源区部分AA)及绝缘体33的层叠数是任意的。在图6的例子中，半导体32的Y方向的宽度从下层朝向上层变短。更具体地讲，例如在5层半导体32的有源区部分AA中，如果设Y方向上的有源区部分AA的宽度从下层起依次为CW1～CW5，则有CW1>CW2>CW3>CW4>CW5的关系。另外，有源区部分AA的构造并不限定于此。例如，离开而层叠的半导体32的有源区部分AA的Y方向上的宽度也可以相同，也可以从下层朝向上层变长。
在最上层的绝缘体33上，设有绝缘体50及51。在绝缘体50及51中例如使用SiO2。在绝缘体51上，设有绝缘体34。
5层绝缘体33以及绝缘体50及51分别具有在存储单元阵列11的制造工序中在孔RH的加工时形成的开口部分。在5层半导体32的同一层中设有绝缘体34。绝缘体34穿过5层绝缘体33以及绝缘体50及51的开口部分而与绝缘体51上的绝缘体34相连。另外，绝缘体51上的绝缘体34也可以被除去。
设有将绝缘体50、5层绝缘体33以及5层半导体32(及绝缘体34)贯通、且底面到达绝缘体31的电极柱CGP。在电极柱CGP的内部，设有例如大致圆柱形状的绝缘体40、与绝缘体40的侧面及底面相接的导电体41、以及与导电体41的侧面及底面相接的绝缘体42。绝缘体42的底面及其附近与绝缘体31相接。另外，绝缘体40也可以在中心部形成有空隙。在图6的例子中，电极柱CGP具有锥形状。在与半导体32的同一层中，电极柱CGP的侧面以朝向外部突出的方式弯曲。但是，电极柱CGP的形状并不限定于这些。电极柱CGP也可以不是锥形状，侧面也可以不弯曲。
在半导体32的同一层中，在电极柱CGP的外周上，朝向外侧依次设有绝缘体43、电荷积蓄层44及绝缘体45。换言之，在绝缘体42与半导体32之间设有绝缘体43。在半导体32与绝缘体43之间设有电荷积蓄层44。在半导体32与电荷积蓄层44之间设有绝缘体45。例如，如果将5层圆筒形状的电荷积蓄层44的直径从下层起依次设为FR1～FR5，则有FR1<FR2<FR3<FR4<FR5的关系。包括导电体41、半导体32、设在导电体41与半导体32之间的绝缘体42及43的一部分、电荷积蓄层44的一部分以及绝缘体45的一部分在内的区域，作为存储单元晶体管MC发挥功能。
在电极柱CGP上，设有将绝缘体51及绝缘体34贯通的导电体52。导电体52作为与设在上方的未图示的字线WL电连接的接触插头发挥功能。导电体52由导电材料构成。
如图7所示，在X方向上排列而设有孔RH(与孔RH对应的绝缘体33、50及51的开口部分)。在相当于孔RH部分的绝缘体33、50及51的开口部分，设有绝缘体34。换言之，在形成有孔RH的区域中，设有使形成在多层中的绝缘体34在Z方向上连结的绝缘体34的柱。半导体32的趋向ST1连接部分SC的X方向的一个侧面与绝缘体34相接，相面对的另一个侧面与半导体36相接。绝缘体35将5层绝缘体33贯通，底面到达绝缘体31。半导体36在与半导体32的同一层中以将绝缘体35包围的方式设置。绝缘体35的侧面与绝缘体33及半导体36相接。
如图8所示，在Y方向上排列而配置有多个绝缘体35。并且，在与半导体32的同一层中，在绝缘体35之间设有半导体36。
2存储单元阵列的制造方法
接着，使用图9～图51对存储单元阵列11的制造方法进行说明。图9～图51分别表示存储单元阵列11的制造工序。以下，作为半导体32的形成方法，对使用了以牺牲膜形成相当于半导体32的构造后、将牺牲膜除去而替换为半导体32的置换方法的情况进行说明。
如图9及图10所示，在半导体基板30上形成有绝缘体31。在该状态下，在绝缘体31上，交替地层叠与半导体32对应的5层牺牲膜55和5层绝缘体33。牺牲膜55被用于半导体32的置换。牺牲膜55使用能够充分得到与绝缘体33湿式蚀刻的选择比的材料。以下，对在牺牲膜55中使用氮化硅(SiN)的情况进行说明。
接着，一起形成将5层牺牲膜55及5层绝缘体33贯通、且底面到达绝缘体31的多个孔CH、RH及DH。孔CH被用于电极柱CGP的形成。孔RH被用于牺牲膜55的置换。孔DH被用于绝缘体35的形成。另外，孔CH、RH及DH的直径既可以相同，也可以分别不同。此外，孔CH、RH及DH的XY平面中的形状并不限定于圆(正圆)形。各孔也可以是椭圆形状，也可以是矩形形状。此外，孔CH、RH及DH的剖面形状并不限定于锥形状。各孔的剖面形状也可以是侧面沿着Z方向的笔直形状，也可以是弓(bowing)形状。
如图11及图12所示，孔CH、RH及DH被牺牲膜56填埋，将最上层的绝缘体33上的牺牲膜56除去。牺牲膜56被用于在存储单元阵列11的制造工序中将孔CH、RH及DH暂时填埋。例如，在牺牲膜56中使用能够充分得到与绝缘体33及牺牲膜55湿式蚀刻的选择比的材料。牺牲膜56既可以是例如含有碳的材料，也可以是薄膜的SiO2和多晶硅的层叠构造。以下，对牺牲膜56是碳膜的情况进行说明。
如图13～图15所示，在最上层的绝缘体33以及形成在孔CH、RH及DH内的牺牲膜56之上形成绝缘体50。
接着，将孔DH上的绝缘体50加工(开口)，使孔DH内的牺牲膜56露出。另外，在图13及图15的例子中，表示了绝缘体50中的开口直径比最上层的绝缘体33的上表面上的孔DH的直径小的情况，但并不限定于此。绝缘体50中的开口直径也可以与最上层的绝缘体33的上表面的孔DH的直径相同，也可以比其大。然后，将孔DH内的牺牲膜56除去。例如，在牺牲膜56是碳膜的情况下，通过O2灰化，将孔DH内的牺牲膜56除去。
如图16～图19所示，通过湿式蚀刻，将露出在孔DH内的牺牲膜55的侧面加工，形成从孔DH以同心圆状扩展的凹型区域。以下，将加工孔侧面而形成凹型区域的工序表述为“凹陷蚀刻”，将凹型区域表述为“凹陷区域RC”。如图19所示，在使用孔DH的凹陷蚀刻中，调整蚀刻量(以下，也表述为“凹陷量”)即凹陷区域RC1的凹陷宽度RC1_W，以将在Y方向上排列配置的孔DH间的牺牲膜55除去。凹陷宽度RC1_W是从由孔DH形成的绝缘体33的开口部分的端部到绝缘体33与半导体36相接的部分的距离。因而，凹陷区域RC1的凹陷宽度RC1_W比2个孔DH之间的距离DH_W长。因此，凹陷区域RC1具有与孔DH的外周所设置的圆筒形状的凹陷区域RC1在Y方向上连结而成的形状。
如图20～图22所示，将半导体36成膜，将凹陷区域RC1填埋。例如，作为半导体36，将由CVD(Chemical Vapor Deposition)形成的磷掺杂非晶硅(P doped AmorphousSilicon)成膜。此时，半导体36的膜厚设为将凹陷区域RC1填埋且不使孔DH的开口部封闭的膜厚。
如图23～图25所示，通过湿式蚀刻或CDE(Chemical Dry Etching)等的各向同性蚀刻，将绝缘体50上以及孔DH的侧面及底面的半导体36除去。此时，控制凹陷蚀刻的蚀刻条件，以使半导体36残留在凹陷区域RC1内并且不与其他层的半导体36连接。以下，将这样填埋凹陷区域RC的工序表述为“凹陷填埋”。另外，如图24所示，在绝缘体50的底面的孔DH的开口直径比最上层的绝缘体33的上表面的孔DH的直径小的情况下，在绝缘体33与绝缘体50之间发生阶差。在这样的情况下，也可以在阶差部分残留半导体36。此外，也可以在孔DH的底部残留半导体36。
如图26及图27所示，将孔DH内用绝缘体35填埋，将绝缘体50上的绝缘体35除去。另外，也可以在绝缘体50上残留绝缘体35。此外，也可以在绝缘体35的内部形成空隙。
如图28～图30所示，将孔RH上的绝缘体50加工(开口)，使孔RH内的牺牲膜56露出后，将孔RH内的牺牲膜56除去。
接着，通过湿式蚀刻或CDE(Chemical Dry Etching)等的各向同性蚀刻，将牺牲膜55除去，在绝缘体31与绝缘体33的层间及绝缘体33的层间形成空隙GP。此时，如图30所示，将牺牲膜55除去，直到与牺牲膜55相接的半导体36的侧面露出为止。
如图31～图33所示，将半导体32成膜，将空隙GP填埋。此时，半导体32的膜厚设为将空隙GP填埋且不使孔RH的开口部封闭的膜厚。接着，形成牺牲膜57，将孔RH填埋。在牺牲膜57中例如使用SiN。
接着，将最上层的绝缘体33上的牺牲膜57、半导体32及绝缘体50除去。由此，使最上层的绝缘体33、孔RH内的半导体32及牺牲膜57、与孔CH对应的牺牲膜56以及绝缘体35的表面露出。
如图34～图36所示，在形成绝缘体50之后，将孔CH上的绝缘体50加工(开口)，使孔CH内的牺牲膜56露出。接着，将孔CH内的牺牲膜56除去。
接着，通过凹陷蚀刻，将在孔CH内露出的半导体32的侧面加工，形成从孔CH以同心圆状扩展的凹陷区域RC2。如图36所示，在使用了孔CH的凹陷蚀刻中，调整凹陷量即凹陷区域RC2的凹陷宽度RC2_W，以使在沿着X方向交错配置的孔CH间残留半导体32。另外，凹陷宽度RC2_W是从由孔CH形成的绝缘体33的开口部分的端部到绝缘体33与半导体32相接的部分的距离。因而，如果设交错配置的孔CH的距离为CH_W，则CH_W和RC2_W有(RC2_W)<((CH_W)/2)的关系。因此，各孔CH中所设置的凹陷区域RC2不相互连结。
如图37～图39所示，例如将在凹陷区域RC2内露出的半导体32的侧面氧化，形成绝缘体45。另外，绝缘体45例如也可以通过CVD形成。
接着，通过凹陷填埋，在凹陷区域RC2内形成电荷积蓄层44。另外，在图38的例子中，电荷积蓄层44的侧面以凹型形状弯曲，但也可以不弯曲。进而，也可以在绝缘体33与绝缘体50之间的阶差部分或孔CH的底部残留电荷积蓄层44。
如图40～图42所示，例如将在孔CH内露出的电荷积蓄层44的侧面氧化，形成绝缘体43。另外，绝缘体43例如也可以通过CVD形成。
接着，将绝缘体42、导电体41及绝缘体40依次成膜，将孔CH填埋。接着，将绝缘体50上的绝缘体42、导电体41及绝缘体40除去。由此，形成电极柱CGP。
如图43～图45所示，在形成绝缘体51后，将孔RH上的绝缘体51加工(开口)，使孔RH内的牺牲膜57露出。接着，通过湿式蚀刻等，将孔RH内的牺牲膜57除去。
如图46～图48所示，通过凹陷蚀刻，将在孔RH内露出的半导体32的侧面加工，形成从孔RH以同心圆状扩展的凹陷区域RC3。由此，形成半导体32的ST1连接部分SC及有源区部分AA。如图48所示，在使用了孔RH的凹陷蚀刻中，调整凹陷量即凹陷区域RC3的凹陷宽度RC3_W，以使在X方向上相邻的孔RH的凹陷区域RC3连结并且有源区部分AA不消失。另外，凹陷宽度RC3_W是从由孔RH形成的绝缘体33的开口部分的端部到绝缘体33与半导体32相接的部分的距离。设在X方向上相邻的孔RH的距离为RH_W1，设在Y方向上相邻的孔RH与绝缘体45的距离为RH_W2。于是，RC3_W、RH_W1和RH_W2有((RH_W1)/2)<(RC3_W)<(RH_W2)的关系。
如图49～图51所示，形成绝缘体34，将凹陷区域RC3及孔RH填埋。另外，凹陷区域RC3及孔RH也可以不被完全填埋。只要通过绝缘体34将绝缘体50及绝缘体51的孔RH的开口部分封闭即可。换言之，也可以在凹陷区域RC3及孔RH内形成空气间隙。
3有关本实施方式的效果
如果是有关本实施方式的结构，则能够提供能够提高可靠性的半导体存储装置。参照图52对本效果进行详细说明。图52是存储单元晶体管MC的俯视图。
如图52所示，本实施方式的存储单元晶体管MC中，作为FG发挥功能的圆筒形状的电荷积蓄层44隔着作为阻挡绝缘膜发挥功能的绝缘体42及43将作为栅极电极发挥功能的导电体41的外周包围。并且，电荷积蓄层44的外周的一部分隔着作为隧道绝缘膜发挥功能的绝缘体45而与作为存储单元晶体管MC的沟道发挥功能的半导体32对置。因而，根据本实施方式，能够形成具有圆弧形状的沟道的存储单元晶体管MC。这里，如果设圆筒形状的导电体41的半径为r1，设圆筒形状的电荷积蓄层44的半径为r2，则有r1<r2的关系。与圆弧形状的沟道对置的电荷积蓄层44的圆弧部分的长度比2×π×r2短。
这里，设圆弧形状的沟道(半导体32)与电荷积蓄层44之间的寄生电容为CFG，设电荷积蓄层44与圆筒形状的导电体41之间的寄生电容为CCG。如果设电容CFG与电容CCG的耦合比为Cr，则可表示为Cr＝CCG/(CFG+CCG)。通过形成圆弧形状的存储单元晶体管MC，能够提高耦合比Cr。由此，能够使存储单元晶体管MC的阻挡绝缘膜即绝缘体42和43的合计膜厚变厚。通过能够使阻挡绝缘膜的膜厚变厚，能够抑制从电荷积蓄层44向导电体41的电荷的漏出。进而，通过能够使阻挡绝缘膜变厚，能够使存储单元晶体管MC的阻挡绝缘膜的耐压提高。由此，能够使存储单元晶体管MC的可靠性提高。
进而，如果是有关本实施方式的结构，则通过对半导体32的凹陷宽度RC3_W进行控制，能够对电容CFG进行控制。即，耦合比Cr能够通过沟道(半导体32)的凹陷量来控制。
进而，如果是有关本实施方式的结构，则能够将高纵横比的孔CH、RH及DH一起加工。并且，将孔CH、RH及DH内的牺牲膜有选择地除去，通过反复进行凹陷蚀刻和凹陷填埋，能够形成存储单元阵列11。因此，能够减少存储单元阵列11中的高纵横比的孔的蚀刻次数，能够容易地进行存储单元阵列11的加工。
4.变形例等
有关上述实施方式的半导体存储装置包括在与基板(30)平行的第1方向(X方向)上延伸的第1半导体(32)、在与基板垂直的第2方向(Z方向)上延伸的第1导电体(41)、以将第1导电体的外周包围的方式设置的第1电荷积蓄层(44)、在第1导电体与第1电荷积蓄层之间以将第1导电体包围的方式设置的第1绝缘体(42或43)、在第1电荷积蓄层与第1半导体之间以将第1电荷积蓄层包围的方式设置的第2绝缘体(45)、和第1存储单元(MC)。第2绝缘体的外周的一部分与第1半导体相接。第1存储单元包括第1导电体、第1半导体、设在第1导电体与第1半导体之间的第1电荷积蓄层的一部分、第1绝缘体的一部分、及第2绝缘体的一部分。通过应用上述实施方式，能够提供提高了可靠性的半导体存储装置。
另外，实施方式并不限定于上述说明的方式，能够进行各种变形。
此外，上述实施方式的“连接”，也包括在之间夹着例如晶体管或电阻等其他部件而间接地连接的状态。
说明了本发明的几个实施方式，但这些实施方式是作为例子提示的，不是要限定发明的范围。这些新的实施方式能够以其他各种各样的形态实施，在不脱离发明的主旨的范围内能够进行各种各样的省略、替换、变更。这些实施方式及其变形包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明和其等价的范围中。
附图标记说明
1…半导体存储装置；10…存储器核部；11…存储单元阵列；12…行解码器；13…读出放大器；20…周边电路部；21…定序器；22…电压生成电路；30…半导体基板；31、33～35、40、42、43、45、50、51…绝缘体；32、36…半导体；41、52…导电体；44…电荷积蓄层；55～57…牺牲膜，AA…有源区部分；RC1～RC3…凹陷区域；SC…ST1连接部分。

Claims (8)

1.一种半导体存储装置，其中，具备：
第1半导体，在与基板平行的第1方向上延伸；
第1导电体，在与上述基板垂直的第2方向上延伸；
第1电荷积蓄层，以包围上述第1导电体的外周的方式设置；
第1绝缘体，在上述第1导电体与上述第1电荷积蓄层之间以包围上述第1导电体的方式设置；
第2绝缘体，在上述第1电荷积蓄层与上述第1半导体之间以包围上述第1电荷积蓄层的方式设置；以及
第1存储单元，
上述第2绝缘体的外周的一部分与上述第1半导体相接，
上述第1存储单元包括上述第1导电体、上述第1半导体、设在上述第1导电体与上述第1半导体之间的上述第1电荷积蓄层的一部分、上述第1绝缘体的一部分及上述第2绝缘体的上述一部分。
2.如权利要求1所述的半导体存储装置，其中，
上述第2绝缘体的外周的其他部分与第3绝缘体相接。
3.如权利要求2所述的半导体存储装置，其中，
上述第1半导体与上述第3绝缘体相接的面弯曲。
4.如权利要求1所述的半导体存储装置，其中，还具备：
第2半导体，设在上述第1半导体的上方；
第2电荷积蓄层，以包围上述第1导电体的外周的方式设置；
第4绝缘体，在上述第1导电体与上述第2电荷积蓄层之间以包围上述第1导电体的方式设置；
第5绝缘体，在上述第2电荷积蓄层与上述第2半导体之间以包围上述第2电荷积蓄层的方式设置；以及
第2存储单元，
上述第5绝缘体的外周的一部分与上述第2半导体相接，
上述第2存储单元包括上述第1导电体、上述第2半导体、设在上述第1导电体与上述第2半导体之间的上述第2电荷积蓄层的一部分、上述第4绝缘体的一部分及上述第5绝缘体的上述一部分。
5.如权利要求4所述的半导体存储装置，其中，
上述第1电荷积蓄层的直径与上述第2电荷积蓄层的直径不同。
6.如权利要求4所述的半导体存储装置，其中，
上述第1半导体的与上述第1方向及上述第2方向交叉的第3方向上的宽度，与上述第2半导体的上述第3方向上的宽度不同。
7.如权利要求1～6中任一项所述的半导体存储装置，其中，还具备：
第2半导体，在上述第2方向上延伸；
第3电荷积蓄层，以包围上述第1导电体的外周的方式设置；
第6绝缘体，在上述第1导电体与上述第1电荷积蓄层之间以包围上述第1导电体的方式设置；
第7绝缘体，在上述第3电荷积蓄层与上述第1半导体之间以包围上述第3电荷积蓄层的方式设置；以及
第3存储单元，
上述第7绝缘体的外周的一部分与上述第1半导体相接；
上述第3存储单元包括上述第2导电体、上述第1半导体、设在上述第2导电体与上述第1半导体之间的上述第3电荷积蓄层的一部分、上述第6绝缘体的一部分及上述第7绝缘体的上述一部分。
8.如权利要求7所述的半导体存储装置，其中，
在上述第1电荷积蓄层与上述第3电荷积蓄层之间，存在设有由上述第2绝缘体、上述第1半导体和上述第7绝缘体构成的3层构造的区域。
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