TWI445164B - 非揮發性半導體記憶裝置 - Google Patents

非揮發性半導體記憶裝置 Download PDF

Info

Publication number
TWI445164B
TWI445164B TW098123135A TW98123135A TWI445164B TW I445164 B TWI445164 B TW I445164B TW 098123135 A TW098123135 A TW 098123135A TW 98123135 A TW98123135 A TW 98123135A TW I445164 B TWI445164 B TW I445164B
Authority
TW
Taiwan
Prior art keywords
bit line
potential
electrode
connecting member
insulating film
Prior art date
Application number
TW098123135A
Other languages
English (en)
Other versions
TW201021199A (en
Inventor
Yoshiaki Fukuzumi
Hiroyasu Tanaka
Yosuke Komori
Megumi Ishiduki
Masaru Kito
Hideaki Aochi
Ryota Katsumata
Masaru Kidoh
Original Assignee
Toshiba Kk
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Kk filed Critical Toshiba Kk
Publication of TW201021199A publication Critical patent/TW201021199A/zh
Application granted granted Critical
Publication of TWI445164B publication Critical patent/TWI445164B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)

Description

非揮發性半導體記憶裝置
本發明係關於一種非揮發性半導體記憶裝置，且特定言之，係關於一種在其中複數個絕緣膜與電極膜交替地堆疊之非揮發性半導體記憶裝置。
通常，已藉由在矽基板之表面上二維地整合元件而製造諸如快閃記憶體之半導體記憶裝置。為了增加此半導體記憶裝置之記憶體容量，已藉由使個別元件之尺寸變小而達成小型化。然而，近年來，小型化已在成本及技術方面變得困難。
為了解決此等問題，已提出三維地整合元件之許多觀念。舉例而言，已提出一次可程式化元件夾於多層佈線之間的記憶裝置、複數個習知NAND型快閃記憶體層係藉由重複矽膜之磊晶成長而形成的記憶裝置，等等。然而，三維裝置需要對每層進行若干次微影處理，且因此，即使藉由三維化，亦難以降低成本。
考慮到此等問題，本發明者及其他者已提出集體處理之三維堆疊記憶體(見(例如)專利文件1)。在此技術中，在矽基板上形成在垂直方向上延伸之矽柱用作通道的選擇電晶體，且在其上交替地堆疊電極膜與絕緣膜以形成堆疊本體，且接著，藉由集體處理而在堆疊本體中形成通孔。且，在通孔之側表面上形成電荷儲存層，且將矽柱埋入於通孔內部以連接至選擇電晶體之矽柱。藉此，在電極膜與矽柱之交叉部分中之每一者中形成記憶體單元。在集體處理之三維堆疊記憶體中，藉由控制電極膜中之每一者及矽柱中之每一者的電位，可在矽柱與電荷儲存層之間轉移電荷，且藉此，可記錄資訊。根據此技術，藉由堆疊本體之集體處理而形成通孔，且因此，即使當電極膜之堆疊層的數目增加時，微影處理之數目亦不會增加，且可抑制成本增加。
然而，在製造記憶體的過程中，當矽柱埋入於通孔內部時，有必要自通孔之底部表面移除氧化矽(諸如，天然氧化物膜或其類似者)，使得新埋入之矽柱與構成選擇電晶體之通道之矽柱之間的電接觸得以改良。一般而言，在將矽柱埋入於通孔中之前，執行使用氫氟酸型溶液之預處理。然而，藉由該預處理，電荷儲存層遭到損壞，且電荷儲存層之可靠性變得降低。為了避免此問題，需要使電荷儲存層具有膜結構以抵抗預處理。然而，在此狀況下出現各種技術限制。舉例而言，在引入用於更多地改良記憶體密度之多值技術的狀況下，膜結構受到限制，且因此，電荷儲存層之開發變得困難。
引用清單 專利文獻
PTL 1：專利2007-266143
本發明之一目的係提供一種具有具高可靠性之電荷儲存層之非揮發性半導體記憶裝置。
根據本發明之一態樣，提供一種非揮發性半導體記憶裝置，其包括：一堆疊本體，在其中複數個絕緣膜與複數個電極膜交替地堆疊；複數個選擇閘極電極，其經提供於堆疊本體上；複數個位元線，其經提供於選擇閘極電極上；複數個半導體柱，其穿過堆疊本體及選擇閘極電極，其上部末端連接至位元線；一連接構件，其連接半導體柱中之一者的下部部分與半導體柱中之另一者的下部部分；及一電荷儲存層，其經提供於電極膜與半導體柱之間，該等層中之每一者的電極膜經劃分以用於選擇閘極電極中之每一者，半導體柱中經由連接構件而彼此連接之一對半導體柱穿過彼此不同之電極膜及彼此不同之選擇閘極電極，且共同地連接至位元線中之一者的連接構件中之複數者共同地連接至位元線中之另一者。
本發明提供一種具有具高可靠性之電荷儲存層之非揮發性半導體記憶裝置。
在下文中，將參看圖式來描述本發明之實施例。
首先，將描述本發明之第一實施例。
圖1為說明根據此實施例之非揮發性半導體記憶裝置的透視圖，圖2為說明根據此實施例之非揮發性半導體記憶裝置的平面圖，且圖3為沿著圖2所示之線A-A'所截取的橫截面圖。
在圖1及圖2中，僅展示導電部分以用於促進觀測，且省略絕緣部分之說明。此外，在圖2中，為了促進觀測與避免線之重疊，各別部分之尺寸經展示成稍微不同於圖1之各別部分之尺寸。在圖8、圖9及圖10中亦係如此。
如圖1所示，在根據此實施例之非揮發性半導體記憶裝置1(在下文中亦被簡單地稱為「裝置1」)中，在矽基板11之上部部分上形成雜質擴散層，且此為背部閘極12。此外，如圖1及圖3所示，在矽基板11上提供絕緣膜13，且在絕緣膜13上交替地堆疊複數個電極膜14與複數個絕緣膜15。如稍後所描述，電極膜14係由(例如)多晶矽製成且充當記憶體單元之控制閘極(CG)。另一方面，絕緣膜15係由(例如)氧化矽(SiO2 )製成且充當使電極膜14彼此絕緣之層間絕緣膜。藉由電極膜14中之複數者及絕緣膜15中之複數者而組成堆疊本體19。
在下文中，在本說明書中，為了解釋便利起見，引入XYZ正交座標系統。在此座標系統中，將平行於矽基板11之上部表面且彼此正交之兩個方向設定為X方向及Y方向，且將與X方向及Y方向兩者正交之方向(即，電極膜14及絕緣膜15之堆疊方向)設定為Z方向。
在堆疊本體19上，絕緣膜16、選擇閘極電極17及絕緣膜18係以此次序而成膜。選擇閘極電極17係由在Y方向上經劃分之由(例如)多晶矽製成之導電膜形成，且選擇閘極電極17為在X方向上延伸之複數個導線形導電構件。此外，電極膜14係由在Y方向上經劃分之由(例如)多晶矽製成之導電膜形成，電極膜14為在X方向上延伸之複數個導線形導電構件。電極膜14經劃分以用於選擇閘極電極17中之每一者，且在一選擇閘極電極17之緊接下部區域中，各別級之電極膜14係以多級組態而配置。亦即，電極膜14係以矩陣形式而配置於YZ平面中且彼此分離。
且，如圖1至圖3所示，在堆疊本體19中，且在絕緣膜16、選擇閘極電極17及絕緣膜18中，形成在堆疊方向(Z方向)上延伸之複數個通孔21。通孔21係以矩陣形式沿著X方向及Y方向而配置，且其在X方向及Y方向上之配置週期分別在X方向及Y方向上為恆定的。沿著X方向而配置於一列中之複數個通孔21穿過一選擇閘極電極17。因此，配置於X方向上之通孔21穿過相同選擇閘極電極17及相同電極膜14。然而，配置於Y方向上之通孔21穿過彼此不同之選擇閘極電極17及彼此不同之電極膜14。此外，通孔21中之每一者穿過整個堆疊本體19，但不穿過背部閘極12。
此外，在絕緣膜13中形成連通孔22，使得一通孔21之下部末端與安置於在X方向上分離一列且在Y方向上分離一列之位置(在下文中被稱為「對角位置」)中之另一通孔21之下部末端連通(當自該一通孔21進行觀看時)。藉此，藉由配置於彼此成對角之位置中的一對通孔21及使該等通孔彼此連通之連通孔22而形成一連續U形孔23。通孔21中之每一者係必要地經由連通孔22而與另一通孔21連通，且因此，在堆疊本體19中形成複數個U形孔23。
在圖3所示之實例中，在絕緣膜13中形成連通孔22，連通孔22之下部表面接觸背部閘極12，且其側表面不接觸背部閘極12。然而，除此之外，作為連通孔22之一配置，連通孔22可經形成以便雕刻背部閘極12，且連通孔22之整個下部表面及其側表面之一部分可與背部閘極12接觸。此外，連通孔22可經形成以完全埋入於背部閘極12中，且連通孔22之整個下部表面及其整個側表面可與背部閘極12接觸。在此狀況下，絕緣膜13變得不需要，且藉由絕緣膜15而保證背部閘極12與最下部電極膜14之間的絕緣。
且，在位於U形孔23中之堆疊本體19內部之部分的內部表面上提供ONO膜(氧化物-氮化物-氧化物膜)24。在ONO膜24中，具有絕緣特性之阻擋絕緣層25、電荷儲存層26及具有絕緣特性之穿隧層27係以自外部之次序而堆疊。阻擋絕緣層25接觸絕緣膜13、絕緣膜14及絕緣膜15。阻擋絕緣層25及穿隧層27係由(例如)氧化矽(SiO2 )製成，且電荷儲存層26係由(例如)氮化矽(SiN)製成。另一方面，在U形孔23之位於絕緣膜16、選擇閘極電極17及絕緣膜18中之內部表面的一部分上提供閘極絕緣膜28。
在U形孔23內部埋入摻雜有雜質(例如，多晶矽)之半導體。藉此，在對應於通孔21內部中之堆疊本體19內部的部分中形成由(例如)多晶矽製成之矽柱31。此外，在對應於通孔21內部中之絕緣膜16、選擇閘極電極17及絕緣膜18內部的部分中形成由(例如)多晶矽製成之矽柱34。矽柱31之上部末端連接至矽柱34之下部末端。矽柱31及34之形狀為在Z方向上延伸之柱狀形狀，例如，圓柱形形狀。
此外，在連通孔22內部形成由(例如)多晶矽製成之連接構件32。連接構件32之形狀為在與堆疊方向(Z方向)正交且與X方向及Y方向兩者成對角之方向(在下文中被稱為「對角方向」)上延伸之柱狀形狀，例如，四角稜柱形狀。連接構件32連接一矽柱31之下部末端與另一矽柱31之下部末端。自Z方向進行觀看，連接構件32係沿著X方向及Y方向兩者而配置。連接構件32彼此分離。然而，自X方向進行觀看，看到相鄰連接構件32重疊。另一方面，當自Y方向進行觀看時，看到相鄰連接構件32不重疊。
且，形成於同一U形孔23中之矽柱31中之一對矽柱31及連接構件32係由相同材料(例如，多晶矽)以整體形式形成且形成一U形矽構件33。因此，U形矽構件33係沿著縱向方向而連續無縫地形成。此外，矽柱31中屬於同一U形矽構件33之一對矽柱31(即，矽柱31中經由連接構件32而彼此連接之一對矽柱31)在X方向及Y方向上彼此分離且穿過彼此不同之電極膜14。此外，矽柱34中分別連接至矽柱31中之該一對矽柱31之一對矽柱34穿過彼此不同之選擇閘極電極17。
在絕緣膜18上提供在與選擇閘極電極17延伸之方向(X方向)正交之方向(Y方向)上延伸的複數個位元線BL。在圖2及圖3中，將標記「BL」及「bBL」附加至位元線。然而，如稍後所描述，在操作中產生「位元線BL」與「位元線bBL」之間的區別，且其在結構方面係相同的。亦即，根據操作級，一位元可為「位元線BL」或「位元線bBL」。位元線係由(例如)鎢(W)與氮化鈦(TiN)之堆疊膜形成。亦可使用由(例如)鋁(Al)、銅(Cu)或其類似者製成之金屬膜或含有其之堆疊膜。在本說明書中，「金屬」包括合金以及純金屬。位元線BL中之每一者經安置以便穿過沿著Y方向而配置之矽柱34之每一列的緊接上部區域且連接至各別矽柱34之上部末端。亦即，沿著Y方向而配置之矽柱34之一列連接至同一位元線BL。
此外，如上文所描述，連接構件32係用於使矽柱31中位於彼此在X方向及Y方向兩者上分離一列之位置中的一對矽柱31彼此連接，且因此，包括連接構件32之U形矽構件33連接於位元線BL中在Y方向上相鄰之一對位元線BL之間。且，共同地連接至一位元線BL之連接構件32中之複數者中之全部共同地連接至另一位元線BL。亦即，形成於裝置1中之複數個位元線BL經分組為兩個相鄰位元線，且屬於同一群組之位元線BL係藉由U形矽構件33中之複數者而彼此連接。然而，屬於不同群組之位元線不係藉由U形矽構件33而連接。因此，連接於屬於同一群組之位元線BL之間的連接構件32係沿著位元線BL延伸之方向(亦即，Y方向)而配置。
緊接著，將描述根據此實施例之非揮發性半導體記憶裝置1之操作。
圖4為說明根據此實施例之非揮發性半導體記憶裝置之一記憶體串的電路圖。
如圖1至圖4所示，在裝置1中，矽柱31充當通道，且電極膜14充當控制閘極且電荷儲存層26充當浮動閘極，藉此，用作記憶體單元35之垂直電晶體形成於矽柱31與電極膜14之間的交叉部分中。此處，垂直電晶體表示具有如下結構之電晶體：在該結構中，用作電晶體之本體的半導體柱垂直於基板表面且閘極電極經提供以便環繞半導體柱。在堆疊本體19中，矽柱31中之複數者係以矩陣形式沿著X方向及Y方向而配置，且因此，複數個記憶體單元係沿著X方向、Y方向及Z方向而三維地配置。
此外，在矽柱34與選擇閘極電極17之間的交叉部分中，選擇電晶體36經組態成使得矽柱34用作通道、選擇閘極電極17用作閘極電極且閘極絕緣膜28用作閘極絕緣膜。類似於上文所描述之記憶體單元35，選擇電晶體36亦為垂直電晶體。
此外，ONO膜24位於連接構件32與背部閘極12之間，且因此，背部閘極電晶體37經組態成使得連接構件32用作通道、背部閘極12用作閘極電極且ONO膜24用作閘極絕緣膜。亦即，背部閘極12充當用於藉由電場而控制連接構件32之導電狀態之電極。
結果，如圖4所示，連接於一對位元線BL之間的一記憶體串38係沿著一U形矽構件33及連接至其之一對矽柱34(見圖1)而形成。在記憶體串38中，選擇電晶體36經提供於兩個末端處，背部閘極電晶體37經提供於中心部分中，且具有與電極膜14之堆疊數目相同之數目的記憶體單元35串聯地連接於選擇電晶體36中之每一者與背部閘極電晶體37之間。亦即，三維地配置於堆疊本體19中之記憶體單元35中之複數者經捆束為用於各別U形矽構件33之記憶體串38。
在下文中，將詳細地解釋裝置1中之資料之寫入操作、讀取操作及抹除操作。
在裝置1中，在讀取操作中，位元線BL中由U形矽構件33所連接之一對位元線BL經驅動為一集合。亦即，屬於每一對之兩個位元線BL中之一者經設定為位元線BL且其另一者經設定為位元線bBL。且，背部閘極12將連接構件32設定為處於導電狀態以使矽柱31中之一對矽柱31彼此連接，且位元線BL及位元線bBL經驅動為一對且U形矽構件33經操作為驅動單元。
另一方面，在寫入操作中，背部閘極12將連接構件32設定為處於非導電狀態，且矽柱31中構成U形矽構件33之一部分之一對矽柱31經個別地驅動。亦即，記憶體串38之背部閘極電晶體37經設定為處於切斷狀態，且位元線BL及位元線bBL在無區別的情況下經獨立地驅動，且藉此，矽柱31中之每一者經操作為驅動單元。如上文所描述，背部閘極12在裝置1之寫入操作中將連接構件32設定為處於非導電狀態，且在讀取操作中將連接構件32設定為處於導電狀態。又，在抹除操作中，需要使背部閘極12之電位保持為諸如參考電位VSS之低電位。在抹除操作之狀況下，因為電洞經供應至矽柱31中，所以電洞亦存在於連接構件32中。
在下文待描述之實例中，構成記憶體單元35中之每一者的垂直電晶體經設定為n通道型電晶體。此外，電子儲存於記憶體單元35之電荷儲存層26中、n通道電晶體之臨限值升高且電流不流動的狀態經設定為值「0」。當記憶體單元35之閘極電位(即，電極膜14之電位)為參考電位VSS時，若記憶體單元之值為「0」，則假設電流不流動，且若值為「1」，則假設電流流動。且，在抹除操作中，將電子自記憶體單元中之全部之電荷儲存層26移除，且將值設定為「1」。
寫入操作
在初始狀態中，記憶體單元中之全部之值為「1」。且，逐個地選擇可選記憶體單元且寫入值「0」。
如圖2所示，首先，將位元線BL及bBL中之全部之電位設定為參考電位VSS。參考電位VSS為(例如)地電位。此外，背部電極12之電位經設定為切斷電位，且背部閘極電晶體37經設定為處於切斷狀態。藉此，連接構件32變得處於非導電狀態，且矽柱31中構成U形矽構件33之一部分之一對矽柱31彼此電分離。
緊接著，將一選擇閘極電極17之電位設定為接通電位，且將整個剩餘選擇閘極電極17之電位設定為切斷電位。藉此，僅包括經設定為接通電位之選擇閘極電極17的選擇電晶體36進入接通狀態，且剩餘選擇電晶體36進入切斷狀態。結果，位元線之電位VSS經施加至對應於經設定為接通電位之選擇閘極電極17的矽柱31(即，沿著X方向而配置於一列中之矽柱31)，且剩餘矽柱31之電位變得浮動。結果，待寫入之記憶體單元之Y座標經選擇。
緊接著，將連接至來自上方選擇電晶體36經設定為處於接通狀態之矽柱31中的不包括值「0」將被寫入至之記憶體單元之矽柱31的位元線之電位設定為處於高位準。藉此，值「0」未被寫入至之矽柱31之選擇電晶體36的汲極電位升高且閘極電位相對地降低。結果，選擇電晶體36進入切斷狀態，且矽柱31係與位元線電分離且變得浮動。另一方面，在值「0」被寫入至之矽柱31中，矽柱31之電位固定於參考電位VSS，因為選擇電晶體36保持於接通狀態。結果，待寫入之記憶體單元之X座標經選擇。
緊接著，將電極膜14中之每一者的電位升高至接通電位Vpass，其中記憶體單元35中之每一者進入接通狀態。結果，上述值「0」被寫入至之整個矽柱31(即，電位固定於參考電位VSS之矽柱31)變得處於導電狀態。接著，對應於值「0」被寫入至之記憶體單元之電極膜14的電位經升高至高於接通電位Vpass之寫入電位Vpgm。藉此，待寫入之記憶體單元之Z座標經選擇。在記憶體單元中，藉由矽柱31與電極膜14之間的電位差(Vpgm-VSS)，將電子儲存於電荷儲存層26中且寫入值「0」。
如上文所描述，在寫入操作中，藉由將背部閘極電晶體37設定為處於切斷狀態且使U形矽構件33之兩個矽柱31電分離，可在無區別的情況下驅動位元線BL及bBL，且可不將矽柱31中之每一者作為一對進行控制，而係進行個別地控制。藉此，當構成每一對之矽柱31係藉由連接構件32而彼此連接時，完全獨立之寫入操作變得可能。
讀取操作
在讀取操作中，對於與位元線BL及bBL有關之對中的每一者而言，可讀取記憶體單元之值。亦即，可自連接至位元線中彼此不同之一對位元線的記憶體串38中之複數者並行地讀取資料。然而，在待並行地讀取之複數個記憶體串38中之複數者中，需要使其U形矽構件33穿過選擇閘極電極17之一共同對。
首先，將位元線BL及bBL中之全部之電位設定為參考電位VSS。此外，將背部電極12之電位設定為接通電位，且藉此，將背部閘極電晶體37設定為處於接通狀態。藉此，連接構件32變得處於導電狀態，且穿過電流變得處於能夠流過U形矽構件33之狀態。此外，選擇閘極電極17中之全部之電位經設定為切斷電位，且藉此，選擇電晶體36經設定為處於切斷狀態。
緊接著，將包括待讀取之記憶體單元35(在下文中被稱為「選定單元」)之記憶體串38(為了便利起見，在下文中被稱為「記憶體串38a」)之位元線bBL側上的選擇閘極電極17(為了便利起見，在下文中被稱為「選擇閘極電極bSG」)設定為接通電位。藉此，記憶體串38a之位元線bBL側上之選擇電晶體36進入接通狀態，且其U形矽構件33連接至位元線bBL且其電位(本體電位)變為參考電位VSS。
在此狀況下，對應於選擇閘極電極bSG之選擇電晶體36中之全部進入接通狀態，且在來自連接至位元線中與待讀取之記憶體串38a相同之對之記憶體串38中的在位元線BL側上之末端穿過同一選擇閘極電極bSG之記憶體串(為了便利起見，在下文中被稱為「記憶體串38b」)中，位元線BL側上之選擇電晶體36亦進入接通狀態，且U形矽構件33之電位變為參考電位VSS。
緊接著，將對應於選定單元之電極14之電位設定為參考電位VSS。藉此，若選定單元之值為「0」，則沒有電流流過此選定單元；且若值為「1」，則電流流過此選定單元。此外，電極膜14之電位除此之外亦經升高至電位Vread。電位Vread為在記憶體單元之值為「0」或「1」之任一狀況下電流均流動的電位。
且，在將位元線bBL之電位保持為參考電位VSS的情況下，位元線BL之電位經升高至電位Vdread。此外，記憶體串38a中之位元線BL側上之選擇閘極電極17(為了便利起見，在下文中被稱為「選擇閘極電極SG」)的電位經設定為接通電位。藉此，電壓經施加於記憶體串38a之兩個末端之間，兩個末端之選擇電晶體36進入接通狀態，且除選定單元之外的記憶體單元變得處於導電狀態。因此，若選定單元之值為「1」，則電流在位元線BL與位元線bBL之間流過記憶體串38a；且若選定單元之值為「0」，則沒有電流流動。因此，藉由偵測位元線BL與位元線bBL之間的電流或電壓，可讀取選定單元之資料。
在此狀況下，在連接至位元線中與記憶體串38a相同之對且上述選擇閘極電極SG構成位元線bBL側上之選擇電晶體36之一部分的記憶體串(為了便利起見，在下文中被稱為「記憶體串38c」)中，位元線bBL側上之選擇電晶體36亦進入接通狀態。因此，在記憶體串38b及38c中之每一者中，一末端之選擇電晶體36亦進入接通狀態。然而，因為另一末端之選擇電晶體36保持於切斷狀態，所以沒有電流流過記憶體串38b及38c。
如上文所描述，在讀取操作中，穿過電流流過記憶體串38之狀態可藉由將背部閘極電晶體37設定為接通狀態而實現，且可選記憶體單元之讀取藉由使用如源極線之位元線bBL而變得可能。此外，當選擇閘極電極SG及bSG之電位經設定為接通電位時，對應於此等選擇閘極電極之記憶體串38a、38b及38c的本體電位(U形矽構件33之電位)波動。然而，在未選定記憶體串38b及38c中，一選擇閘極電極17必要地變得處於切斷狀態，且因此，沒有穿過電流流動且在讀取期間之感測操作未受到影響。
在讀取屬於記憶體串38b之記憶體單元之值的過程中，在上述操作中經設定為選擇閘極電極bSG之選擇閘極電極17經設定為選擇閘極電極SG，且對應於記憶體串38b之另一末端的選擇閘極電極17經設定為選擇閘極電極bSG。類似地，在讀取屬於記憶體串38c之記憶體單元之值的過程中，在上述操作中經設定為選擇閘極電極SG之選擇閘極電極17經設定為選擇閘極電極bSG，且對應於記憶體串38c之另一末端的選擇閘極電極17經設定為選擇閘極電極SG。
抹除操作
首先，將位元線BL及bBL、選擇閘極電極17、電極膜14及背部閘極12中之全部的電位下降為參考電位VSS。藉此，連接構件32對於電子而言變得處於非導電狀態，且矽柱31中構成U形矽構件33之一部分的一對矽柱31彼此電分離。
緊接著，將位元線BL及bBL之電位逐漸地升高至高於參考電位VSS之抹除電位Verase。在升高此電位之後，選擇閘極電極17之電位升高。藉此，將強電場施加至選擇電晶體36之擴散層之末端以產生電洞，將該等電洞自選擇電晶體36側上之記憶體單元順序地注入至電荷儲存層中，且藉此，抹除所儲存電荷。此外，本體電位(即，矽柱31之電位)隨其升高。
最終，本體電位升高至抹除電位Verase附近，且在記憶體單元中之全部中抹除電荷。亦即，記憶體單元中之全部之值變為「1」。藉此，完成抹除操作。
如上文所描述，類似於寫入操作，在抹除操作中，矽柱31中之每一者亦可經操作為驅動單元。舉例而言，亦有可能使僅位元線bBL之電位升高至抹除電位Verase且位元線BL與感測放大器分離且經設定為浮動。又，在此狀況下，背部閘極電晶體可經設定為處於切斷狀態。然而，有必要經由連接構件32而將所產生電洞注入至矽柱31中之一對矽柱31中。此外，詳言之，在抹除操作中，有必要注意不將大於崩潰電壓之電壓施加至選擇閘極電極之閘極絕緣膜。
緊接著，將描述用於製造根據此實施例之非揮發性半導體記憶裝置1之方法。
圖5及圖6為說明用於製造根據此實施例之非揮發性半導體記憶裝置之方法之步驟的橫截面圖。
圖5及圖6展示對應於圖3之橫截面。
首先，如圖5所示，將雜質引入至矽基板11之上部部分中之某一區域中且藉此形成背部閘極12。緊接著，將絕緣膜13沈積於矽基板11上且將其弄平。緊接著，藉由蝕刻來移除絕緣膜13之一部分以形成開口41。自Z方向進行檢視，開口41之形狀經設定為在對角方向(即，平行於XY平面且向X方向及Y方向兩者傾斜之方向)上延伸之簧片形狀。且，舉例而言，將氮化矽(SiN)沈積於其整個表面上，且藉由CMP(化學機械拋光)來移除沈積於絕緣膜13上之氮化矽，且藉此將由氮化矽製成之犧牲材料42埋入於開口41內部。
緊接著，如圖6所示，在絕緣膜13及犧牲材料42上，交替地堆疊絕緣膜15與電極膜14以形成堆疊本體19。緊接著，藉由執行微影及蝕刻，在堆疊本體19中形成到達絕緣膜13之通孔21。以矩陣形式而形成通孔21，使得到達犧牲材料42之兩個末端。
且，舉例而言，將氮化矽(SiN)沈積於其整個表面上，且藉由執行CMP來移除沈積於絕緣膜13上方之氮化矽，且藉此將由氮化矽製成之犧牲材料43埋入於通孔21中。犧牲材料43接觸犧牲材料42之兩個末端。
緊接著，如圖3所示，藉由使用(例如)熱磷酸溶液進行濕式蝕刻而移除犧牲材料43及42(見圖6)。藉此，開口41變為使通孔21中之一對通孔21之下部末端兩者彼此連通之連通孔22，且藉此形成一連續U形孔23。
緊接著，在U形孔23之整個內部表面上，阻擋絕緣層25、電荷儲存層26及穿隧層27係以此次序而成膜，且藉此形成ONO膜24。緊接著，在U形孔23內部，埋入多晶矽以集體地形成U形矽構件33。在此狀況下，埋入於通孔21中之多晶矽形成矽柱31，且埋入於連通孔22中之多晶矽形成連接構件32。
緊接著，在堆疊本體19上形成由(例如)氧化矽製成之絕緣膜16、形成由(例如)多晶矽製成之選擇閘極電極17且形成由(例如)氧化矽製成之絕緣膜18。
緊接著，在矽柱31之在絕緣膜16、選擇閘極電極17及絕緣膜18中之緊接上部區域中形成通孔，且在其內部表面上形成閘極絕緣膜28。且，舉例而言，在通孔內部埋入多晶矽。藉此，在矽柱31中之每一者上形成由多晶矽製成且連接至矽柱31中之每一者的矽柱34。接著，在絕緣膜18上形成金屬膜且將其圖案化至位元線BL以連接至矽柱34之上部末端。藉此，製造非揮發性半導體記憶裝置1。
緊接著，將描述此實施例之效應。
在此實施例中，U形矽構件33之兩個末端係經由矽柱34中之一對矽柱34而連接至上層位元線BL，且U形矽構件33未連接至形成於低於U形矽構件33之層中的導電構件。此外，藉由將多晶矽埋入於U形孔23內部而經由連接構件32無縫地以整體形式形成U形矽構件33之下部部分。因此，不同於(例如)專利文件1中所描述之堆疊型記憶裝置，無需接觸通孔21之下部部分中的矽兩者。因此，無需執行諸如氫氟酸處理之預處理，且電荷儲存層未遭到預處理損壞。結果，可實現電荷儲存層之可靠性高且電荷儲存層之膜構成之自由度高的非揮發性半導體記憶裝置。
此外，根據此實施例，不同於專利文件1中所描述之堆疊型記憶裝置，無需在矽基板中形成矽柱之下部末端經連接至的源極層。此外，亦無需在堆疊本體19上方形成源極線。因此，用於形成源極層或源極線之步驟變得不需要，且製造成本低。
此外，根據此實施例，可均等地使用位元線BL及位元線bBL。因此，在寫入操作及抹除操作中，可在無區別的情況下獨立地驅動位元線BL及位元線bBL。因此，操作速度高。
此外，在讀取操作中，將位元線BL及位元線bBL作為一對進行驅動。然而，在此狀況下，位元線BL與位元線bBL亦可經彼此替換且經驅動。
舉例而言，當堆疊數目增加且記憶體串之長度變得極長時，記憶體單元之本體電位(即，矽柱31之電位)根據記憶體串中選定單元之位置而偶爾地波動，且藉此，視臨限值偶爾地波動。亦即，若將為讀取操作之目標的選定單元安置於記憶體串之汲極側上(即，電位Vdread經施加至之位元線BL側上)，則在記憶體串之相對於選定單元較靠近於源極側的部分中，即，在選定單元與參考電位VSS經施加至之位元線bBL之間的部分中，大量記憶體單元串聯地連接且產生大寄生電阻。因此，相比於參考電位VSS，選定單元之本體電位變得較靠近於電位Vdread，且相對於本體電位之閘極電位根據其量而相對地降低。藉此，顯然，記憶體單元之臨限值變得升高。
對比而言，根據此實施例，可藉由根據記憶體單元上選定單元之位置而切換位元線來避免此問題。亦即，將較靠近於選定單元之位元線設定為位元線bBL且向其施加參考電位VSS。另一方面，將較遠離於選定單元之位元線設定為位元線BL且向其施加電位Vdread。藉此，選定單元始終位於參考電位VSS側上，且添加於選定單元與參考電位VSS之間的寄生電阻可經抑制為較小。藉此，可抑制臨限值之波動。結果，即使當堆疊數目增加時，亦可進行穩定讀取操作。
此外，根據此實施例，電極膜14及選擇閘極電極17在X方向上延伸，且位元線BL在Y方向上延伸，且因此其為正交的。因此，在裝置1之布局中，難以在角隅部分中產生具有三角形形狀之死空間(dead space)。
在下文中，為了闡明此實施例之效應，將描述比較實例。
首先，將描述第一比較實例。
圖7為說明根據第一比較實例之非揮發性半導體記憶裝置的透視圖，且圖8為說明根據第一比較實例之非揮發性半導體記憶裝置的平面圖。
如圖7及圖8所示，不同於第一實施例，在根據此比較實例之非揮發性半導體記憶裝置101中，連接構件32在Y方向(即，位元線BL延伸之方向)上延伸。藉此，連接構件32連接矽柱31中在Y方向上分離之一對矽柱31之下部末端兩者。
此外，在裝置101中，在選擇閘極電極17與位元線BL之間提供源極線SL。源極線SL在X方向(即，與位元線BL正交之方向)上延伸。且，源極線SL之寬度大於選擇閘極電極17及電極膜14之寬度，且源極線SL安置於配置於Y方向上之矽柱31之兩個列的緊接上部區域上，且矽柱31之兩個列係經由矽柱34而連接。此外，源極線SL係以一源極線SL針對配置於X方向上之矽柱31之四個列的比率而提供。藉此，連接至連接構件32之一對矽柱31中之一者連接至源極線SL，其另一者連接至位元線BL。
亦可藉由與根據第一實施例之裝置1幾乎相同的驅動方法來驅動裝置101。在此狀況下，在此比較實例中，源極線SL發揮第一實施例中之位元線bBL的作用。又，在此比較實例中，無需接觸通孔之下部部分中的矽兩者，且因此，諸如氫氟酸處理之預處理係不需要的且電荷儲存層之可靠性高。
然而，在此比較實例中，因為形成源極線SL，所以與第一實施例相比，步驟之數目增加且製造成本變得升高。此外，當藉由將一選擇閘極電極17設定為接通電位而同時自複數個位元線讀取資料時，位元線中之複數者係經由記憶體串中之複數者而並聯地連接至一源極線。因此，大電流變得流過源極線，且源極線之電位變得易於根據記憶體串之導電狀態而波動。為了抑制電位之波動，有必要將源極線之電阻設定為低於位元線之電阻。舉例而言，在此狀況下，有必要將源極線形成為厚的。
對比而言，與第一比較實例相比，根據第一實施例，因為無需形成源極線，所以可減少步驟之數目且可降低製造成本。此外，在第一實施例中，位元線bBL發揮由第一比較實例中之源極線SL所發揮的功能。然而，位元線bBL與位元線BL構成一對。因此，當同時讀取大量記憶體單元時，亦僅一位元線BL連接至一位元線bBL。藉此，位元線bBL之佈線電阻可與位元線BL之佈線電阻相同，且位元線bBL之電位不會根據另一記憶體串之導電狀態而波動。因此，可實現具高可靠性之讀取操作。
緊接著，將描述第二比較實例。
圖9為說明根據第二比較實例之非揮發性半導體記憶裝置的平面圖。
如圖9所示，不同於根據第一實施例之裝置1，在根據此比較實例之非揮發性半導體記憶裝置102中，共同地連接至一位元線BL之複數個連接構件32未必共同地連接至同一位元線bBL，而連接至配置於該一位元線BL之兩個相鄰側上的兩個位元線bBL中之任一者。另一方面，裝置102之複數個選擇閘極電極17經分組為兩個相鄰選擇閘極電極17，且屬於同一群組之選擇閘極電極17共用複數個記憶體串，但屬於不同群組之選擇閘極電極17不共用一記憶體串。
在裝置102中，將涉及在讀取操作中將兩個相鄰選擇閘極電極17之電位設定為接通電位的狀況。當兩個選擇閘極電極17共用共同記憶體串38時，共用記憶體串38之兩個末端之選擇電晶體36中之全部進入接通狀態。因此，藉由兩個末端均導電之記憶體串38中之複數者及位元線，在X方向上延伸之螺旋形導電路徑變得形成，且藉此，不可能實現僅一特定記憶體串38可為待讀取之目標的狀態。另一方面，當兩個選擇閘極電極17不共用共同記憶體串38時，不產生兩個末端之兩個選擇電晶體36均進入接通狀態的記憶體串38，且因此，仍然不能進行讀取操作。如上文所描述，在根據第二比較實例之裝置102中，藉由與第一實施例相同的驅動方法不可能進行資料之讀取。
緊接著，將描述本發明之第二實施例。
圖10為說明根據此實施例之非揮發性半導體記憶裝置的平面圖。
如圖10所示，在為控制閘極之電極膜14及選擇閘極電極17在X方向上延伸的方面，根據此實施例之非揮發性半導體記憶裝置2係與根據上述第一實施例之裝置1相同。然而，在裝置2中，位元線不在Y方向上延伸，而在對角方向(即，平行於XY平面且向X方向及Y方向兩者傾斜之方向)上延伸，且連接構件32不在對角方向上延伸，而在Y方向上延伸。此實施例中除此之外的結構係與上述第一實施例相同。
又，藉由此實施例，可獲得與上述第一實施例相同之效應。如上文所描述，在上述第一實施例中，已展示位元線BL在與選擇閘極電極17延伸之方向(X方向)正交之方向(Y方向)上延伸的實例。然而，位元線BL延伸之方向與選擇閘極電極17延伸之方向未必正交且僅必須彼此交叉。
已參看該等實施例而描述本發明。然而，本發明不限於該等實施例。舉例而言，藉由熟習此項技術者而適當地經受組件之添加或刪除或設計修改或步驟之添加或省略或條件修改的上述實施例亦包括於本發明之範疇中，只要其具有本發明之精神即可。舉例而言，在上述實施例中，已展示以線形狀而形成位元線及選擇閘極電極之實例，但本發明不限於此。
1．．．非揮發性半導體記憶裝置
2．．．非揮發性半導體記憶裝置
11．．．矽基板
12．．．背部閘極
13．．．絕緣膜
14．．．電極膜
15．．．絕緣膜
16．．．絕緣膜
17．．．選擇閘極電極
18．．．絕緣膜
19．．．堆疊本體
21．．．通孔
22．．．連通孔
23．．．U形孔
24．．．ONO膜
25．．．阻擋絕緣層
26．．．電荷儲存層
27．．．穿隧層
28．．．閘極絕緣膜
31．．．矽柱
32．．．連接構件
33．．．U形矽構件
34．．．矽柱
35．．．記憶體單元
36．．．選擇電晶體
37．．．背部閘極電晶體
38．．．記憶體串
38a．．．記憶體串
38b．．．記憶體串
38c．．．記憶體串
41．．．開口
42．．．犧牲材料
43．．．犧牲材料
101．．．非揮發性半導體記憶裝置
102．．．非揮發性半導體記憶裝置
bBL．．．位元線
bSG．．．選擇閘極電極
BL．．．位元線
SG．．．選擇閘極電極
SL．．．源極線
圖1為說明根據本發明之第一實施例之非揮發性半導體記憶裝置的透視圖。
圖2為說明根據第一實施例之非揮發性半導體記憶裝置的平面圖。
圖3為沿著圖2所示之線A-A'所截取的橫截面圖。
圖4為說明根據第一實施例之非揮發性半導體記憶裝置之一記憶體串的電路圖。
圖5為說明用於製造根據第一實施例之非揮發性半導體記憶裝置之方法之步驟的橫截面圖。
圖6為說明用於製造根據第一實施例之非揮發性半導體記憶裝置之方法之步驟的橫截面圖。
圖7為說明根據第一比較實例之非揮發性半導體記憶裝置的透視圖。
圖8為說明根據第一比較實例之非揮發性半導體記憶裝置的平面圖。
圖9為說明根據第二比較實例之非揮發性半導體記憶裝置的平面圖。
圖10為說明根據第二實施例之非揮發性半導體記憶裝置的平面圖。
1．．．非揮發性半導體記憶裝置
11．．．矽基板
12．．．背部閘極
14．．．電極膜
17．．．選擇閘極電極
31．．．矽柱
32．．．連接構件
33．．．U形矽構件
34．．．矽柱
BL．．．位元線

Claims (4)

  1. 一種非揮發性半導體記憶裝置，其包含：一堆疊本體，複數層之絕緣膜與複數層之電極膜交替地堆疊於其中；複數之選擇閘極電極，其係設置於該堆疊本體上；複數之位元線，其係設置於該等選擇閘極電極上；複數之半導體柱，其穿過該堆疊本體及該等選擇閘極電極，其上部末端連接至該等位元線；一連接構件，其連接該等半導體柱中之一者的一下部部分與該等半導體柱中之另一者的一下部部分；及一電荷儲存層，其設置於該電極膜與該半導體柱之間；上述複數層中之每一者的該電極膜經劃分以用於該等選擇閘極電極中之每一者；該等半導體柱中經由該連接構件而彼此連接之一對半導體柱穿過彼此不同之該等電極膜及彼此不同之該等選擇閘極電極；且共同地連接至該等位元線中之一者的複數之上述連接構件共同地連接至該等位元線中之另一者；其中該選擇閘極電極在與該等絕緣膜及該等電極膜之一堆疊方向正交的一第一方向上延伸，該位元線在與該堆疊方向正交且與該第一方向交叉之一第二方向上延伸，且該連接構件在與該堆疊方向正交且向該第一方向及該第二方向兩者傾斜之一方向上延伸，並且連接於相 鄰位元線之間。
  2. 如請求項1之裝置，其中彼此連接之該等半導體柱中之一對半導體柱及該連接構件係由一相同材料以整體形式形成。
  3. 如請求項1之裝置，其中該連接構件係由一半導體材料製成，且該裝置進一步包含一背部閘極，其用於控制該連接構件之一導電狀態。
  4. 如請求項3之裝置，其中該背部閘極在寫入操作中將該連接構件設定為處於一非導電狀態，且在讀取操作中將該連接構件設定為處於一導電狀態。
TW098123135A 2008-07-11 2009-07-08 非揮發性半導體記憶裝置 TWI445164B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008181084A JP5112201B2 (ja) 2008-07-11 2008-07-11 不揮発性半導体記憶装置

Publications (2)

Publication Number Publication Date
TW201021199A TW201021199A (en) 2010-06-01
TWI445164B true TWI445164B (zh) 2014-07-11

Family

ID=41506834

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098123135A TWI445164B (zh) 2008-07-11 2009-07-08 非揮發性半導體記憶裝置

Country Status (7)

Country Link
US (1) US8653577B2 (zh)
EP (1) EP2308084B1 (zh)
JP (1) JP5112201B2 (zh)
KR (1) KR20110033931A (zh)
CN (1) CN102089878B (zh)
TW (1) TWI445164B (zh)
WO (1) WO2010004706A1 (zh)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5288936B2 (ja) 2008-08-12 2013-09-11 株式会社東芝 不揮発性半導体記憶装置
JP5388537B2 (ja) * 2008-10-20 2014-01-15 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP5364342B2 (ja) 2008-11-10 2013-12-11 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP5317664B2 (ja) 2008-12-17 2013-10-16 株式会社東芝 不揮発性半導体記憶装置の製造方法
JP5383241B2 (ja) * 2009-02-16 2014-01-08 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP5380190B2 (ja) * 2009-07-21 2014-01-08 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP5044624B2 (ja) 2009-09-25 2012-10-10 株式会社東芝 不揮発性半導体記憶装置
KR101652878B1 (ko) * 2010-02-22 2016-09-01 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR101663566B1 (ko) 2010-03-03 2016-10-07 삼성전자주식회사 3차원 반도체 기억 소자 및 그 형성 방법
JP5121869B2 (ja) 2010-03-23 2013-01-16 株式会社東芝 不揮発性半導体記憶装置の製造方法
JP5072995B2 (ja) 2010-03-24 2012-11-14 株式会社東芝 不揮発性半導体記憶装置
TWI566382B (zh) 2010-05-14 2017-01-11 國立大學法人東北大學 半導體積體電路及其製造方法
KR101083637B1 (ko) * 2010-05-31 2011-11-16 주식회사 하이닉스반도체 비휘발성 메모리 장치 및 그 제조 방법
US9000509B2 (en) 2010-05-31 2015-04-07 Hynix Semiconductor Inc. Three dimensional pipe gate nonvolatile memory device
JP5330421B2 (ja) * 2011-02-01 2013-10-30 株式会社東芝 不揮発性半導体記憶装置
CN102637692B (zh) * 2011-02-10 2014-08-20 旺宏电子股份有限公司 快闪存储器结构及其制造与操作方法
KR101206506B1 (ko) * 2011-03-04 2012-11-29 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR101907446B1 (ko) * 2011-04-27 2018-10-12 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조 방법
KR20120130939A (ko) * 2011-05-24 2012-12-04 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
JP5613105B2 (ja) * 2011-05-27 2014-10-22 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US8643142B2 (en) 2011-11-21 2014-02-04 Sandisk Technologies Inc. Passive devices for 3D non-volatile memory
US8956968B2 (en) 2011-11-21 2015-02-17 Sandisk Technologies Inc. Method for fabricating a metal silicide interconnect in 3D non-volatile memory
US8951859B2 (en) 2011-11-21 2015-02-10 Sandisk Technologies Inc. Method for fabricating passive devices for 3D non-volatile memory
US8933502B2 (en) 2011-11-21 2015-01-13 Sandisk Technologies Inc. 3D non-volatile memory with metal silicide interconnect
US8946808B2 (en) * 2012-02-09 2015-02-03 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US20140077285A1 (en) * 2012-09-19 2014-03-20 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and method for manufacturing non-volatile semiconductor memory device
US8988937B2 (en) 2012-10-24 2015-03-24 Sandisk Technologies Inc. Pre-charge during programming for 3D memory using gate-induced drain leakage
JP6071524B2 (ja) * 2012-12-19 2017-02-01 株式会社東芝 不揮発性半導体記憶装置
JP2014187246A (ja) 2013-03-25 2014-10-02 Toshiba Corp 半導体装置及びその製造方法
US8982626B2 (en) 2013-06-05 2015-03-17 Sandisk Technologies Inc. Program and read operations for 3D non-volatile memory based on memory hole diameter
JP2014241180A (ja) * 2013-06-11 2014-12-25 株式会社東芝 不揮発性半導体記憶装置及びその動作方法
JP2015060602A (ja) * 2013-09-17 2015-03-30 株式会社東芝 不揮発性半導体記憶装置
CN104659203B (zh) * 2013-11-21 2018-01-05 华邦电子股份有限公司 电阻式存储元件及其操作方法
JP6230512B2 (ja) * 2014-09-10 2017-11-15 東芝メモリ株式会社 半導体メモリ
US9431419B2 (en) 2014-09-12 2016-08-30 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
CN105514109B (zh) * 2014-10-14 2018-07-31 中国科学院微电子研究所 Nand存储串及其制造方法、3d nand存储器
JP6595357B2 (ja) * 2016-02-01 2019-10-23 東芝メモリ株式会社 メモリデバイス
JP2019153626A (ja) * 2018-03-01 2019-09-12 東芝メモリ株式会社 半導体記憶装置
CN109830432B (zh) * 2019-01-02 2020-11-24 华中科技大学 一种非易失性3d nand存储器的侧墙栅电极及其制备方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0147584B1 (ko) * 1994-03-17 1998-08-01 윤종용 매몰 비트라인 셀의 제조방법
KR100209212B1 (ko) * 1996-10-22 1999-07-15 김영환 반도체메모리장치및그제조방법
KR100399436B1 (ko) * 2001-03-28 2003-09-29 주식회사 하이닉스반도체 마그네틱 램 및 그 형성방법
US6670642B2 (en) * 2002-01-22 2003-12-30 Renesas Technology Corporation. Semiconductor memory device using vertical-channel transistors
US7050330B2 (en) * 2003-12-16 2006-05-23 Micron Technology, Inc. Multi-state NROM device
JP5016832B2 (ja) * 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2007317874A (ja) * 2006-05-25 2007-12-06 Toshiba Corp 不揮発性半導体記憶装置
JP2007320215A (ja) 2006-06-02 2007-12-13 Sumitomo Light Metal Ind Ltd プレコートアルミニウム合金板
CN100561740C (zh) * 2006-06-12 2009-11-18 中芯国际集成电路制造(上海)有限公司 半导体存储器件及其制造方法
US7851848B2 (en) * 2006-11-01 2010-12-14 Macronix International Co., Ltd. Cylindrical channel charge trapping devices with effectively high coupling ratios
JP5221024B2 (ja) * 2006-11-06 2013-06-26 株式会社Ｇｅｎｕｓｉｏｎ 不揮発性半導体記憶装置
JP4455615B2 (ja) 2007-06-20 2010-04-21 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP5142692B2 (ja) * 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
JP5430890B2 (ja) * 2008-07-25 2014-03-05 株式会社東芝 半導体記憶装置
JP5364342B2 (ja) * 2008-11-10 2013-12-11 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP5317664B2 (ja) * 2008-12-17 2013-10-16 株式会社東芝 不揮発性半導体記憶装置の製造方法
JP5044624B2 (ja) * 2009-09-25 2012-10-10 株式会社東芝 不揮発性半導体記憶装置
JP5072995B2 (ja) * 2010-03-24 2012-11-14 株式会社東芝 不揮発性半導体記憶装置

Also Published As

Publication number Publication date
EP2308084B1 (en) 2014-10-08
WO2010004706A1 (en) 2010-01-14
TW201021199A (en) 2010-06-01
EP2308084A4 (en) 2012-05-23
CN102089878B (zh) 2013-10-30
EP2308084A1 (en) 2011-04-13
KR20110033931A (ko) 2011-04-01
JP5112201B2 (ja) 2013-01-09
US8653577B2 (en) 2014-02-18
US20110127597A1 (en) 2011-06-02
JP2010021390A (ja) 2010-01-28
CN102089878A (zh) 2011-06-08

Similar Documents

Publication Publication Date Title
TWI445164B (zh) 非揮發性半導體記憶裝置
US9818757B2 (en) Semiconductor device
JP5259552B2 (ja) 不揮発性半導体記憶装置及びその駆動方法
JP5383241B2 (ja) 不揮発性半導体記憶装置及びその製造方法
US10923489B2 (en) Three-dimensional semiconductor devices including vertical structures
TWI580011B (zh) 非揮發性半導體記憶裝置
US9893076B2 (en) Access transistor of a nonvolatile memory device and method for fabricating same
US10008509B2 (en) Non-volatile semiconductor memory device
US8314455B2 (en) Non-volatile semiconductor storage device
US9343152B2 (en) Cell array with a manufacturable select gate for a nonvolatile semiconductor memory device
US8884355B2 (en) Nonvolatile semiconductor memory device and method for manufacturing same
TWI361475B (zh)
US8575675B2 (en) Nonvolatile memory device
JP4866652B2 (ja) 半導体記憶装置
US10903233B2 (en) Semiconductor memory device and manufacturing method of semiconductor memory device
US8687425B2 (en) Nonvolatile memory device, method for operating the same, and method for fabricating the same
CN111370425A (zh) 半导体存储器装置及制造半导体存储器装置的方法
KR20090037690A (ko) 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법
US20190287979A1 (en) Nonvolatile semiconductor memory device
CN115117084A (zh) 半导体存储装置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees