CN109830432B - 一种非易失性3d nand存储器的侧墙栅电极及其制备方法 - Google Patents

Abstract

本发明公开了一种非易失性3D NAND存储器的侧墙栅电极及其制备方法，包括通过控制电流强度和氧化铝模板先制备好n个依次成阶梯状排列的栅电极侧墙单元，每个栅电极单元为侧墙结构；侧墙栅电极的上表面用于连接栅层，下表面用于连接字线。本发明提供的侧墙栅电极结构呈阶梯状连接不同的超高堆叠且相对应的栅层，且叠层中非相对应的栅层与栅电极之间通过绝缘层隔离，适用于解决超高层堆叠的非易失性3D NAND存储器反复施加高电压造成控制栅层与栅电极熔断、虚接等器件失效问题。

Description

一种非易失性3D NAND存储器的侧墙栅电极及其制备方法

技术领域

本发明属于微电子器件技术领域，更具体地，涉及一种非易失性3D NAND存储器的侧墙栅电极及其制备方法。

背景技术

为了满足高效及廉价的微电子产业的发展，半导体存储器需要具有更高的集成密度。高密度对于半导体产品成本的降低至关重要。对于传统的二维及平面半导体存储器，它们的集成密度主要取决于单个存储器件所占的单位面积，集成度非常依赖于掩膜工艺的好坏。但是，即使不断用昂贵的工艺设备来提高掩膜工艺精度，集成密度的提升依旧是非常有限的。尤其是随着摩尔定律的发展，在22nm工艺节点以下，平面半导体存储器面临各类尺寸效应，散热等问题，亟需解决。

作为克服这种二维极限的替代，3D NAND存储器被提出。3D NAND存储器，需要具有可以获得更低制造成本的工艺，并且能够得到可靠的器件结构。在三维NAND(not and，非并)型存储器中，BiCS(Bit Cost Scalable)被认为是一种可以减少每一位单位面积的三维非易失性存储器技术。此项技术通过通孔和拴柱的设计来实现，并且在2007年的VLSI技术摘要年会中发表。在非易失性半导体存储器中采用BiCS技术后，不仅使得此存储器具有三维结构，并且使得数据存储位的减少与层架的堆叠层数成正比。但是由于此特殊的器件结构，现在此结构中仍有许多问题需要解决。

其中存在的问题主要体现在如何将存储单元同驱动电路相兼容。在BiCS的存储器中，尽管存储单元阵列被设计为三维结构，但是外围电路的设计仍然保持传统的二维结构设计。因此在此三维NAND存储器中，需连通至字线的栅层通过设计刻蚀成阶梯状台阶，再制备连接栅层和字线的栅电极结构。而随着堆叠层数的大幅度提高，在反复擦写过程中需要加大电压，从而极易造成贯穿联通部分的熔断、虚接等器件失效问题。

发明内容

针对现有技术的缺陷，本发明的目的在于提供一种非易失性3D NAND存储器的侧墙栅电极及其制备方法，在保证控制栅层的电势平衡基础上，解决堆叠层数不断增加到一定数量后出现的贯穿联通部分承受高压而出现熔断、虚接等器件失效问题。

本发明提供了一种非易失性3D NAND存储器的栅电极侧墙的制备方法，包括下述步骤：

(1)制备栅电极阵列

(1.1)在已经制备好字线和位线的衬底上放置多孔氧化铝模板，并置于相应的电化学反应溶液中。其中多孔氧化铝模板的孔洞先利用化学溶液形成多栅结构，宽度为5nm～100nm，多孔氧化铝模板的栅与字线对准；

(1.2)在多孔氧化铝模板内通过电化学沉积形成n个栅电极侧墙，依次为第一栅电极侧墙、第二栅电极侧墙、……第n栅电极侧墙，第一栅电极侧墙、第二栅电极侧墙……第i栅电极侧墙……以及第n栅电极侧墙依次成阶梯状，高度由低到高，其中i＝3、4、……n，n为字线的数目，n为正整数；其中电化学反应溶液内置石墨电极，且将每个字线连接处外接不同激励源，通过调控激励源大小来调控与不同字线接触的氧化铝模板孔内栅电极侧墙的沉积速率及高度；

(1.3)通过氢氧化钠腐蚀去除氧化铝模板；

(2)制备与第一栅电极侧墙连接的第一控制栅层

(2.1)在栅电极侧墙阵列上沉积绝缘层至覆盖住第n栅电极侧墙，通过CMP平整绝缘层的上表面；

(2.2)与第一字线对准进行一次光刻和刻蚀，直至裸露出第一栅电极侧墙；

(2.3)在裸露的第一栅电极侧墙的表面沉积与栅电极侧墙相同的导电材料，形成与衬底表面平行且与第一栅电极侧墙相连的第一控制栅层；

(3)制备非易失3D NAND存储器的侧墙栅电极

重复上述步骤，在第i层栅层制备完成后沉积绝缘介质至完全覆盖第n栅电极侧墙。与第i+1条字线对准进行光刻和绝缘层刻蚀，并在裸露第n栅电极侧墙的上表面沉积导电材料形成与之连接的第i+1控制栅层，形成了所述非易失性3D NAND存储器的侧墙栅电极。

进一步地，在第n控制栅层的制备中可以不用采用光刻，直接进行选择性刻蚀，裸露出第n栅电极侧墙，并沉积与第n栅电极侧墙相同的导电材料形成第n控制栅层。

其中，绝缘材料为二氧化硅、氮化硅或氮氧化硅；导电材料包括一种或多种导体或半导体材料，譬如掺杂多晶硅、钨、铜、铝、钽、钛、钴、氮化钛或者它们的合金。

作为本发明的另一方面，本发明还提供了一种采用上述的制备方法形成的非易失性3D NAND存储器的栅电极，包括n个阶梯状排列的栅电极侧墙，每个栅电极单元为侧墙结构。此侧墙结构的下表面与字线上表面接触，上表面连接栅层，第一栅电极连接第一控制栅层。

本发明通过将栅电极阵列柱改变成侧墙设计，保证了控制栅层的电势平衡。并且此侧墙结构可以增大贯穿连接部分的接触面积，简化后续工艺设计。同时，栅电极侧墙增加了与控制栅层的接触面积，解决了堆叠层数增加到一定程度后，栅电极与控制栅层的连接部分由于承受高压而出现的熔断、虚接等器件失效问题。

附图说明

图1是本发明实施例提供的非易失性3D NAND存储器的结构示意图；

图2(a)是本发明实施例提供的非易失性3D NAND存储器的结构俯视图；

图2(b)是本发明实施例提供的非易失性3D NAND存储器的结构剖面图；

图3是本发明实施例提供的非易失性3D NAND存储器的栅电极的制备方法步骤一中多孔氧化铝与衬底结合的示意图；

图4是本发明实施例提供的非易失性3D NAND存储器的栅电极的制备方法的步骤一中通过栅电极侧墙结构示意图；

图5是本发明实施例提供的非易失性3D NAND存储器的栅电极的制备方法的步骤一中氧化铝模块去除步骤示意图；

图6是本发明实施例提供的非易失性3D NAND存储器的栅电极的制备方法的步骤二中第一绝缘材料沉积步骤示意图；

图7是本发明实施例提供的非易失性3D NAND存储器的栅电极的制备方法的步骤二中第一栅电极侧墙结构示意图；

图8是本发明实施例提供的非易失性3D NAND存储器的栅电极的制备方法的步骤二中第一控制栅层结构示意图；

图9是本发明实施例提供的非易失性3D NAND存储器的栅电极的制备方法的步骤三中第二绝缘材料沉积步骤示意图；

图10是本发明实施例提供的非易失性3D NAND存储器的栅电极的制备方法的步骤三中第二栅电极侧墙结构示意图；

图11是本发明实施例提供的非易失性3D NAND存储器的栅电极的制备方法的步骤三中第二控制栅层结构示意图；

图12是本发明实施例提供的非易失性3D NAND存储器的栅电极的制备方法的步骤三中第三绝缘材料沉积步骤示意图；

图13是本发明实施例提供的非易失性3D NAND存储器的栅电极的制备方法的步骤三中第三栅电极侧墙结构示意图；

图14是本发明实施例提供的非易失性3D NAND存储器的栅电极的制备方法的步骤三中第三控制栅层结构；

图15是本发明实施例提供的非易失性3D NAND存储器的栅电极的制备方法的步骤三中第四绝缘材料沉积步骤示意图；

图16是本发明实施例提供的非易失性3D NAND存储器的栅电极的制备方法的步骤三中第四栅电极侧墙结构示意图；

图17是本发明实施例提供的非易失性3D NAND存储器的栅电极的制备方法的步骤三中第四控制栅层结构示意图；

图中，WLO、WL1、WL2、WL3为字线；100为衬底；200为多孔氧化铝模板；110a、111a、112a、113a依次为第一至第四控制栅层；110b、111b、112b、113b依次为第一至第四栅电极侧墙。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

本发明实施例提供的制备方法具体步骤如下：

如图1，图2(a)，图2(b)所示，此栅电极为侧墙状的阶梯结构，从低到高沿x方向排列，内藏于多层堆叠的栅层和绝缘层中。每一个栅电极侧墙具有上下表面，其中栅电极侧墙的上表面与相对应栅层连接，下表面与对应的字线连接。

在此实施方式中栅电极的结构可以通过详细的工艺制备流程来进行描述，现结合图3至图8详述其制备方法的步骤如下：

第一步：如图3所示，在衬底100上形成位线BL和字线WL0、WL1、WL2、WL3。字线图案可以通过RIE刻蚀形成平行于衬底的凹槽，沉积相应材料填充满凹槽，通过CMP抛光表面，最后形成条状的字线WL0、WL1、WL2、WL3，其中字线宽度为20nm～110nm。

第二步：在已经制备好字线WL和位线BL的衬底100上放置多孔氧化铝模板200，孔径为5nm～100nm，孔间距为10nm～500nm，孔深大于100nm，多孔氧化铝模板200的孔与字线WL对准，并置于相应的电化学反应溶液中，电化学反应溶液内置石墨电极，且将每个字线连接处外接不同激励源，通过调控激励源大小来调控与不同字线接触的多孔氧化铝模板200栅内栅电极侧墙的沉积速率及高度，如图4所示，最终形成与字线数目相同的栅电极侧墙110b、111b、112b、113b。随后如图5所示，去除多孔氧化铝模板200。

第三步：如图6所示，沉积第一层绝缘材料300至覆盖第四栅电极侧墙113b，通过CMP平整填充材料的表面。与第一条字线WL0对准进行光刻和刻蚀，直至裸露出第一栅电极侧墙110b，如图7所示。在裸露的第一栅电极侧墙110b的表面沉积与栅电极侧墙相同的导电材料，形成与衬底100表面平行且与第一栅电极侧墙110b相连的第一控制栅层110a，如图8所示。

第四步：依照上述第一控制栅层的制备方式依次完成剩余控制栅层的制备，具体的制备过程如图9至17所示。最终形成阶梯状垂直衬底的栅电极。其中栅电极有两端，栅电极的第一端与字线WL接触对齐，栅电极的第二端与相应的栅层接触。从而通过栅极电极来实现存储单元和外围选通电路的连通。

在上述的步骤三中，沉积的方法可以采用溅射、CVD、MBE等。沉积形成第一层栅电极侧墙的材料为导电性较强的材料例如掺杂多晶硅、钨、铜、铝、钽、钛、钴、氮化钛或者它们的合金。

此栅电极的制备不同于现有结构中的阶梯栅层的制备，需要完成器件的制备后再进行与外围电路的连接制备。采用上述的方法可以在预先制备好的外围电路衬底上来进行后续的器件制备工艺，从而减少后程外围电路制备对于3D NAND存储器件形成产生污染等不良因素的引入。

本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (6)

1.一种非易失性3D NAND存储器的侧墙栅电极的制备方法，其特征在于，包括下述步骤：

(1)制备栅电极阵列

(1.1)在已经制备好字线和位线的衬底(100)上放置多孔氧化铝模板(200)，所述多孔氧化铝模板(200)的栅与所述字线对准；

(1.2)在所述多孔氧化铝模板(200)内通过电化学沉积形成n个栅电极侧墙，依次为第一栅电极侧墙(110b)、第二栅电极侧墙(111b)、……第n栅电极侧墙(11(n-1)b)；所述第一栅电极侧墙(110b)、第二栅电极侧墙(111b)……第i栅电极侧墙(11(i-1)b)……以及第n栅电极侧墙(11(n-1)b)依次成阶梯状，高度由低到高；

其中i＝3、4、……n；n为字线的数目，n为正整数；

(1.3)通过氢氧化钠溶液腐蚀去除所述多孔氧化铝模板(200)；

(2)制备与所述第一栅电极侧墙(110b)连接的第一控制栅层(110a)

(2.1)在所述栅电极阵列上沉积绝缘层(300)至覆盖住第n栅电极侧墙(11(n-1)b)，通过CMP平整所述绝缘层(300)的上表面；

(2.2)与第一条字线WL0对准进行一次光刻和刻蚀，直至裸露出第一栅电极侧墙(110b)；

(2.3)在所述裸露的第一栅电极侧墙(110b)的表面沉积与第一栅电极侧墙(110b)相同的导电材料，形成与衬底(100)表面平行且与第一栅电极侧墙(110b)相连的第一控制栅层(110a)；

(3)制备非易失性3D NAND存储器的侧墙栅电极

重复上述步骤，在第i层控制栅层制备完成后沉积绝缘材料至完全覆盖第n栅电极侧墙(11(n-1)b)，与第i+1条字线WL(i)对准进行一次光刻和刻蚀，并在裸露第i+1栅电极侧墙(11(i)b)的上表面沉积相同的导电材料形成与之连接的第i控制栅层(11(i)a)，形成了所述非易失性3D NAND存储器的侧墙栅电极。

2.如权利要求1所述的制备方法，其特征在于，第n控制栅层的制备中不用采用光刻，进行选择性刻蚀，裸露出第n栅电极侧墙，并沉积与第n栅电极侧墙相同的导电材料形成第n控制栅层。

3.如权利要求1所述的制备方法，其特征在于，所述多孔氧化铝模板的孔径为5nm～100nm，孔间距为10nm～500nm，孔深大于100nm。

4.如权利要求1所述的制备方法，其特征在于，所述绝缘材料为二氧化硅、氮化硅或氮氧化硅。

5.如权利要求1所述的制备方法，其特征在于，所述导电材料包括一种或多种导体或半导体材料。

6.一种采用权利要求1至5中任一项所述的制备方法形成的非易失性3D NAND存储器的栅电极，其特征在于，包括n个阶梯状排列的栅电极侧墙，每个栅电极为侧墙结构，所述侧墙栅电极的上表面用于连接栅层，下表面用于连接字线。

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