CN108630706A - 制作三维存储器的字线连接区的方法及三维存储器 - Google Patents

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Abstract

本发明涉及一种形成三维存储器的字线连接区的方法以及三维存储器。该方法包括以下步骤：提供半导体结构，所述半导体结构具有衬底、覆盖所述衬底的堆叠层和覆盖所述堆叠层的硬掩模层，所述堆叠层包括交替堆叠的多个第一材料层和多个第二材料层；图案化所述硬掩模层以形成多个开口，所述多个开口暴露所述堆叠层；通过所述多个开口在所述堆叠层中形成多个接触孔，所述多个接触孔的每个接触孔分别到达各自预定深度的第一材料层；在所述多个接触孔的每个接触孔侧壁形成绝缘层；以及在所述多个第二材料层之间形成多个导电层，且在所述多个接触孔的每个接触孔中形成接触部。本发明能够避免接触部偏离对应的阶梯结构导致的缺陷。

Description

制作三维存储器的字线连接区的方法及三维存储器
技术领域
本发明主要涉及半导体制造方法，尤其涉及一种制作三维存储器的字线连接区的方法及三维存储器。
背景技术
为了克服二维存储器的限制，业界已经研发了具有三维(3D)结构的存储器，通过将存储器单元三维地布置在衬底之上来提高集成密度。
在例如3D NAND闪存的三维存储器中，存储阵列可包括核心(core)区和阶梯(stair step,SS)区。阶梯区用来供存储阵列各层中的控制栅引出接触部，作为字线连接区。这些控制栅作为存储阵列的字线，执行编程、擦写、读取等操作。
在3D NAND闪存的制作过程中，在阶梯区的各级阶梯结构上刻蚀形成接触孔，然后填充接触部，从而引出控制栅的电信号。在实际生产过程中，接触孔恰好落在阶梯结构并不容易实现。刻蚀不全(Underetch)或刻蚀穿通(Punch Through)是普遍发生的缺陷。
另一方面，阶梯区的形成过程中，保持各个阶梯结构的特征尺寸的一致性，以及接触部与阶梯结构的对准也非常关键。接触部偏离对应的阶梯结构也是普遍发生的缺陷。
发明内容
本发明提供一种在制作三维存储器的字线连接区的方法及三维存储器，可以克服字线连接区的刻蚀缺陷和接触部对准等问题。
本发明为解决上述技术问题而采用的技术方案是一种形成三维存储器的字线连接区的方法，包括以下步骤：提供半导体结构，所述半导体结构具有衬底、覆盖所述衬底的堆叠层和覆盖所述堆叠层的硬掩模层，所述堆叠层包括交替堆叠的多个第一材料层和多个第二材料层；图案化所述硬掩模层以形成多个开口，所述多个开口暴露所述堆叠层；通过所述多个开口在所述堆叠层中形成多个接触孔，所述多个接触孔的每个接触孔分别到达各自预定深度的第一材料层；在所述多个接触孔的每个接触孔侧壁形成绝缘层，每个接触孔中的所述绝缘层暴露所述每个接触孔中预定深度的第一材料层；以及去除所述堆叠层中的所述多个第一材料层，将导电材料填充至所述堆叠层的所述多个第二材料层之间的空隙和所述多个接触孔，使得在所述多个第二材料层之间形成多个导电层，且在所述多个接触孔的每个接触孔中形成接触部。
在本发明的一实施例中，所述硬掩模层的材料为多晶硅。
在本发明的一实施例中，所述衬底中具有第一掺杂类型的深阱。
在本发明的一实施例中，通过所述多个开口在所述堆叠层中形成多个接触孔的方法包括依次形成所述多个接触孔，其中形成所述多个接触孔的其中一第一接触孔的方法包括：在所述半导体结构上形成第一光阻图案，所述第一光阻图案暴露所述多个开口中的第一开口；通过所述第一开口在所述堆叠层中形成第一接触孔，所述第一接触孔到达第一预定深度的第一材料层。
在本发明的一实施例中，通过所述多个开口在所述堆叠层中形成多个接触孔的步骤包括同时形成所述多个接触孔，设所述多个接触孔的数量为N，形成所述N个接触孔中的第i个接触孔的步骤包括：在所述半导体结构上形成第i个光阻图案，所述第i个光阻图案暴露所述多个开口中的第1至第i个开口；通过所述第i开口在所述堆叠层中形成第i接触孔，所述第i接触孔为第1深度；且通过所述第1至第i-1个开口分别将第1个至第i-1个接触孔加深为第i深度至第2深度；其中i＝1,2,3,…,N。
在本发明的一实施例中，所述第i个光阻图案是由第i-1个光阻图案通过光阻修剪的方式形成。
在本发明的一实施例中，在图案化所述硬掩模层时，所述堆叠层的上表面是平整的。
在本发明的一实施例中，在所述多个接触孔的每个接触孔中形成接触部的步骤是与在所述多个第二材料层之间形成多个导电层的步骤同时进行。
在本发明的一实施例中，通过从上表面贯穿所述堆叠层的狭槽去除所述堆叠层中的所述多个第一材料层后，将所述导电材料填充至所述堆叠层以一并形成所述导电层和所述接触部。
本发明还提出一种三维存储器，包括核心区和字线连接区，所述字线连接区包括衬底和位于所述衬底上的堆叠层，所述堆叠层包括交替堆叠的导电层和介质层，所述堆叠层中具有多个接触部，所述多个接触部的每个接触部分别与各自预定深度的导电层接触，其中每个接触部贯穿对应的导电层之上的一个或多个导电层和/或介质层，且每个接触部的侧壁和被所述每个接触部贯穿的导电层之间具有绝缘层。
在本发明的一实施例中，所述堆叠层的上表面是平整的。
在本发明的一实施例中，每个所述导电层和每个所述介质层在所述字线连接区的沿字线方向连续地延伸。
在本发明的一实施例中，所述衬底中具有第一掺杂类型的深阱。
在本发明的一实施例中，所述堆叠层中具有栅极隔槽，所述栅极隔槽内设有绝缘层和位于所述绝缘层内的阵列共源极。
在本发明的一实施例中，所述多个接触部与所述导电层一体成型。
在本发明的一实施例中，所述导电层和所述接触部的材料为金属或金属氧化物。
在本发明的一实施例中，所述绝缘层的材料为氧化硅、氮化硅、氮氧化硅、碳化硅或氧化铝。
在本发明的一实施例中，所述介质层的材料为氧化硅、未掺杂多晶硅、非晶硅或非晶碳。
在本发明的一实施例中，所述三维存储器为电荷俘获型三维NAND存储器。
本发明由于采用以上技术方案，不再形成阶梯结构，因此不存在阶梯结构与接触部对准的问题，避免了接触部偏离对应的阶梯结构导致的缺陷。进一步，形成接触孔的过程可以通过选择性刻蚀堆叠层中的材料层，容易控制接触孔的深度，避免了刻蚀穿通的问题。另外，由于接触部之间的距离可以更近，因此本发明的三维存储器及其制作方法的字线连接区在字线方向的尺寸可以更小。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1是三维存储器的剖面示意图。
图2是本发明第一实施例的形成三维存储器的字线连接区的方法流程图。
图3A-3F是本发明第一实施例的形成三维存储器的字线连接区的方法的示例性过程中的剖面示意图。
图4A-4D是本发明一实施例的形成多个接触孔的方法的示例性过程中的剖面示意图。
图5A-5F是本发明另一实施例的形成多个接触孔的方法的示例性过程中的剖面示意图。
图6是作为比较的三维存储器的阶梯区形成接触孔时发生刻蚀穿通和接触部未对准的剖面示意图。
具体实施方式
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。
在详述本发明实施例时，为便于说明，表示器结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
如图1所示，在例如浮栅型3D NAND闪存的三维存储器10中，包括存储阵列100和周边区200。存储阵列100可包括核心(core)区110和阶梯(Stair Step,SS)区120。阶梯区120用来供存储阵列100各层中的控制栅101引出接触部102。这些控制栅101作为存储阵列100的字线，执行编程、擦写、读取等操作。
在刻蚀用于引出接触部102的接触孔时，希望接触孔刚好停留在控制栅101的表面，至少不用穿过控制栅101。以图6为例，希望如底层阶梯121那样刻蚀良好而使得接触部102a正常接触，而不像高层阶梯123(或122)那样出现了刻蚀穿通，导致接触部102c(或102b)穿过意图停留的控制栅101b而到达控制栅101a。另外，也不希望像阶梯122那样出现接触部102b与控制栅不对准的情况。
本发明的一些实施例描述制作三维存储器的字线连接区的方法，可以克服字线连接区的刻蚀缺陷和接触部对准等问题。
图2是本发明第一实施例的形成三维存储器的字线连接区的流程图。图3A-3F是本发明第一实施例的在形成三维存储器的字线连接区的方法的示例性过程示意图。下面参考图2-3F所示描述本实施例的形成字线连接区的方法。
在步骤202，提供半导体结构。
此半导体结构是将被用于后续制程以最终形成三维存储器的结构的至少一部分。半导体结构可包括阵列区(array)，阵列区可包括核心区(core)和字线连接区。核心区是包括存储单元的区域，字线连接区是包括字线连接电路的区域。从垂直方向看，阵列区可具有衬底和覆盖衬底的堆叠层。在核心区的堆叠层上可能形成有沟道孔阵列或者尚未形成有沟道孔阵列。需要指出的是，在本实施例中，在字线连接区的堆叠层上不必形成常规的阶梯结构。堆叠层中的各层可以大体上沿着字线方向(图1中的水平方向)连续地延伸，而不被阶梯结构中断。由于不具有阶梯结构，整个堆叠层的上表面是平整的。堆叠层可包括交替堆叠的多个第一材料层和多个第二材料层。堆叠层上可覆盖硬掩模层，用于后续工艺。
在图3A所示例的半导体结构的剖面图中，半导体结构300a可包括衬底310、堆叠层320以及硬掩模层330。衬底310典型的为含硅的衬底，例如Si、SOI(绝缘体上硅)、SiGe、Si:C等，尽管这并非限定。堆叠层320为第一材料层321和第二材料层322交替层叠的叠层。例如，第一材料层321和第二材料层322是氮化硅和氧化硅的组合、氧化硅与(未掺杂)多晶硅或非晶硅的组合、氧化硅或氮化硅与非晶碳的组合等等。以氮化硅和氧化硅的组合为例，可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，依次在衬底310上交替沉积氮化硅(例如，第一材料层321)和氧化硅(例如，第二材料层322)，形成该堆叠层320。在本实施例中，堆叠层320表面为第二材料层322，例如氧化硅。
硬掩模层330覆盖在堆叠层320上，可以在刻蚀接触孔时保护堆叠层320的其他区域。硬掩模层330的材料例如为多晶硅、氧化铝(Al2O3)或者金属。
尽管在此描述了初始的半导体结构的示例性构成，但可以理解，一个或多个特征可以从这一半导体结构中被省略、替代或者增加到这一半导体结构中。例如衬底310中可包括第一掺杂类型的深阱，第一掺杂类型例如为N型。此外，所举例的各层的材料仅仅是示例性的，例如第一材料层321和第二材料层322还可以选用电荷俘获型(charge trap flash,CTF)三维NAND存储器中可用的其他材料。
在步骤204，图案化硬掩模层以形成多个开口，多个开口暴露堆叠层。
在此步骤中，可选择性去除硬掩模层的一部分以形成预定的图案，这一图案包括多个暴露堆叠层的开口。这些开口用于在后续工艺中去除堆叠层的一部分以形成接触孔。
图案化硬掩模层的方法可包括但不限于光刻和刻蚀。
在图3B所示例的半导体结构300b的剖面图中，得到硬掩模图案330a，其具有3个开口331、332和333。可以理解，开口的数量与最终形成的三维存储器中的控制栅的数量有关，而不限于在此例举的数量。各开口331-333之间具有间隔，开口的位置与接触部被设定的位置有关。
在步骤206，通过多个开口在堆叠层中形成多个接触孔，多个接触孔的每个接触孔分别到达各自预定深度的第一材料层。
在此步骤中，从各个开口处去除堆叠层的材料，从而形成各个接触孔。各个接触孔具有各自的预定深度，分别到达各自的第一材料层。通常而言，各个接触孔到达不同的第一材料层，从而允许后续的各个接触部与不同的第一材料层电性接触。
可以通过选择性刻蚀来形成各个接触孔。
在图3C所示例的半导体结构300c的剖面图中，在各个开口331-333处分别向下形成了接触孔341、342和343。接触孔341、342和343具有各自的预定深度d1,d2和d3，并分别到达不同的第一材料层321a、321b和321c。可以通过分别选择性刻蚀第一材料层和第二材料层来在各开口331-333处形成接触孔。具体地说，先选择对第一材料层刻蚀率高而对第二材料层刻蚀率低的方式刻蚀第一材料层，再选择对第二材料层刻蚀率高而对第一材料层刻蚀率低的方式刻蚀第二材料层。
在步骤208，在多个接触孔的每个接触孔侧壁形成绝缘层，每个接触孔中的绝缘层暴露每个接触孔中预定深度的第一材料层。
在此步骤中，在每个接触孔的侧壁形成绝缘层，而在接触孔的底部不形成绝缘层，从而暴露接触孔中预定深度的第一材料层。
在图3D所示例的半导体结构300d的剖面图中，分别在各接触孔341-343的侧壁形成绝缘层351、352和353，而在各接触孔341-343的底部不形成绝缘层，从而分别暴露接触孔341-343中预定深度的第一材料层321a、321b和321c。
在此，绝缘层351-353的材料可选自各种材料，例如氧化硅、氮化硅、氮氧化硅、碳化硅以及氧化铝等。形成绝缘层351-353的方式可包括沉积，例如原子层沉积。
在步骤210，将堆叠层中的多个第一材料层替换为导电层，且在多个接触孔的每个接触孔中形成接触部。
在此步骤中，可以在同一工序中形成用于替换第一材料层的导电层和接触部。同一工序形成导电层和接触部有利于节约工序和制造成本。
具体而言，可以先从堆叠层中去除多个第一材料层，然后填充堆叠层以一并形成导电层和接触部。
在图3E所示例的半导体结构300e的剖面图中，去除了堆叠层320中的第一材料层321，从而在第二材料层322之间形成空隙S。在此步骤中，硬掩模图案330a可以一并被去除。去除第一材料层的方式例如是湿法刻蚀。可以通过从上表面贯穿堆叠层320的狭槽360(例如，栅极隔槽(Gate Line Slit,GLS))来进行湿法刻蚀。
在图3F所示例的半导体结构300e的剖面图中，在堆叠层320中填充导电材料，导电材料会进入堆叠层320的空隙S中填充了导电层323，同时进入接触孔341-343，分别形成接触部371、372和373。可以理解，各接触部371、372和373中可以有空隙，只要不影响接触部的导电性能。
在此步骤中，通过填充接触部，为各导电层323提供导电路径。
接触部的材料例如是金属，如钨(W)。
在此使用了流程图用来说明根据本申请的实施例的方法所执行的操作。应当理解的是，前面的操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。
上述实施例所形成的半导体结构，再经过后续的常规步骤，即可得到三维存储器。在此参考本实施例所形成的半导体结构300f描述根据本发明一实施例的三维存储器。本实施例的三维存储器的类型可为电荷俘获型三维NAND存储器。三维存储器可包括核心区和字线连接区，字线连接区包括衬底310和位于衬底上的堆叠层320，堆叠层320可包括交替堆叠的导电层323和介质层322。堆叠层320中具有多个接触部，如接触部371、372和373。多个接触部的每个接触部分别与各自预定深度的导电层，如导电层323a、323b和323c接触。每个接触部贯穿对应的导电层之上的一个或多个导电层和/或介质层。如接触部371贯穿导电层323a之上的2个导电层和2个介质层，接触部372贯穿导电层323b之上的1个导电层和2个介质层。接触部373贯穿导电层323c之上的1个介质层。由于各接触部贯穿了不希望电性接触的导电层，因此每个接触部的侧壁与被该接触部贯穿的导电层之间具有绝缘层。例如接触部371与导电层323a之上的两层导电层323b和323c之间有绝缘层351。接触部372与导电层323b之上的一层导电层323c之间有绝缘层352。出于方便制作的需要，在各接触部的整个侧壁与被该接触部贯穿的导电层、介质层之间都具有绝缘层，如图中的351、352和353所示。
在此，导电层323，如导电层323a、323b和323c将作为三维存储器的控制栅。
在本实施例中，三维存储器在字线连接区的堆叠层320的上表面可以是平整的，而不像传统字线连接区那样形成阶梯结构。在堆叠层320，每个导电层323和每个介质层322在字线连接区的沿字线方向(图中水平方向)连续地延伸。可以理解，从俯视角度看，堆叠层320中可能会有一些圆形或者条形的结构，但导电层323和介质层322仍然大致上连续地延伸。
在一个实施例中，堆叠层320中可具有阵列共源极(Array Common Source,ACS)，阵列共源极可形成于如图3F所示的栅极隔槽360中。阵列共源极与栅极隔槽360之间有绝缘层，即阵列共源极位于绝缘层内。
在本实施例的三维存储器及其制作方法中，不再形成阶梯结构，因此不存在阶梯结构与接触部对准的问题，避免了接触部偏离对应的阶梯结构导致的缺陷。另一方面，形成接触孔的过程可以通过选择性刻蚀堆叠层中的材料层，容易控制接触孔的深度，避免了刻蚀穿通的问题。另外，由于接触部之间的距离可以更近，因此本实施例的三维存储器及其制作方法的字线连接区在字线方向的尺寸可以更小。
图6是作为比较的三维存储器的阶梯区形成接触孔时发生刻蚀穿通和接触部未对准的剖面示意图。如图6所示，高层阶梯123(或122)出现了刻蚀穿通，导致接触部102c(或102b)穿过意图停留的控制栅101b而到达控制栅101a。阶梯122出现了接触部102b与控制栅不对准的情况。反观本申请的图3F，刻蚀穿通和接触部未对准的情况都不会出现。
下面列举一些进一步的细节，以帮助本领域技术人员容易理解并实施本发明，然而可以理解，即使没有下面的细节，本领域技术人员也能够理解并实施本发明。
概要而言，图2所示的步骤206中，通过多个开口在堆叠层中形成多个接触孔的方法可以包括依次形成多个接触孔。形成其中一接触孔(在此称为第一接触孔)的方法可包括在半导体结构上形成第一光阻图案，第一光阻图案暴露多个开口中的第一开口，接着通过第一开口在堆叠层中形成第一接触孔，第一接触孔到达第一预定深度的第一材料层。
图4A-4D是本发明一实施例的形成多个接触孔的方法的示例性过程中的剖面示意图。本发明中形成多个接触孔的步骤，例如图2所示的步骤206可以参考图4A-4D的方法实施。首先如图4A所示，半导体结构400a可包括衬底410、堆叠层420和硬掩模层430。硬掩模层430上可形成第一开口431、第二开口432和第三开口433。首先，在半导体结构400a上形成第一光阻图案450a，第一光阻图案450a暴露多个开口中的第一开口431。接着如图4B的半导体结构400b所示，通过第一开口431在堆叠层420中形成第一接触孔441，第一接触孔441到达第一预定深度的第一材料层421a。然后如图4C所示，在半导体结构400c上形成第二光阻图案450b，第二光阻图案450b暴露多个开口中的第二开口432。接着通过第二开口432在堆叠层420中形成第二接触孔442，第二接触孔442到达第二预定深度的第二材料层421b。重复同样过程，如图4D所示，在半导体结构400d上形成第三光阻图案450c，第三光阻图案450c暴露多个开口中的第三开口433。接着通过第三开口433在堆叠层420中形成第三接触孔443，第三接触孔443到达第三预定深度的第二材料层421c。
作为替代，不是依次形成各个接触孔，而是同时形成各个接触孔。具体来说，假设多个接触孔的数量为N，形成N个接触孔中的第i个接触孔的步骤包括：在半导体结构上形成第i个光阻图案，第i个光阻图案暴露多个开口中的第1至第i个开口；通过第i开口在堆叠层中形成第i接触孔，第i接触孔为第1深度；且通过第1个、第2个……、至第i-1个开口分别将第1个、第2个……、至第i-1个接触孔分别加深为第i深度、第i-1深度、……、第2深度；其中i＝1,2,3,…,N。
图5A-5F是本发明另一实施例的形成多个接触孔的方法的示例性过程中的剖面示意图。本发明中形成多个接触孔的步骤，例如图2所示的步骤206可以参考图5A-5F的方法实施。首先如图5A所示，半导体结构500a可包括衬底510、堆叠层520和硬掩模层530。硬掩模层530上可形成第一开口531、第二开口532和第三开口533，即N的数量为3。首先，在半导体结构500a上形成第1(i＝1)个光阻图案550a，第1个光阻图案550a暴露多个开口中的第1(i＝1)个开口531。接着如图5B的半导体结构500b所示，通过第1个开口531在堆叠层520中形成第1(i＝1)接触孔541，此时第1接触孔541为第1深度d4，第1深度d4是第1接触孔541而非最终的预定深度。然后如图5C所示，在半导体结构500c上形成第2(i＝2)个光阻图案550b(例如，通过修整光阻图案550a)，第2个光阻图案550b暴露多个开口中的第1至2(i＝2)个开口531和532。接着如图5D的半导体结构500d所示，通过第2个开口532在堆叠层520中形成第2(i＝2)接触孔542，此时第2接触孔542为第1深度d4，第1深度d4是第2接触孔542的初始深度而非最终的预定深度。并且此时通过第1个开口531将第1个接触孔541加深为第2深度d5。然后如图5E所示，在半导体结构500e上形成第3(i＝3)个光阻图案550c(例如，通过进一步修整光阻图案550b)，第3个光阻图案550c暴露多个开口中的第1至3(i＝3)个开口531、532、和533。接着如图5F的半导体结构500f所示，通过第3个开口533在堆叠层520中形成第3(i＝3)接触孔543，此时第3接触孔543为第1深度d4，第1深度d4是第3接触孔543的初始深度而非最终的预定深度。并且此时通过第1至2(i-1＝2)个开口531和532将第1至2(i-1＝2)个接触孔541和542分别加深为第3(i＝3)深度d6和第2深度d5。此时，d6、d5和d4分别为第1个接触孔541、第2个接触孔542和第3个接触孔543的预定深度。当接触孔的数量更多时，按照这一方式形成多个接触孔。在一个实施例中，第i个光阻图案可以由第(i-1)个光阻图案通过光阻修剪的方式形成。例如第2个光阻图案可以由第1个光阻图案通过光阻修剪的方式形成，第3个光阻图案可以由第2个光阻图案通过光阻修剪的方式形成，……，以此类推。
三维存储器的其他细节，例如存储阵列的结构、周边互连等，并非本发明的重点，在此不再展开描述。
在本发明的上下文中，三维存储器可以是3D闪存，例如3D NAND闪存。
本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。

Claims (15)

1.一种形成三维存储器的字线连接区的方法，包括以下步骤：
提供半导体结构，所述半导体结构具有衬底、覆盖所述衬底的堆叠层和覆盖所述堆叠层的硬掩模层，所述堆叠层包括交替堆叠的多个第一材料层和多个第二材料层；
图案化所述硬掩模层以形成多个开口，所述多个开口暴露所述堆叠层；
通过所述多个开口在所述堆叠层中形成多个接触孔，所述多个接触孔的每个接触孔分别到达各自预定深度的第一材料层；
在所述多个接触孔的每个接触孔侧壁形成绝缘层；以及
去除所述堆叠层中的所述多个第一材料层，将导电材料填充至所述堆叠层的所述多个第二材料层之间的空隙和所述多个接触孔，使得在所述多个第二材料层之间形成多个导电层，且在所述多个接触孔的每个接触孔中形成接触部。
2.如权利要求1所述的方法，其特征在于，所述硬掩模层的材料为多晶硅。
3.如权利要求1所述的方法，其特征在于，所述衬底中具有第一掺杂类型的深阱。
4.如权利要求1所述的方法，其特征在于，通过所述多个开口在所述堆叠层中形成多个接触孔的方法包括依次形成所述多个接触孔，其中形成所述多个接触孔的其中一第一接触孔的方法包括：
在所述半导体结构上形成第一光阻图案，所述第一光阻图案暴露所述多个开口中的第一开口；
通过所述第一开口在所述堆叠层中形成第一接触孔，所述第一接触孔到达第一预定深度的第一材料层。
5.如权利要求1所述的方法，其特征在于，通过所述多个开口在所述堆叠层中形成多个接触孔的步骤包括同时形成所述多个接触孔，设所述多个接触孔的数量为N，形成N个所述接触孔中的第i个接触孔的步骤包括：
在所述半导体结构上形成第i个光阻图案，所述第i个光阻图案暴露所述多个开口中的第1至第i个开口；
通过所述第i开口在所述堆叠层中形成第i接触孔，所述第i接触孔为第1深度；且通过所述第1至第i-1个开口分别将第1个至第i-1个接触孔加深为第i深度至第2深度；
其中i＝1,2,3,…,N。
6.如权利要求5所述的方法，其特征在于，所述第i个光阻图案是由第i-1个光阻图案通过光阻修剪的方式形成。
7.如权利要求1所述的方法，其特征在于，在图案化所述硬掩模层时，所述堆叠层的上表面是平整的。
8.如权利要求1所述的方法，其特征在于，在所述多个接触孔的每个接触孔中形成接触部的步骤是与在所述多个第二材料层之间形成多个导电层的步骤同时进行。
9.如权利要求8所述的方法，其特征在于，通过从上表面贯穿所述堆叠层的狭槽，去除所述堆叠层中的所述多个第一材料层后，将所述导电材料填充至所述堆叠层以一并形成所述导电层和所述接触部。
10.一种三维存储器，包括衬底和位于所述衬底上的堆叠层，所述堆叠层包括交替堆叠的导电层和介质层，所述堆叠层中具有多个接触部，所述多个接触部的每个接触部分别与各自预定深度的导电层接触，其中每个接触部贯穿对应的导电层之上的一个或多个导电层和/或介质层，且每个接触部的侧壁和被所述每个接触部贯穿的导电层之间具有绝缘层。
11.如权利要求10所述的三维存储器，其特征在于，所述堆叠层的上表面是平整的。
12.如权利要求10所述的三维存储器，其特征在于，每个所述导电层和每个所述介质层沿字线方向连续地延伸。
13.如权利要求10所述的三维存储器，其特征在于，所述衬底中具有第一掺杂类型的深阱。
14.如权利要求10所述的三维存储器，其特征在于，所述堆叠层中具有栅极隔槽，所述栅极隔槽内设有绝缘层和位于所述绝缘层内的阵列共源极。
15.如权利要求10所述的三维存储器，其特征在于，所述多个接触部与所述导电层一体成型。
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