CN109166854B - 三维存储器 - Google Patents

Abstract

本发明提供一种三维存储器，包括虚拟阶梯结构和堆叠结构，所述虚拟阶梯结构包括多级台阶，每级所述台阶具有不同的高度；所述堆叠结构共形地形成于所述虚拟阶梯结构上，所述堆叠结构包括交替堆叠的栅极层和介质层；所述堆叠结构位于第N级所述台阶上的叠层数量和第N+1级所述台阶上的叠层数量不同，N为大于等于1的整数；所述栅极层的至少部分上形成有导电触点，所述导电触点上对应形成有接触部。

Description

三维存储器

技术领域

本发明主要涉及半导体制造领域，尤其涉及一种三维存储器。

背景技术

为了克服二维存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，通过将存储器单元三维地布置在衬底之上来提高集成密度。

在例如3D NAND闪存的三维存储器件中，存储阵列可包括核心(core)区和阶梯区。阶梯区用来供存储阵列各层中的栅极层引出接触部。这些栅极层作为存储阵列的字线，执行编程、擦写、读取等操作。

在3D NAND闪存的制作过程中，在阶梯区的各级阶梯结构上刻蚀形成接触孔，然后填充接触孔，从而引出栅极层的电信号。在实际生产过程中，由于3D-NAND闪存阶梯层数多，在接触孔刻蚀步骤中，为了保证下层阶梯能够被顺利引出，上层阶梯容易被过刻蚀(OverEtch)，出现刻蚀穿通(Punch Through)，导致无法满足工艺要求，降低产品良率。

为了解决上述问题，往往需要进行多次光照和刻蚀，从而降低每次刻蚀时的深度差。

发明内容

本发明要解决的技术问题是一种制作三维存储器，可以克服字线连接区的刻蚀缺陷等问题，且不必进行多次光照和刻蚀。

为解决上述技术问题，本发明提供了一种三维存储器，包括虚拟阶梯结构和堆叠结构，所述虚拟阶梯结构包括多级台阶，每级所述台阶具有不同的高度；所述堆叠结构共形地形成于所述虚拟阶梯结构上，所述堆叠结构包括交替堆叠的栅极层和介质层；所述堆叠结构位于第N级所述台阶上的叠层数量和第N+1级所述台阶上的叠层数量不同，N为大于等于1的整数；所述栅极层的至少部分上形成有导电触点，所述导电触点上对应形成有接触部。

在本发明的一实施例中，所述虚拟阶梯结构的高度沿远离所述半导体结构的中心方向增加，且所述堆叠结构位于第N级所述台阶上的叠层数量大于第N+1级所述台阶上的叠层数量。

在本发明的一实施例中，所述导电触点与所述栅极层的材质相同。

在本发明的一实施例中，所述导电触点与所述栅极层的材质都是钨。

在本发明的一实施例中，所述导电触点的厚度为单层所述介质层的厚度。

在本发明的一实施例中，所述导电触点的厚度大于单层所述介质层的厚度。

在本发明的一实施例中，所述虚拟阶梯结构下方形成有外围器件。

在本发明的一实施例中，还包括虚拟沟道孔，所述虚拟沟道孔贯穿所述堆叠结构。

在本发明的一实施例中，形成所述虚拟阶梯结构的方法为削减刻蚀法。

在本发明的一实施例中，形成所述导电触点的方法包括原子层沉积法和单层干法刻蚀。

本发明具有以下优点：本发明提供了一种三维存储器，提供的半导体结构包括虚拟阶梯结构和堆叠结构，堆叠结构上具有预先形成的导电触点，可以增加堆叠结构中栅极层的厚度，由于栅极层的厚度增加，不容易被蚀穿，因此发生刻蚀穿通的风险大为降低。

附图说明

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：

图1A-1F是一种三维存储器的制作方法的流程图。

图2A-2B是一种三维存储器的结构示意图。

图3是本发明一实施例的一种三维存储器的制作方法的流程图。

图4A-4F是本发明一实施例的一种三维存储器的制作方法的示例性过程的剖面示意图。

图5A-5L是本发明一实施例的在多个第一材料层上形成暴露的接触面的剖面示意图。

图6是本发明一实施例的一种三维存储器的结构示意图。

具体实施方式

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。

在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。

如背景技术所介绍，在例如3D NAND闪存的三维存储器件中，存储阵列可包括核心(core)区和阶梯区。阶梯区用来供存储阵列各层中的栅极层引出接触部。这些栅极层作为存储阵列的字线，执行编程、擦写、读取等操作。

在3D NAND闪存的制作过程中，在阶梯区的各级阶梯结构上刻蚀形成接触孔，然后填充接触孔，从而引出栅极层的电信号。在实际生产过程中，由于3D-NAND闪存阶梯层数多，在接触孔刻蚀步骤中，为了保证下层阶梯能够被顺利引出，上层阶梯容易被过刻蚀(OverEtch)，出现刻蚀穿通(Punch Through)，导致无法满足工艺要求，降低产品良率。

图1A-1F是一种三维存储器的制作方法的流程图。该制作方法主要是在各级阶梯上刻蚀形成接触孔。形成接触孔的过程包括如图1A所示的形成具有交替堆叠的伪栅极层101和介质层102的堆叠结构110，如图1B所示的在堆叠结构110的边缘形成阶梯结构，如图1C所示的在堆叠结构110上覆盖绝缘层103，以及如图1D所示的将伪栅极层101替换为栅极层104，最后分别如图1E和1F所示，通过刻蚀掩模105形成接触孔106，填充接触孔106形成接触部107。

如图1D所示，该方法中阶梯区栅极层104较薄，容易被过刻蚀。如图2A所示，接触孔106刻蚀时由于深度差较大，在最深处接触孔刚好刻蚀到位时，最浅处接触孔会发生刻蚀穿通引发短路。为了避免最浅处接触孔被过刻蚀，通常分段刻蚀不同区域金属栅层对应的垂直通孔，如图2B所示，这种方法需进行多道光刻、刻蚀步骤，成本与时间成本较高，严重影响了量产速率，且存储单元堆叠的层数越多，需进行的光刻、刻蚀工艺越多。

图3是本发明一实施例的一种三维存储器的制作方法的流程图。图4A-4F是本发明一实施例的一种三维存储器的制作方法的示例性过程的剖面示意图。下面参考图3-4F所示描述本实施例的一种三维存储器的制作方法。

在步骤302，提供半导体结构。

此半导体结构是将被用于后续制程以最终形成三维存储器件的结构的至少一部分。半导体结构可包括阵列区(array)，阵列区可包括核心区(core)和阶梯区(stair step,SS)。核心区是包括存储单元的区域，阶梯区是包括字线连接电路的区域。从垂直方向看，阵列区可具有衬底和堆叠层，在核心区的堆叠结构上形成有沟道孔阵列，在阶梯区的堆叠结构上可形成有虚拟沟道孔阵列，堆叠结构包括交替堆叠的第一材料层和第二材料层。第一材料层可以是伪栅极层或栅极层。第二材料层可以是介质层。为了简化说明，下文以第一材料层是伪栅极层，第二材料层是介质层为例进行说明。

在图4A所示例的半导体结构400a的剖面图中，半导体结构400a可包括虚拟阶梯结构410和堆叠结构420。为简化起见，未示出半导体结构在水平方向上的其他区域，例如核心区。并且也未示出阶梯结构在垂直方向上的其他层，例如衬底。虚拟阶梯结构410包括多级台阶410a、410b、410c和410d。多级台阶410a、410b、410c和410d具有不同的高度，即每级台阶的顶表面位于不同的高度。台阶的顶表面的高度越高，台阶的级数越大。虚拟阶梯结构410的高度可以沿远离半导体结构400a的中心方向增加，也可以沿远离半导体结构400a的中心方向降低。半导体结构的中心方向指的是半导体结构中核心区所在的方向。优选地，如图4A所示，虚拟阶梯结构410的高度沿远离半导体结构400a的中心方向增加。图4A中半导体结构400a的核心区在左侧，远离半导体结构400a的中心方向为从左往右。形成虚拟阶梯结构410的方法可以是削减刻蚀(trim/etch)。沿远离半导体结构400a的中心方向进行削减刻蚀可以形成高度沿远离半导体结构400a的中心方向增加的虚拟阶梯结构410。可以理解，沿靠近半导体结构400a的中心方向进行削减刻蚀可以形成高度沿远离半导体结构400a的中心方向降低的虚拟阶梯结构410。堆叠结构420共形地形成于虚拟阶梯结构410上。堆叠结构420包括交替堆叠的多个伪栅极层420a和多个介质层420b。堆叠结构420中多个伪栅极层420a和多个介质层420b的层数取决于所制作的三维存储器件的层数(如32层或64层)。图4A示出堆叠结构420具有6层伪栅极层420a和6层介质层420b，然而这并不代表实际的伪栅极层420a和介质层420b的层数。在虚拟阶梯结构420上形成堆叠结构420的方法可以是交替沉积伪栅极层420a和介质层420b。沉积伪栅极层420a和介质层420b的方法可以是原子层沉积法(Atomic Layer Deposition，ALD)。沉积的每层的伪栅极层420a和介质层420b的形状与虚拟阶梯结构420的形状是相同的。

在本发明的实施例中，伪栅极层420a的材料可以是氮化硅。介质层420b的材料例如是氧化硅。

尽管在此描述了初始的半导体结构的示例性构成，但可以理解，一个或多个特征可以从这一半导体结构中被省略、替代或者增加到这一半导体结构中。此外，所举例的各层的材料仅仅是示例性的，例如伪栅极层420a和介质层420b还可以选用电荷存储型(CTF)三维NAND存储器中可用的其他材料。例如伪栅极层420a和介质层420b还可以是氧化硅与(未掺杂)多晶硅或非晶硅的组合、氧化硅或氮化硅与非晶碳的组合等。

在步骤304，去除至少部分堆叠结构而在多个第一材料层上形成暴露的接触面。

在此，去除至少部分堆叠结构，在多个第一材料层上形成暴露的接触面。去除至少部分堆叠结构之后，堆叠结构位于第N级台阶上的叠层数量和第N+1级台阶上的叠层数量不同，N为大于等于1的整数。台阶上的叠层数量指的是完整的叠层的数目。去除至少部分堆叠结构而在多个第一材料层上形成暴露的接触面的步骤可以包括去除至少部分堆叠结构而暴露多个第二材料层的部分表面以及去除部分表面处的至少部分第二材料层而暴露第一材料层上的接触面。去除至少部分堆叠结构而暴露多个第二材料层的部分表面的方法可以为削减刻蚀法。去除部分表面处的至少部分第二材料层而暴露第一材料层上的接触面步骤可以包括在暴露出来的第二材料层上覆盖光刻胶以及对光刻胶进行干法刻蚀。干法刻蚀可以是单层干法刻蚀。形成暴露第一材料层上的接触面的步骤将在后文详述。接触面可以是第一材料的上表面，也可以是第一材料层被去除至少一部分厚度形成的内侧面。

在图4B所示例的半导体结构400b的剖面图中，半导体结构400a中部分堆叠结构420被去除，多个伪栅极层420a形成暴露的接触面420c。去除至少部分堆叠结构420而在多个伪栅极层420a上形成暴露的接触面420c的步骤可以包括去除至少部分堆叠结构420而暴露多个介质层420b的部分表面以及去除部分表面处的至少部分介质层420b而暴露伪栅极层420a上的接触面420c。去除至少部分堆叠结构而暴露多个介质层420b的部分表面的方法可以为削减刻蚀法，削减刻蚀的方向朝向半导体结构的中心方向。半导体结构的中心方向指的是半导体结构中核心区所在的方向。图4B中半导体结构400b的核心区在左侧，朝向半导体结构400b的中心方向为从右往左。去除部分表面处的至少部分介质层420b而暴露伪栅极层420a上的接触面步骤可以包括在暴露出来的介质层420b上覆盖光刻胶以及对光刻胶进行干法刻蚀。干法刻蚀可以是单层干法刻蚀。图4B中接触面420c是伪栅极层420a的全部厚度被去除而形成的内侧面。可以理解，接触面420c也可以是伪栅极层420a的上表面或伪栅极层420a被去除一部分厚度形成的内侧面。接触面420c的位置可以通过刻蚀的深度来控制。例如，当刻蚀的深度为单层介质层420b的厚度，接触面420c是伪栅极层420a的上表面。当刻蚀的深度为超过单层介质层420b的厚度且小于单层介质层420b加上单层伪栅极层420a的厚度时，接触面420c是伪栅极层420a的内侧面。去除至少部分堆叠结构420之后，堆叠结构420位于第N级台阶上的叠层数量和第N+1级台阶上的叠层数量不同，N为大于等于1的整数。台阶上的叠层数量指的是完整的叠层的数目。例如，如图4B所示，去除至少部分堆叠结构420之后，台阶410a上的叠层数目为8(4层栅极层420a，4层介质层420b)，台阶410b上的叠层数目为6(3层栅极层420a，3层介质层420b)，台阶410c上的叠层数目为4(2层栅极层420a，2层介质层420b)，台阶410d上的叠层数目为0。从图4B可以看出，堆叠结构420位于第N级台阶(例如台阶410a、410b、410c)上的叠层数量和第N+1级台阶(例如台阶410b、410c、410d)上的叠层数量不同。进一步，图4B中，虚拟阶梯结构410的高度沿远离半导体结构410b的中心方向增加，堆叠结构420位于第N级台阶上的叠层数量大于第N+1级台阶上的叠层数量。可以理解，对应地，若虚拟阶梯结构410的高度沿远离半导体结构410b的中心方向降低，堆叠结构420位于第N级台阶上的叠层数量大于第N+1级台阶上的叠层数量。

在步骤306，形成分别通过接触面接触多个第一材料层的多个导电触点。

在此步骤中，形成分别通过接触面接触多个第一材料层的多个导电触点。形成分别通过接触面接触多个第一材料层的多个导电触点可以包括在第一材料层上覆盖导电层以及去除第二材料层上的导电层。在第一材料层上覆盖导电层的方法可以是原子层沉积法。导电触点的厚度可以略大于接触面到与该接触面对应的第二材料层之间的距离。导电触点的材料可以与栅极层的材料相同，例如都是金属钨。随后去除第二材料层上的导电层，以使各个导电触点之间相互绝缘。去除第二材料层上的导电层的方法可以是湿法刻蚀。湿法刻蚀的刻蚀剂可以是磷酸。至此，每个第一材料层上都接触有导电触点。

在图4C所示例的半导体结构400c的剖面图中，在半导体结构400c表面覆盖了导电层430，导电层430会填充伪栅极层420a被刻蚀形成的凹槽，形成通过接触面420c接触多个伪栅极层420a的多个导电触点430a。形成导电层430的方法可以是原子层沉积法。导电触点430a的厚度略大于接触面420c到与该接触面420c对应的介质层420b之间的距离。导电触点430a的材料可以与栅极层的材料相同，例如都是金属钨。

在图4D所示例的半导体结构400d的剖面图中，介质层420b上的导电层430被去除。去除介质层420b上的导电层430的方法可以是湿法刻蚀。湿法刻蚀的刻蚀剂可以是磷酸。介质层420b上的导电层430被去除之后，导电触点430a的厚度大致等于接触面420c到与该接触面420c对应的介质层420b之间的距离。至此，每个伪栅极层420a上都接触有导电触点430a。

在步骤308，在堆叠结构上覆盖绝缘层。

在此步骤中，在堆叠结构上覆盖绝缘层。在堆叠结构上覆盖绝缘层的方法可以包括沉积。可以从已知的各种沉积工艺，例如低压化学气相沉积(Low Pressure CVD，LPCVD)、等离子体增强化学气相沉积(Plasma Enhanced CVD，PECVD)、高密度等离子体化学气相沉积(High density Plasma CVD，HDPCVD)、有机金属化学气相沉积(Metal-Organic CVD，MOCVD)MOCVD、分子束外延(Molecular Beam Epitaxial，MBE)、原子层沉积中选中合适的工艺。在堆叠结构上覆盖绝缘层的步骤还可以包括对绝缘层的表面进行平坦化。对绝缘层的表面进行平坦化的工艺可以是化学机械磨平(Chemical Mechanical Polishing，CMP)。绝缘层的材料可以例如是氧化硅。

在图4D所示例的半导体结构400d的剖面图中，堆叠结构420上覆盖有绝缘层440。绝缘层440的表面是平坦的。形成平坦的绝缘层440的表面的工艺可以是化学机械磨平。绝缘层440的材料可以例如是氧化硅。

在步骤310，在绝缘层上形成分别贯穿至多个导电触点的多个接触部。

在此步骤中，在绝缘层上形成分别贯穿至多个导电触点的多个接触部。可以按照常规方式刻蚀形成垂直贯穿堆叠结构的接触孔。接触孔会从上表面垂直穿过绝缘材料，到达各导电触点。

形成接触孔的方式例如是刻蚀或者其他已知的方式，在此不做限定。形成接触孔之后，用导电材料填充接触孔以形成接触部。形成接触部之后，当第一材料层是伪栅极层时，还可以包括去除伪栅极层而在介质层之间形成间隙，以及在间隙中形成栅极层的步骤。当第一材料层是栅极层时，才可以省略此步骤。

在图4F所示例的半导体结构400f的剖面图中，各阶梯结构上覆盖绝缘材料440，并分别形成穿过绝缘材料440而到达各导电触点430a的接触孔(图中未示出)。之后，可通过向接触孔填充接触部450，为存储阵列的核心区提供导电路径。接触部470的材料例如是金属，如钨(W)。随后去除伪栅极层420a而在介质层420b之间形成间隙，以及在间隙中形成栅极层。

在此使用了流程图用来说明根据本申请的实施例的方法所执行的操作。应当理解的是，前面的操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。例如，还可以包括在半导体结构中形成虚拟沟道孔，以为半导体结构提供支撑。可以理解，虚拟沟道孔并没有将伪栅极层或栅极层完全隔断。虚拟沟道孔仅仅是贯穿伪栅极层或栅极层部分横截面积的孔状结构，控制信号依然可以通过栅极层传递到核心区。又例如，还可以包括在虚拟阶梯下方形成外围器件。

上述实施例所形成的半导体结构，再经过后续的常规步骤，即可得到三维存储器件。在此参考本实施例所形成的半导体结构描述根据本发明一实施例的三维存储器。

图5A-5L是本发明一实施例的在多个第一材料层上形成暴露的接触面的剖面示意图。为了便于说明，用ON层表示堆叠结构520的基本堆叠结构，每层ON层包括第二材料层和位于第二材料层下方的第一材料层。图5A-5L示出了堆叠结构520包括6层ON层(从上到下依次为520a，520b，520c，520d，520e，520f)，然而这并代表实际的层数。

去除至少部分堆叠结构而在多个第一材料层上形成暴露的接触面的步骤可以包括去除至少部分堆叠结构而暴露多个第二材料层的部分表面以及去除部分表面处的至少部分第二材料层而暴露第一材料层上的接触面。图5A-5I示出了去除至少部分堆叠结构而暴露多个第二材料层的部分表面的过程。图5J-5L示出了去除部分表面处的至少部分第二材料层而暴露第一材料层上的接触面的过程。

如图5A-5I所示，去除至少部分堆叠结构而暴露多个第二材料层的部分表面的方法可以为削减刻蚀法。削减刻蚀的方向朝向半导体结构的中心方向(图5A中半导体的中心在左侧，朝向半导体结构的中心方向为从右到左)。在图5A，在堆叠结构520上覆盖光刻胶530。光刻胶530的表面是平坦的。形成平坦的光刻胶530可以是旋涂(Spin-on)。在图5B，打开部分光刻胶530，使得ON层520a暴露出来。在图5C，ON层520b暴露出来，ON层520a被部分刻蚀。在图5C，去除部分光刻胶530，ON层520c暴露出来，ON层520a和ON层520b被部分刻蚀。然后如图5D-5I所示，依次朝向半导体结构的中心方向进行削减刻蚀。在图5I，每个ON层(即520a，520b，520c，520d，520e，520f)的第二材料层的部分表面暴露出来。

如图5J-5L所示，去除部分表面处的至少部分第二材料层而暴露第一材料层上的接触面步骤可以包括在暴露出来的第二材料层上覆盖光刻胶以及对光刻胶进行干法刻蚀。干法刻蚀可以是单层干法刻蚀。在图5J，在堆叠结构上覆盖光刻胶530。光刻胶530的表面是平坦的。形成平坦的光刻胶530可以是旋涂(Spin-on)。在图5K，利用光掩模对光刻胶530进行刻蚀形成到达多个第二材料层的孔540。每个ON层的第二材料层的部分表面都对应形成有孔540。在图5L，通过孔540对暴露出来的第二材料层进行刻蚀。该刻蚀可以是单层刻蚀。

通过如图5A-5L所示的示例性的步骤，可以在多个第一材料层上形成暴露的接触面550。

图6示出了根据本发明一实施例的一种三维存储器600的局部结构。如图6所示，三维存储器包括半导体结构600。半导体结构600包括虚拟阶梯结构610和堆叠结构620。虚拟阶梯结构610包括多级台阶。多级台阶具有不同的高度，即每级台阶的顶表面位于不同的高度。台阶顶表面的高度越高，台阶的级数越大。虚拟阶梯结构610的高度可以沿远离半导体结构400a的中心方向增加，也可以沿远离半导体结构400a的中心方向降低。半导体结构的中心方向指的是半导体结构中核心区所在的方向。优选地，如图6所示，虚拟阶梯结构610的高度沿远离半导体结构600的中心方向增加。堆叠结构620共形地形成于虚拟阶梯结构610上。堆叠结构620包括交替堆叠的栅极层620a和介质层620b。栅极层620a的至少部分上形成有导电触点630。导电触点630上对应形成有接触部640。堆叠结构620位于第N级台阶上的叠层数量和第N+1级台阶上的叠层数量不同，N为大于等于1的整数。台阶上的叠层数量指的是完整的叠层的数目。图6中，虚拟阶梯结构610的高度沿远离半导体结构600的中心方向增加，堆叠结构620位于第N级台阶上的叠层数量大于第N+1级台阶上的叠层数量。可以理解，对应地，若虚拟阶梯结构610的高度沿远离半导体结构600的中心方向降低，堆叠结构420位于第N级台阶上的叠层数量大于第N+1级台阶上的叠层数量。

在本发明的一些实施例中，导电触点630与栅极层620a的材质可以相同，例如都是钨。在本发明的一些实施例中，导电触点630的厚度为单层介质层620b的厚度。在本发明的一些实施例中，导电触点630的厚度大于单层介质层620b的厚度。在本发明的一些实施例中，虚拟阶梯结构610下方形成有外围器件650。在本发明的一些实施例中，半导体结构600还包括在图示垂直方向上贯穿虚拟阶梯结构610和堆叠结构620的虚拟沟道孔660，以为半导体结构600提供支撑。可以理解，虚拟沟道孔660并没有将栅极层620a完全隔断。虚拟沟道孔660仅仅是贯穿栅极层620a部分横截面积的孔状结构，控制信号依然可以通过栅极层620a传递到核心区。

本实施例的其他细节可参考前文的制作方法，在此不再展开。

本发明提供了一种三维存储器，提供的半导体结构包括虚拟阶梯结构和堆叠结构，堆叠结构上具有预先形成的导电触点，可以增加堆叠结构中栅极层的厚度，由于栅极层的厚度增加，不容易被蚀穿，因此发生刻蚀穿通的风险大为降低。

虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。

Claims (7)

1.一种三维存储器，包括虚拟阶梯结构和堆叠结构，所述虚拟阶梯结构包括多级台阶，每级所述台阶具有不同的高度；所述堆叠结构共形地形成于所述虚拟阶梯结构上，所述堆叠结构包括交替堆叠的栅极层和介质层；所述堆叠结构位于第N级所述台阶上的叠层数量和第N+1级所述台阶上的叠层数量不同，N为大于等于1的整数；所述栅极层的至少部分上形成有导电触点，所述导电触点上对应形成有接触部，所述导电触点通过原子层沉积法形成于与所述导电触点接触的栅极层相邻的上一层介质层的凹槽内，所述导电触点的厚度为单层所述介质层的厚度；或所述导电触点通过原子层沉积法形成于穿过所述介质层并到达与所述导电触点接触的栅极层内的凹槽内，所述导电触点的厚度大于单层所述介质层的厚度。

2.根据权利要求1所述的三维存储器，其特征在于，还包括核心区，所述虚拟阶梯结构的高度沿远离所述核心区的方向增加，且所述堆叠结构位于第N级所述台阶上的叠层数量大于第N+1级所述台阶上的叠层数量。

3.根据权利要求1所述的三维存储器，其特征在于，所述导电触点与所述栅极层的材质相同。

4.根据权利要求1所述的三维存储器，其特征在于，所述导电触点与所述栅极层的材质都是钨。

5.根据权利要求1所述的三维存储器，其特征在于，所述虚拟阶梯结构下方形成有外围器件。

6.根据权利要求1所述的三维存储器，其特征在于，还包括虚拟沟道孔，所述虚拟沟道孔贯穿所述堆叠结构。

7.根据权利要求1所述的三维存储器，其特征在于，形成所述虚拟阶梯结构的方法为削减刻蚀法。

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