KR20200135869A - 3차원 메모리 소자에서의 계단 형성 - Google Patents

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샹후이 자오
쭈이신 쩡
쥔 후
스 장
바오유 천
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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

3D 메모리의 계단 구조체를 형성하는 방법은, 기판 위에 교번 층 스택을 형성하는 단계; 복수의 계단 영역을 형성하는 단계 - 각각의 계단 영역은 제1 방향으로 제1 수(M)의 단을 구비한 계단 구조체를 가짐 -; 상기 복수의 계단 영역을 노출하도록 제1 마스크 스택을 형성하는 단계; 노출된 계단 영역에서 (M)개의 층 스택을 제거하는 단계; 제2 방향으로 각각의 계단 영역의 적어도 에지를 노출시키도록 상기 교번 층 스택 위에 제2 마스크 스택을 형성하는 단계; 및 (2M)개의 층 스택의 일부를 제거하고 상기 제2 마스크 스택을 트리밍하는 것을 순차적으로 반복하는 단계를 포함한다.

Description

3차원 메모리 소자에서의 계단 형성
본 개시의 실시예는 3차원(three-dimensional, 3D) 메모리 소자 및 그 제조 방법에 관한 것이다.
평면 메모리 셀은 공정 기술, 회로 설계, 프로그래밍 알고리즘 및 제조 공정을 개선함으로써 더 작은 크기로 규모를 축소하고 있다. 그러나 메모리 셀의 최소 배선폭(feature size)이 하한에 가까워짐에 따라, 평면 공정 및 제조 기술이 어려워지고 비용이 많이 든다. 그 결과, 평면 메모리 셀의 메모리 밀도는 상한에 가까워진다.
3D 메모리 아키텍처는 평면 메모리 셀의 밀도 제한을 해결할 수 있다. 3D 메모리 아키텍처는 메모리 어레이 및 메모리 어레이와의 신호를 제어하기 위한 주변 소자(peripheral device)를 포함한다. 전형적인 3D 메모리 아키텍처는 기판 위에 배열된 게이트 전극 스택을 포함하며, 복수의 반도체 채널은 기판 내로 워드 라인(word line)을 통과하여 교차한다. 워드 라인과 반도체 채널의 교차점은 메모리 셀을 형성한다.
3D 메모리 아키텍처는 각각의 개별 메모리 셀을 제어할 수 있도록 해주는 전기적 접촉 방식이 필요하다. 하나의 전기적 접촉 방식은 계단 구조체(staircase structure)를 형성하여 각각의 개별 메모리 셀의 워드 라인에 연결하는 것이다. 계단 구조체는 일반적인 3D 메모리 소자에서 반도체 채널을 따라 32개 이상의 워드 라인을 연결하는 데 사용되어 왔다.
반도체 기술이 진보함에 따라, 3D NAND 메모리 소자와 같은 3D 메모리 소자는 더 많은 산화물/질화물(oxide/nitride, ON) 층을 갖도록 규모를 계속 키우고 있다. 그 결과, 이러한 계단 구조체를 형성하는 데 사용되는 기존의 멀티 사이클 트리밍 및 에칭 공정(multi-cycle trim and etch process)은 처리량이 적고 비용이 많이 든다.
본 출원은 3D 메모리 소자의 계단 구조체를 형성하는 방법의 실시예를 개시한다. 개시된 구조 및 방법은 3D 메모리 소자의 제조 복잡도 및 제조 비용의 감소를 포함하지만, 이에 한정되지 되지 않는 수많은 이점을 제공한다.
일부 실시예에서, 3D 메모리 소자를 형성하는 방법은, 기판 위에 배치된 복수의 유전체 층 쌍을 포함하는 교번 층 스택(alternating layer stack)을 형성하는 단계, 및 복수의 계단 영역(staircase region)을 형성하는 단계 - 각각의 계단 영역은 제1 방향으로 제1 수(M)의 단(step)을 구비한 계단 구조체(staircase structure)를 갖고, M개의 단 각각은 상기 교번 층 스택의 층 스택의 표면의 일부를 노출시키고 상기 제1 수(M)는 양수임 -를 포함한다. 상기 방법은 또한 상기 계단 영역 중 제1 복수의 계단 영역에서 상기 교번 층 스택의 M개의 층 스택을 제거하는 단계를 포함한다. 상기 방법은 제1 마스크 스택을 사용하여 각각의 계단 영역에서 상기 교번 층 스택의 2M개의 층 스택의 일부를 제거하는 단계, 상기 제1 마스크 스택을 트리밍하는 단계, 그리고 상기 제1 마스크 스택을 사용하여 각각의 계단 영역에서 상기 교번 층 스택의 2M개의 층 스택의 일부를 제거하는 단계 및 상기 제1 마스크 스택을 트리밍하는 단계를 순차적으로 반복하는 단계를 더 포함한다.
일부 실시예에서, 상기 계단 영역을 형성하는 단계는, 상기 교번 층 스택 위에 제2 마스크 스택을 형성하는 단계, 리소그래피 공정을 사용하여 상기 교번 층 스택 위에 계단 영역을 규정하도록 상기 제2 마스크 스택을 패터닝하는 단계, 상기 제2 마스크 스택을 사용하여 최상부 유전체 층 쌍의 일부를 제거하는 단계, 상기 제2 마스크 스택을 트리밍하는 단계, 및 상기 M개의 단이 형성될 때까지 상기 제거하는 단계 및 상기 트리밍하는 단계를 순차적으로 반복하는 단계를 더 포함한다.
일부 실시예에서, 상기 교번 층 스택의 M개의 층 스택을 제거하는 단계는 건식 에칭, 또는 습식 에칭, 또는 이들의 조합을 포함한다.
일부 실시예에서, 상기 제1 마스크 스택을 트리밍하는 단계는 등방성 건식 에칭, 또는 습식 에칭, 또는 이들의 조합을 사용하여, 상기 제1 마스크 스택을 점진적으로 내부를 향해 에칭하는 단계를 포함한다.
일부 실시예에서, 상기 제1 마스크 스택은 제1 방향으로 각각의 계단 영역의 적어도 에지를 노출시키고 제2 방향으로 각각의 계단 영역을 광범위하게 덮도록 리소그래피 공정에 의해 패터닝된다.
일부 실시예에서, 상기 제1 방향은 상기 제2 방향에 수직이고, 상기 제1 방향과 상기 제2 방향은 모두 상기 기판의 상면에 평행하다.
일부 실시예에서, 상기 기판 상의 스택 저장 영역에 복수의 수직 반도체 채널을 형성하는 단계를 더 포함하고, 각각의 계단 영역은 상기 스택 저장 영역에 인접한다.
일부 실시예에서, 리소그래피 공정이 상기 제1 복수의 계단 영역 및 다른 계단 영역을 규정하는 것이며, 상기 제1 복수의 계단 영역과 상기 다른 계단 영역은 상기 스택 저장 영역에 의해 분리된다.
일부 실시예에서, 3D 메모리 소자를 형성하는 방법은, 기판 위에 교번 층 스택을 형성하는 단계, 상기 교번 층 스택의 표면의 제1 부분 위의 상기 교번 층 스택의 제1 수(M)의 층 스택을 제거하는 단계 - 여기서 M은 1보다 큼 -, 및 상기 교번 층 스택의 표면의 제2 부분 위에 복수의 계단 구조체를 형성하는 단계 - 상기 표면의 제2 부분은 상기 표면의 제1 부분을 포함하고, 각각의 계단 구조체는 제1 방향으로 M개의 단을 가지며, 상기 M개의 단 각각은 하나의 레벨이고, 상기 교번 층 스택의 층 스택의 표면의 일부를 노출시킴 -를 포함한다.
일부 실시예에서, 상기 방법은 제1 마스크 스택을 사용하여 각각의 계단 구조체에서 상기 교번 층 스택의 2M개의 층 스택을 제거하고 상기 제1 마스크 스택을 트리밍하는 것을 순차적으로 반복하는 단계를 더 포함한다.
일부 실시예에서, 상기 제1 마스크 스택은 각각의 계단 구조체의 일부를 덮도록 리소그래피 공정에 의해 패터닝된다.
일부 실시예에서, 상기 교번 층 스택을 형성하는 단계는, 화학 기상 증착(chemical vapor deposition, CVD), 또는 물리 기상 증착(physical vapor deposition), 또는 플라즈마 강화(plasma-enhanced) CVD, 또는 스퍼터링(sputtering), 또는 금속-유기 화학 기상 증착(metal-organic chemical vapor deposition), 또는 원자 층 증착(atomic layer deposition), 또는 이들의 조합을 사용하여 층을 증착하는 단계를 포함한다.
일부 실시예에서, 상기 기판 상에 교번 층 스택을 형성하는 단계는 상기 기판 상에 복수의 유전체 층 쌍을 배치하는 단계를 포함한다.
일부 실시예에서, 상기 교번 층 스택을 형성하는 단계는 교번 도체/유전체 층 쌍을 수직 방향으로 배치하는 단계를 포함한다.
일부 실시예에서, 3D 메모리 소자는, 기판 위에 배치된 교번 층 스택, 복수의 수직 반도체 채널을 포함하는 저장 구조체(storage structure), 상기 저장 구조체에 인접한 제1 계단 영역, 상기 저장 구조체에 인접한 제2 계단 영역 - 상기 제2 계단 영역은 상기 저장 구조체에 의해 상기 제1 계단 영역과 수평으로 분리됨 -, 및 상기 교번 층 스택의 복수의 층 스택의 일부를 노출하도록 상기 제1 계단 영역 및 상기 제2 계단 영역 각각에 배치된 계단 구조체 - 상기 계단 구조체는 제1 방향으로 복수의 단을 포함하고 제2 방향으로 제1 수(M)의 단을 포함하며, 상기 제1 방향의 단 각각은 2M개의 레벨을 가짐 -를 포함한다.
일부 실시예에서, 상기 제1 방향은 상기 제2 방향에 수직이고, 상기 제1 방향 및 상기 제2 방향은 모두 상기 기판의 상면에 평행하다.
일부 실시예에서, 상기 계단 구조체의 제2 방향의 단 각각은 하나의 레벨이다.
일부 실시예에서, 상기 제2 계단 영역에서 계단 구조체의 최상부 층 스택은 상기 제1 계단 영역에서의 그것보다 M 레벨 낮다.
일부 실시예에서, 상기 교번 층 스택의 층 스택 각각은 절연 재료 층(insulating material layer) 및 희생 재료 층(sacrificial material layer)을 포함한다.
일부 실시예에서, 상기 교번 층 스택의 층 스택 각각은 절연 재료 층 및 전도성 재료 층(conductive material layer)을 포함한다.
일부 실시예에서, 상기 절연 재료 층은 실리콘 산화물(silicon oxide) 또는 알루미늄 산화물(aluminum oxide)을 포함하고, 상기 희생 재료는 다결정 실리콘(poly-crystalline silicon), 또는 실리콘 질화물(silicon nitride), 또는 다결정 게르마늄(poly-crystalline germanium), 또는 다결정 게르마늄-실리콘(poly-crystalline germanium-silicon), 또는 이들의 조합을 포함한다.
일부 실시예에서, 상기 전도성 재료 층은 다결정 실리콘, 또는 실리사이드(silicide), 또는 니켈(nickel), 또는 티타늄(titanium), 또는 백금(platinum), 또는 알루미늄(aluminum), 또는 티타늄 질화물(titanium nitride), 또는 탄탈륨 질화물(tantalum nitride), 또는 텅스텐 질화물(tungsten nitride), 또는 이들의 조합을 포함한다.
본 개시의 다른 측면은 본 개시에 대한 설명, 청구 범위 및 도면에 비추어 당업자에 의해 이해될 수 있다.
본 출원에 통합되어 명세서의 일부를 형성하는 첨부 도면은 본 개시의 실시예를 예시하고, 설명과 함께, 또한 본 개시의 원리를 설명하고 당업자가 본 개시를 실시하고 사용할 수 있게 한다.
도 1은 일부 실시예에 따른, 패터닝된 포토레지스트 스택에 의한 복수의 유전체 층 쌍의 단면도를 나타낸다.
도 2는 일부 실시예에 따른, 하나의 레벨을 갖는 제1 단(step)을 형성하는 단면도를 나타낸다.
도 3∼도 5는 일부 실시예에 따른, 2개의 레벨을 갖는 단을 형성하는 에칭-트리밍 공정(etch-trim process)의 다양한 단계의 사시도(perspective representations)를 나타낸다.
도 6은 일부 실시예에 따른, 층지게 배치된(staggered) 계단 구조체의 단면도를 나타낸다.
도 7a는 일부 실시예에 따른, 예시적인 3D 메모리 구조체의 평면도를 도시한다.
도 7b는 일부 실시예에 따른, 계단 영역의 단면도를 나타낸다.
도 8a는 일부 실시예에 따른, 각각의 계단 영역에서 계단 구조체를 형성한 후의 예시적인 3D 메모리 구조의 평면도를 나타낸다.
도 8b는 일부 실시예에 따른, 계단 영역의 3D 도면(3D-view)을 나타낸다.
도 9a는 일부 실시예에 따른, 각각의 계단 영역에 끼워진(interleaved) 계단 구조체를 형성한 후의 예시적인 3D 메모리 구조의 평면도를 나타낸다.
도 9b는 일부 실시예에 따른 계단 영역의 단면도를 예시한다.
도 9c는 도 9a의 계단 영역의 3D 도면을 나타낸다.
도 10은 일부 실시예에 따른, 예시적인 3D 메모리 구조의 평면도를 나타낸다.
도 11a는 일부 실시예에 따른, 각각의 계단 영역에 끼워지고 층지게 배치된 계단 구조체를 형성 한 후의 예시적인 3D 메모리 구조의 평면도를 도시한다.
도 11b∼도 11c는 도 11a의 계단 영역의 3D 도면을 나타낸다.
도 12는 일부 실시예에 따른, 3D 메모리 소자를 형성하는 예시적인 방법의 흐름도이다.
구체적인 구성 및 배치가 논의되었지만. 이는 예시 목적으로만 수행된다는 것을 이해해야 한다. 당업자는 본 개시의 사상 및 범위를 벗어나지 않고 다른 구성 및 배열이 사용될 수 있음을 인식할 것이다. 본 개시가 또한 다양한 다른 애플리케이션에도 사용될 수 있음은 당업자에게 명백할 것이다.
명세서에서 "일 실시예", "실시예", "예시적인 실시예", "일부 실시예" 등의 참조는 기술된 실시예가 특정 특징, 구조 또는 특성을 포함할 수 있음을 나타내지만, 모든 실시예가 특정 특징, 구조 또는 특성을 반드시 포함할 필요는 없다는 것에 유의하기 바란다. 더욱이, 그러한 문구는 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정 특징, 구조 또는 특성이 실시예와 관련하여 기술될 때, 명시적으로 기술되었는지의 여부에 관계없이 다른 실시예와 관련하여 그러한 특징, 구조 또는 특성에 영향을 미치는 것은 당업자의 지식의 범위 내에 있을 것이다.
일반적으로 용어는 문맥에서의 사용으로부터 적어도 부분적으로 이해될 수 있다. 예를 들어, 여기서 사용되는 용어 "하나 이상"은 문맥에 적어도 부분적으로 의존하여, 단수의 의미로 임의의 특징, 구조 또는 특성을 설명하는 데 사용될 수 있거나, 복수의 의미로 특징, 구조 또는 특성의 조합을 설명하는 데 사용될 수 있다. 유사하게, "일(a, an) 또는 "그(상기)(the)"와 같은 용어는 문맥에 적어도 부분적으로 의존하여 단수 용법을 전하거나 복수 용법을 전하는 것으로 이해될 수 있다. 또한, "~에 기초하여(based on)"이라는 용어는 배타적인 요인의 세트를 전하는 것을 반드시 의도하지 않는 것으로 이해될 수 있으며, 대신, 적어도 부분적으로 문맥에 따라, 반드시 명시적으로 기술되지 않은 추가 요인의 존재를 허용할 수 있다.
본 개시에서 "위에(on, above, over)"의 의미는 "위에(on)"가 어떤 것의 "직접 위에"를 의미할 뿐만 아니라, 중간 특징부(feature) 또는 그 사이의 층(layer)이 있는 어떤 것의 "위에"의 의미도 포함하도록 가장 넓은 방식으로 해석되어야 한다는 것을 쉽게 이해해야 한다. 또한, "위에(above)" 또는 "위에(over)"는 어떤 것의 "위에(above)" 또는 "위에(over)"를 의미할 뿐만 아니라, 그 사이에 중간 특징부 또는 층이 없는 어떤 것의 "위에(above)" 또는 "위에(over)"(즉, 어떤 것의 바로 위에)의 의미도 포함할 수 있다.
또한, "아래(beneath, below, lower), "위(above, upper)" 등의 공간적으로 상대적인 용어는 설명의 편의를 위해, 도면에 나타낸 하나의 요소 또는 특징부와 다른 요소(들) 또는 특징부(들)의 관계를 설명하기 위해 여기서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 표시된 방향에 더해 사용 시 또는 작동 시의 기기의 다른 방향을 포함하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 다른 방향으로) 여기서 사용되는 공간적으로 상대적인 설명자(descriptor)는 그에 따라 유사하게 해석될 수 있다.
여기서 사용되는 용어 "기판(substrate)"은 후속 재료 층이 추가되는 재료를 지칭한다. 기판은 상면(top surface)과 하면(bottom surface)을 포함한다. 기판의 상면은 반도체 소자가 형성되는 곳이므로, 반도체 소자는 기판의 상부 측(top side)에 형성된다. 하면은 상면과 반대이므로 기판의 하부 측(bottom side)은 기판의 상부 측과 반대이다. 기판 자체가 패터닝될 수 있다. 기판 맨 위(top)에 추가된 재료는 패터닝되거나 패터닝되지 않은 상태로 유지될 수 있다. 또한, 기판은 실리콘, 게르마늄, 갈륨 비소(gallium arsenide), 인화 인듐(indium phosphide) 등과 같은, 다양한 반도체 재료를 포함할 수 있다. 대안으로, 기판은 유리, 플라스틱, 또는 사파이어 웨이퍼와 같은, 전기적으로 비 전도성의 재료로 만들어질 수 있다.
여기서 사용되는 용어 "층(layer)"은 두께가 있는 영역을 포함하는 재료 부분을 지칭한다. 층은 상부 측과 하부 측이 있고 층의 하부 측이 기판에 상대적으로 가깝고 상부 측은 기판으로부터 상대적으로 떨어져 있다. 층은 아래에 있는(underlying) 또는 위에 있는(overlying) 구조체의 전체에 걸쳐 확장될 수 있거나, 아래에 있는 또는 위에 있는 구조체의 규모(extend)보다 작은 규모를 가질 수 있다. 또한, 층은 연속 구조체의 두께보다 작은 두께를 갖는 균일 또는 불균일한 연속 구조체의 영역일 수 있다. 예를 들어, 층은 연속 구조체의 상면과 하면에, 또는 그 사이의 수평면의 세트 사이에 위치할 수 있다. 층은 수평, 수직 및/또는 테이퍼형 면(tapered surface)을 따라 확장될 수 있다. 기판은 층일 수 있고, 그 안에 하나 이상의 층을 포함할 수 있고/있거나, 그 위에(thereupon, thereabove) 및/또는 그 아래에(therebelow) 하나 이상의 층을 가질 수 있다. 예를 들어, 상호연결 층(interconnect layer)은 하나 이상의 도체 및 접촉 층(contact layer)(접촉부(contact), 상호연결 선 및/또는 비아(via)가 형성됨) 및 하나 이상의 유전체 층을 포함할 수 있다.
여기서 사용되는 용어 "명목/명목상(nominal/nominally)"은 원하는 값 위 또는 아래의 값의 범위와 함께, 제품 또는 공정의 설계 단계 동안에 설정되는 구성요소 또는 공정 작업에 대한 특성 또는 파라미터의 원하는 또는 목표 값을 지칭한다. 값의 범위는 허용오차 또는 제조 공정에서의 약간의 변동으로 인한 것일 수 있다. 여기서 사용되는 용어 "약(about)"은 대상(subject)의 반도체 소자와 연관된 특정 기술 노드에 기초하여 변할 수 있는 주어진 수량의 값을 나타낸다. 특정 기술 노드에 기초하여, 용어 "약"은, 예를 들어, 값의 10∼30%(예: ±10 %, ±20 % 또는 ±30 %) 내에서 변하는 주어진 수량의 값을 나타낼 수 있다.
여기서 사용되는 용어 "3D 메모리 소자"는 측 방향으로 배향된(laterally-oriented) 기판 상에 수직으로 배향된(vertically oriented) 메모리 셀 트랜지스터의 스트링string)(여기서는 NAND 스트링과 같은, "메모리 스트링"이라고 함)을 가져서 메모리 스트링이 기판에 대해 수직 방향으로 확장되는 반도체 소자를 지칭한다. 여기서 사용되는 "수직/수직으로(vertical/vertically)"는 기판의 측면(lateral surface)에 명목상 직각을 이루는 수직을 의미한다.
일부 실시예에서, NAND 스트링 또는 3D 메모리 소자는 복수의 도체/유전체층 쌍을 통해 수직으로 연장되는 반도체 채널(예: 실리콘 채널)을 포함한다. 복수의 도체/유전체 층 쌍은 여기서는 "교번 도체/유전체 스택"이라고도 한다. 교번 도체/유전체 스택의 도체 층은 (하나 이상의 제어 게이트를 전기적으로 연결하는) 워드 라인으로 사용될 수 있다. 워드 라인과 반도체 채널의 교차점은 메모리 셀을 형성한다. 메모리 스트링을 따라 또는 3D 메모리 소자의 메모리 셀 각각이 쓰기 또는 읽기 기능을 위해 유일하게 선택할 수 있도록, 수직으로 배향된 메모리 스트링은 전도성 재료(예: 워드 라인 플레이트 또는 제어 게이트)와 액세스 라인(예: 워드 라인) 사이에 전기적 연결을 필요로 한다.
3D 메모리 소자 아키텍처에서, 데이터를 저장하기 위한 메모리 셀은 수직으로 쌓여서 적층된 저장 구조체(stacked storage structure)를 형성한다. 3D 메모리 소자는 워드 라인 팬 아웃(fan-out)과 같은 목적을 위해 적층된 저장 구조체의 하나 이상의 측면(side)에 형성된 계단 구조체를 포함할 수 있으며, 여기서 적층된 저장 구조체는 복수의 반도체 채널을 포함하고, 반도체 채널은 수직 또는 수평일 수 있다. 더 높은 저장 용량에 대한 수요가 계속 증가함에 따라, 적층된 저장 구조체의 수직 레벨의 수도 증가한다. 따라서, 증가된 레벨을 갖는 계단 구조체를 에칭하기 위해서는 포토레지스트(photoresist, PR) 층과 같은, 더 두꺼운 마스크 층이 필요하다. 그러나 마스크 층의 두께의 증가는 계단 구조체의 에칭 제어를 더 어렵게 만들 수 있다.
본 개시에서, 계단 구조체는 각각의 수평면이 수평면의 제1 에지로부터 위쪽으로 연장되는 제1 수직면에 인접하고, 수평면의 제2 에지로부터 아래쪽으로 연장되는 제2 수직면에 인접하도록, 적어도 두 개의 수평면(예: xy 평면을 따라) 및 적어도 두 개의 수직면(예: z축을 따라)을 포함하는 면들의 세트를 지칭한다. 각각의 수평면은 계단 구조체의 "단(step)" 또는 "계단(staircase)"이라고 한다. 본 개시에서, 수평 방향(horizontal direction)은 기판(예: 그 위에 구조체를 형성하기 위한 제조 플랫폼을 제공하는 기판)의 상면과 평행한 방향(예: x축 또는 y축)을 지칭할 수 있고, 수직 방향(vertical direction)은 구조체의 상면에 수직인 방향(예: z 축)을 지칭할 수 있다.
계단 구조체는 유전체 스택 층 위에 형성된 마스크 층을 사용하여 유전체 스택 층을 반복적으로 에칭함으로써 유전체 스택 층으로부터 형성될 수 있다. 일부 실시예에서, 마스크 층은 포토레지스트(PR) 층을 포함할 수 있다. 본 개시에서, 유전체 스택 층은 대안으로 복수의 번갈아 배열된 유전체 층 쌍을 포함하고, 각각의 유전체 층 쌍의 두께는 하나의 레벨이다. 다시 말해, 각각의 유전체 층 쌍은 수직으로 하나의 레벨 높이이다. 본 개시에서, "계단"이라는 용어와 "단"이라는 용어는 상호 교환적으로 사용되며, 계단 구조체의 하나 이상의 레벨을 지칭하며, 단(또는 계단)은 유전체 층 쌍의 표면의 일부를 노출시킨다. 일부 실시예에서, 유전체 층 쌍은 제1 재료 층 및 제2 재료 층을 번갈아 포함한다. 일부 실시예에서, 제1 재료 층은 절연 재료 층을 포함한다. 일부 실시예에서, 제2 재료는 희생 재료 층 또는 전도성 재료 층을 포함한다. 일부 실시예에서, 하나의 유전체 층 쌍 내의 제1 재료 층 및 제2 재료 층은 하나의 세트가 하나의 단을 형성할 수 있도록 기판에 걸쳐 명목상 동일한 높이를 가질 수 있다. 계단 구조체를 형성 동안에, 마스크 층은 트리밍되고(예: 유전체 스택 층의 경계로부터 점진적으로 그리고 내부를 향해 내부를 향해 에칭됨) 유전체 스택의 노출된 부분을 에칭하기 위한 에칭 마스크로 사용된다. 트리밍된 마스크 층의 양은 계단의 치수와 직접 관련(예: 결정 요인)될 수 있다. 마스크 층의 트리밍은 적합한 에칭, 예를 들어 등방성 건식 에칭 또는 습식 에칭을 사용하여 획득될 수 있다. 하나 이상의 마스크 층이 계단 구조체의 형성을 위해 연속적으로 형성되고 트리밍될 수 있다. 각각의 유전체 층 쌍은 마스크 층의 트리밍 후에, 제1 재료 층 및 제2 재료 층 모두의 일부를 제거하기 위해 적합한 에칭제(etchant)를 사용하여 에칭될 수 있다. 계단 구조체를 형성한 후, 마스크 층은 제거될 수 있다. 일부 실시예에서, 제2 재료 층은 전도성 재료 층이고, 따라서 3D 메모리 구조체의 게이트 전극(또는 워드 라인)일 수 있다. 일부 실시예에서, 계단 구조체의 제2 재료 층은 희생 재료 층이고 이어서 금속/도체 층(예: 텅스텐)으로 대체되어 3D 메모리 구조체의 게이트 전극(또는 워드 라인)을 형성할 수 있다.
계단 구조체는 상호연결부(interconnect) 형성 공정 후에 반도체 채널을 제어하기 위한 워드 라인 팬 아웃으로서 상호연결 방식을 제공할 수 있다. 계단 구조체 내의 각각의 유전체 층 쌍은 반도체 채널의 일부와 교차한다. 각각의 희생 층을 금속/전도체 층으로 대체한 후, 계단 구조체 내의 각각의 전도성 재료 층은 반도체 채널의 일부를 제어할 수 있다. 상호연결부 형성 공정의 예는 실리콘 산화물, 스핀-온-유전체(spin-on-dielectric) 또는 보로인산화규소 유리(borophosphosilicate glass, BPSG)와 같은 제2 절연 재료를 계단 구조체 위에 배치하거나 증착하고 제2 절연 재료를 평탄화(planarizing)하는 것을 포함한다. 계단 구조체 내의 각각의 전도성 재료 층은 평탄화된 제2 절연 재료 내의 복수의 접촉 구멍을 개방하기 위해 노출되고 접촉 구멍은 티타늄 질화물 및 텅스텐과 같은, 하나 이상의 전도성 재료로 채워져 복수의 VIA(Vertical Interconnect Access) 구조체를 형성한다.
본 개시에서, "SC"라는 용어는 계단 구조체 내의 유전체층 쌍을 의미한다. 일부 실시예에서, 계단 구조체는 교번 층 스택을 포함하고, 각각의 층 스택은 SC 층을 나타낸다.
도 1은 기판(미도시)의 위에(예: 상부 측에) 형성된 복수의 SC 층을 갖는 구조체(100)를 나타낸다. 각각의 SC 층은 제1 재료 층(102) 및 제2 재료 층(104)을 구비한 유전체 층 쌍을 포함할 수 있다. 마스크 스택 재료(예: 포토레지스트 층)이 증착되고 패터닝되어 SC 층 위에 마스크 스택(152)을 형성한다. 마스크 스택(152)은 SC 층의 영역(101) 및 영역(103)을 규정한다. 영역(101)에서 SC 층의 상면이 노출되고 영역(103)에서 SC 층은 마스크 스택(152)에 의해 덮여 있다. 일부 실시예에서, 마스크 스택(152)은 포토레지스트 또는 탄소 기반 폴리머 재료(carbon-based polymer material)를 포함할 수 있다. 일부 실시예에서, 두 영역(101, 103)은 리소그래피 및 에칭 공정을 포함하는 하나 이상의 공정을 사용하여 마스크 스택(152)에 의해 규정된다.
제1 재료 층(102)은 실리콘 산화물을 포함하는 절연 층일 수 있고, 제2 재료 층(104)은 실리콘 질화물을 포함하는 희생 층일 수 있으며, 그 반대도 성립한다. 일부 실시예에서, 희생 층은 3D 메모리 소자의 워드 라인을 형성하기 위해 후속하여 전도성 재료 층(예: 게이트 금속 재료)으로 대체된다. 일부 실시예에서, 제2 재료 층은 전도성 재료 층일 수 있다.
일부 실시예에서, 구조체(100)가 형성된 기판은 3D 메모리 구조체를 지지하기 위한 임의의 적합한 재료를 포함할 수 있다. 예를 들어, 기판은 실리콘, 실리콘 게르마늄(silicon germanium), 실리콘 탄화물(silicon carbide), 실리콘 온 인슐레이터(silicon on insulator, SOI), 게르마늄 온 인슐레이터(germanium on insulator, GOI), 유리, 갈륨 질화물(gallium nitride), 갈륨 비소, 임의의 적합한 III-V 화합물, 임의의 다른 적합한 재료, 및/또는 이들의 조합을 포함할 수 있다.
일부 실시예에서, SC 층 각각의 두께는 서로 동일하거나 상이할 수 있다. 일부 실시예에서, 희생 층은 절연 재료 층과 상이한 임의의 적합한 재료를 포함한다. 예를 들어, 희생 층은 다결정 실리콘, 실리콘 질화물, 다결정 게르마늄, 다결정 게르마늄-실리콘, 임의의 다른 적합한 재료 및/또는 이들의 조합 중 하나 이상을 포함할 수 있다. 일부 실시예에서, 희생 층은 실리콘 질화물을 포함할 수 있다. 절연 층은 예를 들어 실리콘 산화물 또는 알루미늄 산화물과 같은 임의의 적합한 절연 재료를 포함할 수 있다. 전도성 재료 층은 임의의 적합한 전도성 재료를 포함할 수 있다. 일부 실시예에서, 전도성 재료 층은 다결정 실리콘, 실리사이드, 니켈, 티타늄, 백금, 알루미늄, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 임의의 다른 적합한 재료 및/또는 이들의 조합 중 하나 이상을 포함할 수 있다. 절연 재료 층, 희생 재료 층 및 전도성 재료 층의 형성은 예를 들어 화학 기상 증착(CVD), 물리 기상 증착(PVD), 플라즈마 강화 CVD(PECVD), 스퍼터링, 금속-유기 화학 기상 증착(MOCVD), 원자 층 증착(ALD), 임의의 다른 적합한 증착 방법 및/또는 이들의 조합과 같은 임의의 적합한 증착 방법을 포함할 수 있다. 일부 실시예에서, 절연 층, 희생 층 및 전도성 재료 층은 CVD에 의해 각각 형성된다.
도 2를 참조하면, 계단 구조체(200)는 구조체(100) 상에 단(105)(하나의 레벨 단을 갖는 계단)을 생성하고 마스크 스택(152)을 제거함으로써 형성된다. 일부 실시예에서, 마스크 스택(152)은 단(105)의 형성 후에 제거된다. 단(105)은 층(246, 248)을 포함하는 하나의 레벨을 갖고, 마스크 스택(152)에 의해 규정되는 제1 영역(101)에서 단일 SC 층의 적어도 일부를 제거하기 위해 에칭 공정을 수행함으로써 형성된다. 일부 실시예에서, 에칭 공정은 임의의 적합한 에칭제(예: 습식 에칭 및/또는 건식 에칭)을 사용하여 제1 재료 층(102) 및 제2 재료 층(104)의 일부를 순차적으로 제거한다. 일부 실시예에서, 두 개의 서로 다른 에칭제가 제1 재료 층(102)의 일부 및 제2 재료 층(104)의 일부를 각각 제거하는 데 사용된다. 제1 재료 층(102)을 위한 에칭제는 제2 층 재료 층(104)에 대해 충분히 높은 에칭 선택성을 가지며, 그 반대의 경우도 성립한다. 따라서, 아래에 있는 SC 층은 에칭 정지 층(etch-stop layer)으로서 기능할 수 있어서 단일 SC 층만이 패터닝/에칭된다. 일부 실시예에서, 제1 재료 층 및 제2 재료 층은 반응성 이온 에칭(reactive ion etch, RIE) 또는 다른 건식 에칭과 같은 이방성 에칭을 사용하여 에칭된다. 일부 실시예에서, 에칭제는 탄소-불소(carbon-fluorine, CF4) 기반 가스 또는 헥사 플루오로에탄(hexafluoroethane, C2F6) 기반 가스를 포함한다. 일부 실시예에서, (예를 들어, 시한식(timed) 습식 에칭 공정의) 하나의 애칭제가 제1 재료 층 및 제2 재료 층 모두를 제거하기 위해 사용되며, 에칭제는 인산(phosphoric acid)을 포함한다. 다양한 실시예에서, 단일 SC 층을 제거하기 위한 방법 및 에칭제는 본 개시의 실시예에 의해 한정되지 않아야 한다.
도 3을 참조하면, 계단 구조체(300)는 계단 구조체(200)의 상면의 일부 위에 마스크 스택(352)을 패터닝함으로써 형성된다. 일부 실시예에서, 마스크 스택(352)은 단(105)를 덮는다. 일부 실시예에서, 마스크 스택(352)은 영역(101)과 영역( 103) 사이의 경계를 덮는다. 일부 실시예에서, 마스크 스택(352)은 포토레지스트 또는 탄소 기반 폴리머 재료, 예컨대 포토레지스트 층을 포함할 수 있다. 일부 실시예에서, 마스크 스택(352)은 임의의 적절한 재료를 포함할 수 있다.
도 4∼도 5는 에칭 공정(도 4에 도시됨) 및 트리밍 공정(도 5에 도시됨)을 포함하는 에칭-트리밍 공정을 갖는 구조체(400) 및 구조체(500)를 나타낸다.
도 4를 참조하면, 계단 구조체(300)로부터 두 개의 연속적인 SC 층을 에칭 공정에 의해 제거함으로써 두 개의 레벨을 갖는 제2 단이 생성된다. 일부 실시예에서, 에칭 공정은 에칭 공정을 두 번 반복적으로 수행하는 것을 포함할 수 있다. 일부 실시예에서, 두 개의 레벨을 갖는 단이 생성된다. 일부 실시예에서, 제1 영역(101) 내의 층(438, 440, 442, 444) 및/또는 제2 영역(103) 내의 층(442, 444, 446, 448) 상에 단을 형성하기 위해 두 개의 연속하는 SC 층의 일부분을 제거하기 위해 두 개의 연속하는 에칭 프로세스를 수행할 수 있다.
도 5를 참조하면, 마스크 스택(552)은 마스크 스택(352) 상에 트리밍 공정을 적용한 후에 형성된다. 트리밍 공정은 적합한 에칭(예: 등방성 건식 에칭 또는 습식 에칭)을 포함하고 기판의 표면에 평행한 방향에서 일어난다. 트리밍된 마스크 층의 양은 단의 측면 치수(lateral dimension)와 직접 관련될 수 있다. 일부 실시예에서, 마스크 스택(552)은 에칭 공정(도 2에 도시됨)에 의해 생성되는 제1 단을 덮는다.
도 6을 참조하면, 층지게 배치된 계단 구조체(600)는 계단 구조체(300)에 대해 에칭-트리밍 공정을 반복적으로 수행한 다음 마스크 스택(352)을 박리함으로써 형성된다. 일부 실시예에서, 반복적인 에칭-트리밍 공정은 제2 영역(103)에서 홀수 번의 SC 층(예: 층 102/104, 층 610/612, 층 618/620, 층 626/628, 층 634/636… 등)의 상면의 일부 및 제1 영역(101)에서 짝수 번의 SC 층(예: 층 606/608, 층 614/616, 층 622/624, 층 630/632, 층 638/640… 등)의 상면의 일부를 노출시킨다. 일부 실시예에서, 최상부 SC 층(예: 층 646/648)이 층지게 배치된 계단 구조체(600)의 맨 위에 노출될 수 있다. 일부 실시예에서, 최상부 SC 층(예: 층 646/648)은 영역(101) 및 영약(103) 모두에서 노출된다. 일부 실시예에서, 각각의 SC 층은 영역(101) 또는 영약(103)에서 노출될 수 있다.
도 7a∼도 7b는 본 개시의 일부 실시예에 따른, 3D 메모리 소자(700)의 대응하는 단면 표현뿐 아니라 평면도를 도시한다.
도 7a를 참조하면, 3D 메모리 소자(700)는 적층된 저장 구조 영역(760) 및 슬릿(770)에 의해 분리되는 복수의 계단 영역(780, 790)을 포함한다. 도 7a는 하나의 슬릿(770)을 도시하지만, 3D 메모리 소자(700)는 복수의 슬릿을 포함할 수 있다. 적층된 저장 구조 영역(760)은 복수의 반도체 채널을 포함할 수 있다. 일부 실시예에서, 계단 영역(780)과 계단 영역(790)은 적층된 저장 구조 영역(760)에 인접한 서로 다른 영역에 분포된다. 일부 실시예에서, 각각의 계단 영역(780)은 기판의 표면에 평행한 방향(예: x 방향)으로 스택 저장 영역(760)에 의해 각각의 계단 영역(790)과 분리되어 있다. 일부 실시예에서, 상호연결부 형성 공정 후에, 계단 영역(780, 790)은 적층된 저장 구조 영역(760) 내의 반도체 채널을 따라 각각의 메모리 셀을 유일하게 선택하기 위한 워드 라인 팬 아웃을 제공한다.
도 7b는 도 7a에 지정된 A-A' 선을 따른 계단 영역(780)의 단면도를 나타낸다. 복수의 SC 층(720)이 계단 영역(780)에서 기판(도시되지 않음) 위에 형성된다. 복수의 SC 층(720) 각각은 제1 재료 층과 제2 재료 층의 교번 스택으로 만들어질 수 있다. 예를 들어, SC 층(701)은 도 1에 도시된 층(102)과 층(104)의 조합과 개념적으로 동일하고, 등등이다. 마스크 스택(750)은 SC 층 위에 형성되고 계단 영역(780)에서 SC 층(720)의 상면을 덮는다. 일부 실시예에서, 마스크 스택(750)은 포토레지스트 또는 탄소 기반 폴리머 재료를 포함할 수 있다. 일부 실시예에서, 계단 영역(790)의 단면도는 계단 영역(780)의 단면도와 동일하다.
도 8a는 각각의 계단 영역(880, 890)에서 제1 계단 구조체를 형성한 후의 3D 메모리 소자(800)의 평면도의 일부 실시예를 도시한다. 제1 계단 구조체는 3D 메모리 소자의 계단 영역(780)에서 반복적인 에칭-트리밍 공정을 적용함으로써 형성된다. 일부 실시예에서, 제1 계단 구조체는 각각의 계단 영역(880, 890)에서 세 개의 단을 갖고, 세 개의 계단 각각은 하나의 레벨이다. 그 결과, 제1 계단은 세 개의 최상부 SC 층의 일부를 노출시킨다. 일부 실시예에서, 제1 계단 구조체는 각각의 계단 영역(880, 890)에서 제1 수(M)의 단을 가지고, M개의 단 각각은 하나의 레벨이며, 여기서 제1 수 M은 2보다 크다(M > 2). 일부 실시예에서, 제1 계단 구조체는 스택 저장 영역(860)에 형성되지 않는다.
도 8b는 도 8a의 3D 뷰를 나타내며, 제1 계단 구조체는 각각의 계단 영역(880, 890)에서 3개의 단(M = 3)을 갖는다. 도 8b에 도시된 바와 같이, 제1 계단 구조체는 3개의 단(M = 3)을 나타내며, 3개의 단은 각각 하나의 레벨이다. 일부 실시예에서, 기판의 표면에 평행한 수평 방향(예: y-방향 또는 x-방향)을 따라 제1 계단에서 두 개보다 많은 단이 형성되고(M > 2), 여기서 제1 계단은 M개의 최상부 SC 층의 일부를 노출시킨다.
도 9a는 복수의 계단 영역(980, 990) 각각에 끼워진 계단 구조체를 형성한 후의 3D 메모리 소자(900)의 평면도를 도시한다. 끼워진 계단 구조체는 3D 메모리 소자(800)의 각각의 계단 영역(880, 890)에서 제1 계단 구조체 상에 제2 계단 구조체를 형성함으로써 형성된다(예: 제1 계단 구조체 상에 제2 계단 구조체를 중첩함). 제2 계단 구조체의 형성은 3D 메모리 소자(800)의 상면 위에 형성되고 패터닝된 마스크 스택(미도시)을 사용하여 반복적인 에칭-트리밍 공정을 적용하는 것을 포함한다. 일부 실시예에서, 마스크 스택은 포토레지스트 또는 탄소 기반 폴리머 재료를 포함할 수 있다. 마스크 스택은 각각의 계단 영역(880, 890)의 에지를 제1 방향(예: x-방향)으로 노출시키고 3D 메모리 소자(800)를 제2 방향(예: y-방향)으로 광범위하게 덮는다. 일부 실시예에서, 제1 방향은 제2 방향에 수직이고, 제1 방향 및 제2 방향 모두는 기판의 표면에 평행하다. 그 결과, 에칭-트리밍 공정은 도 9a의 제1 방향(예: x-방향)에서만 일어난다. 에칭-트리밍 공정은 M개의 연속적인 SC 층을 제거하는 것이며, 따라서 반복적인 에칭 공정 또는 임의의 다른 습식/건식 에칭 공정을 포함할 수 있다. 따라서, 각각의 계단 영역(980, 990)에서의 결과물로서 끼워진 계단 구조체는 제1 방향(예: x-방향)으로 제2 수(N)의 단 및 제2 방향(예: y-방향)으로 M개의 단을 포함한다. 제1 방향의 N개의 단 각각은 M개의 레벨을 갖고, 제2 방향의 M개의 단 각각은 하나의 레벨을 갖는. 그런 다음 마스크 스택이 제거되어 3D 메모리 소자(900)의 상면이 노출된다. 일부 실시예에서, 끼워진 계단 구조체는 각각의 계단 영역(980)에서 제1 방향(예: x-방향)으로 네 개의 단(N = 4) 및 제2 방향(예: y-방향)으로 세 개의 단(M = 3)을 갖는다. 일부 실시예에서, 끼워진 계단 구조체는 각각의 계단 영역(980, 990)에서 제1 방향(예: x-방향)으로 둘 이상의 단(N ≥ 2)을 갖는다. 일부 실시예에서, 제2 계단 구조체는 스택 저장 영역(960)에 형성되지 않는다.
도 9b는 일 실시예를 나타내는데, 여기서 끼워진 계단 구조체는 각각의 계단 영역(980)에서 제1 방향(예: x-방향)으로 네 개의 단(N = 4) 및 제2 방향(예: y-방향)으로 세 개의 단(M = 3)을 갖는다. 도 9a에 의해 지정된 A-A '선을 따른 단면도는 제1 방향(예: x-방향)을 따라 계단 영역(980)을 나타낸다. 도 9b를 참조하면, 네 개(N = 4)의 단이 제1 방향(예: x-방향)을 따라 도시되고, 네 개(N = 4)의 계단 영역(도 9a에서 A1∼A4로 표시됨)을 형성하며, 여기서 네 개(N = 4)의 단 각각은 세 개(M = 3)의 레벨을 갖는다. 영역 A2는 영역 A1에 인접하기 때문에, 영역 A1의 제1 최상부 SC 층(SC 층(912))은 영역 A2의 제2 최상부 SC 층(SC 층(909))에 대해 세 개(M = 3) 레벨 위이다. 일부 실시예에서, 제2 방향(예: y-방향)으로 영역 A2에서 3개의 단(M = 3)이 형성되고, 각각의 단은 하나의 레벨 높이이고 그 최상부 SC 층(예: SC 층(909))은 영역 A1의 최상부 SC 층(예: SC 층(912))에 대해 세 개 레벨 아래(M = 3)이다. 일부 실시예에서, 끼워진 계단 구조체는 각각의 계단 영역(980)에서 제1 방향(예: x-방향)으로 복수의 단(예: N = 임의의 양수)을 갖고, 제1 방향의 복수의 단 각각은 M개의 레벨을 갖는다. 일부 실시예에서, 계단 영역 A3 및 A4는 영역 A1 및 A2와 동일하거나 유사한 구조를 갖는다. 일부 실시예에서, 계단 영역(990)의 단면도는 계단 영역(980)의 단면도와 동일하다.
도 9c는 3D 메모리 소자(900)의 계단 영역(980 및 990) 각각에서 끼워진 계단 구조체의 예시적인 3D 뷰를 도시한다. 끼워진 계단 구조체는 제1 방향(예: x-방향)으로 N개의 단 및 제2 방향(예: y 방향)으로 M개의 단을 포함한다. 제1 방향의 N개의 단 각각은 M개의 레벨을 갖고, 재2 방향의 M개의 단 각각은 하나의 레벨을 갖는다. 일부 실시예에서, 끼워진 계단 구조체는 제1 방향(예: x-방향)으로 스물 네 개의 단(N = 24) 및 제2 방향(예: y-방향)으로 세 개의 단(M = 3)을 가지며, 여기서 제1 방향의 단 각각은 세 개(M = 3)의 레벨을 갖고 제2 방향의 단 각각은 하나의 레벨을 갖는다. 일부 실시예에서, 끼워진 계단 구조체는 제1 방향(예: x-방향)으로 제2 수(N)의 단 및 제2 방향(예: y-방향)으로 제1 수(M)의 단을 가지며, 여기서 제1 방향의 단 각각은 M개의 레벨을 갖고 제2 방향의 단 각각은 하나의 레벨을 갖는다.
도 10∼도 11C는 층지게 배치되고 끼워진 계단 구조체의 실시예를 나타낸다. 3D 메모리 소자(800)로부터 시작하여, 마스크 스택(도시되지 않음)이 제1 복수의 계단 영역(예: 계단 영역(890))을 노출시키고 제2 복수의 계단 영역(예: 계단 영역(880))을 덮는 데 사용된다. 일부 실시예에서, 마스크 스택은 포토레지스트 또는 탄소 기반 폴리머 재료를 포함할 수 있다. 일부 실시예에서, 마스크 스택은 스택 저장 영역(860)을 덮는다. 노출된 계단 영역에서 M개의 연속적인 SC 층을 제거하기 위해 에칭 공정이 적용된다. 그 결과, 도 10에 도시된 바와 같이, 마스크 스택에 의해 노출된 계단 영역(1090)의 최상부 SC 층은 계단 영역(1080)에서의 그것보다 M 레벨 낮다. 마스크 스택은 에칭 공정 후에 제거된다. 일부 실시예에서, 에칭 공정은 에칭 공정 또는 임의의 다른 건식/습식 에칭 공정의 반복일 수 있다.
도 11a는 복수의 계단 영역(1180 및 1190) 각각에서 층지게 배치되고 끼워진 계단 구조체를 갖는 3D 메모리 소자(1100)의 평면도를 도시한다. 층지게 배치되고 끼워진 계단 구조체는 각각의 계단 영역(1080, 1090)에 제3 계단 구조체를 형성함으로써 형성된다. 제3 계단 구조체의 형성은 3D 메모리 소자(1000)의 상면 위에 형성되고 패터닝된 마스크 스택(도시되지 않음)을 사용하여 반복적인 에칭-트리밍 공정을 적용하는 것을 포함한다. 일부 실시예에서, 마스크 스택은 포토레지스트 또는 탄소 기반 폴리머 재료를 포함할 수 있다. 마스크 스택은 각각의 계단 영역(1080 및 1090)의 에지를 제1 방향(예: x-방향)으로 노출시키고 3D 메모리 소자(1000)를 제2 방향(예: y-방향)으로 광범위하게 덮는다. 그 결과, 에칭-트리밍 공정은 대부분도 11a의 제1 방향(예: x-방향)에서 일어난다. 에칭-트리밍 공정은 M개의 연속적인 SC 층을 두 번(2M) 제거하는 것이므로 반복적인 에칭 공정 또는 기타 습식/건식 에칭 공정을 포함할 수 있다. 따라서, 각각의 계단 영역(1180 및 1190)에 결과물로서 생성된 층지게 배치되고 끼워진 계단 구조체는 제1 방향(예: x-방향)으로 총 제3 수(Q)의 단을 포함하며, 여기서 Q개의 단 각각은 (2M)개의 레벨을 갖는다. 계단 영역(1190)으로부터의 최상부 SC 층은 계단 영역(1180)으로부터의 그것보다 M 레벨 낮다. 마스크 스택은 그 후 3D 메모리 소자(1100)를 노출시키기 위해 제거된다. 일부 실시예에서, 층지게 배치되고 끼워진 계단 구조체는 각각의 계단 영역(1180, 1190)에서 제1 방향(예: x-방향)으로 네 개의 단(Q = 4)을 갖고, 네 개의 단 각각은 (2M)개의 레벨을 갖는다. 일부 실시예에서, 층지게 배치되고 끼워진 계단 구조체는 각각의 계단 영역(1180, 1190)에서 제1 방향(예: x-방향)으로 두 개 이상의 단(Q ≥ 2)를 가지며, Q개의 단 각각은 (2M)개의 레벨을 갖는다. 일부 실시예에서, 층지게 배치되고 끼워진 구조체는 3D 메모리 소자의 각각의 계단 영역에서 제1 방향(예: x-방향)으로 제3 수(Q)의 단을 갖고, 제2 방향(예: y-방향)으로 제1 수(M)의 단을 가지며, 여기서 제1 방향의 Q개의 단 각각은 2M개의 레벨을 갖고, 제2 방향의 M개의 단 각각은 하나의 레벨을 갖고, 제1 복수의 계단 영역에서 최상위 SC 층 영역은 제2 복수의 계단 영역에서 최상단 SC 층보다 M 레벨 낮다. 일부 실시예에서, 수 M, N 및 Q는 임의의 양수일 수 있다. 일부 실시예에서, 상호연결부 형성 공정 후에, 계단 영역(1180)들 중 하나 및 계단 영역(1190)들 중 하나는 적층된 저장 구조 영역(1160)에서 반도체 채널을 따라 각각의 메모리 셀을 유일하게 선택하기 위한 워드 라인 팬 아웃을 제공한다.
도 11b 및 도 11c는 3D 메모리 소자(1100)의 각각의 계단 영역(1180, 1190)에서 층지게 배치되고 끼워진 계단 구조체의 예시적인 3D 뷰를 각각 나타낸다. 도 11b 및 도 11c를 참조하며, 층지게 배치되고 끼워진 계단 구조체는 각각의 계단 영역(1180, 1190)에서 제1 방향(예 : x 방향)으로 네 개(Q = 4)의 단을 갖고 Q개의 단 각각은 제2 방향(예: y-방향)으로 여섯 개의 단(2 x M = 2 x 3 = 6)을 갖는다. 계단 영역(1190)으로부터의 제1 최상부 SC 층(예: 층(1120))은 계단 영역(1180)으로부터의 제2 최상부 SC 층(예: 층(1122))에 대해 3개 레벨(M = 3) 아래이다. 선 A-A', B-B', C-C' 및 D-D'는 도 11a에 있는 것에 대응한다. 일부 실시예에서, 각각의 계단 영역(1190, 1180)은 제1 방향(예: x-방향)으로 Q개의 단 및 제2 방향(예: y-방향)으로 M개의 단을 포함하는 층지게 배치되고 끼워진 계단 구조체를 나타낸다. 제1 방향의 Q개의 단 각각은 (2M)개의 레벨을 갖고, 제2 방향의 M개의 단 각각은 하나의 레벨을 갖는다. 계단 영역(1190) 중 적어도 하나는 계단 영역(1180) 중 적어도 하나보다 M 레벨 낮다. 일부 실시예에서, 층지게 배치되고 끼워진 계단 구조체는 제1 방향(예: x-방향)으로 다섯 개의 단(Q = 5)을 갖고 제2 방향(예 : y 방향)으로 세 개의 단(M = 3)을 가지며, 여기서 제1 방향(예 : x 방향)의 Q개의 단 각각은 여섯 개의 레벨(2 x M = 2 x 3 = 6)을 갖고, 제2 방향(예: y 방향)의 M개의 단 각각은 하나의 레벨을 가지며, 계단 영역(1190) 중 적어도 하나는 계단 영역(1180) 중 적어도 하나에 대해 세 개(M = 3) 레벨 아래이다. 일부 실시예에서, 층지게 배치되고 끼워진 계단 구조체는 제1 방향(예 : x-방향)으로 네 개의 단(Q = 4)을 갖고 제2 방향(예 : y-방향)의 네 개의 단(M = 4)을 가지며, 여기서 제1 방향(예 : x-방향)의 Q개의 단 각각은 여덟 개의 레벨(2 x M = 2 x 4 = 8)을 갖고, 제2 방향(예: y-방향)의 M개의 단 각각은 하나의 레벨을 가지며, 계단 영역(1190)은 계단 영역(1180)에 대해 네 개 레벨(M = 4) 아래이다. 일부 실시예에서 상호접속부 형성 공정 후에, 계단 영역(1180) 중 적어도 하나 및 계단 영역(1190) 중 적어도 하나는 적층된 저장 구조 영역(1160)에서 반도체 채널을 따라 각각의 메모리 셀을 유일하게 선택하기 위한 워드 라인 팬 아웃을 제공한다.
본 개시의 실시예는 3D 메모리 소자에서 층지게 배치되고 끼워진 계단 구조체를 형성하기 위한 방법을 더 제공한다. 도 12는 일부 실시예에 따른 3D 메모리 소자를 형성하기 위한 예시적인 방법(1200)을 도시한다. 방법(1200)의 작업(operation)은 도 1∼도 11c에 나타낸 메모리 소자 구조를 형성하는 데 사용될 수 있다. 방법(1200)에 도시된 작업은 망라한 것은 아니며 나타낸 작업 중 어느 것의 이전, 이후 또는 사이에 다른 작업이 수행될 수 있는 것을 이해해야 한다. 일부 실시예에서, 예시적인 방법(1200)의 일부 작업은 생략될 수 있거나 단순화를 위해 여기에 설명되지 않은 다른 작업을 포함할 수 있다. 일부 실시예에서, 방법(1200)의 작업은 다른 순서로 및/또는 다양하게 수행될 수 있다.
작업 1210에서, 기판이 3D 메모리 소자을 형성하기 위해 제공된다. 기판은 3차원 메모리 구조를 형성하기 위한 임의의 적합한 재료를 포함할 수 있다. 예를 들어, 기판은 실리콘, 실리콘 게르마늄, 실리콘 탄화물, SOI, GOI, 유리, 갈륨 질화물, 갈륨 비소, 플라스틱 시트 및/또는 다른 적합한 III-V 화합물을 포함할 수 있다.
작업 1220에서, 교번 층 스택이 기판 위에 증착된다(deposited). 교번 층 스택의 층 스택 각각은 SC 층을 나타낸다. SC 층은 제1 재료 층 및 제2 재료 층을 갖는 유전체 층 쌍을 포함할 수 있다. 일부 실시예에서, 제1 재료 층은 절연 층일 수 있고 제2 재료 층은 희생 층일 수 있으며, 그 반대도 성립한다. 일부 실시예에서, 제1 재료 층은 절연 층일 수 있고 제2 재료 층은 전도성 재료 층일 수 있으며, 그 반대도 성립한다. 희생 층은 실리콘 질화물, 다결정 실리콘, 다결정 게르마늄, 다결정 게르마늄-실리콘, 임의의 다른 적합한 재료 및/또는 이들의 조합과 같은 재료를 포함할 수 있다. 절연 층은 실리콘 산화물, 알루미늄 산화물 또는 다른 적합한 재료와 같은 재료를 포함할 수 있다. 전도성 재료 층은 텅스텐, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 임의의 다른 적합한 재료 및/또는 이들의 조합과 같은 재료를 포함할 수 있다. 절연 층, 희생 층 및 전도성 재료 층은 각각 CVD, PVD, ALD 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 하나 이상의 박막 증착 공정에 의해 증착된 재료를 포함할 수 있다. 복수의 SC 층의 예는 도 1에서 전술한 바와 같은 교번 층(102, 104)일 수 있다.
작업 1230에서, 마스크 스택이 SC 층의 상면 상의 스택 저장 영역 및 복수의 계단 영역을 패터닝하는 데 사용된다. 각각의 계단 영역은 스택 저장 영역에 인접한다. 일부 실시예에서, 제1 복수의 계단 영역은 스택 저장 영역에 의해 수평 방향으로 제2 복수의 계단 영역과 분리된다. 일부 실시예에서, 스택 저장 영역 및 복수의 계단 영역은 리소그래피를 포함한 복수의 공을 사용하여 마스크 스택에 의해 패터닝된다. 일부 실시예에서, 마스크 스택은 포토레지스트 또는 탄소 기반 폴리머 재료를 포함할 수 있다. 스택 저장 영역 및 복수의 SC 층의 예는 도 7a에서 전술한 바와 같이 영역(760, 780, 790)일 수 있다. 제1 계단 구조체는 각각의 계단 영역에 형성된다. 마스크 스택을 사용하여 에칭-트리밍 공정을 반복적으로 수행함으로써 각 계단 영역에 제1 계단 구조체가 형성될 수 있다. 에칭-트리밍 공정은 에칭 공정과 트리밍 공정을 포함한다. 일부 실시예에서, 에칭 공정은 SC 층의 일부를 에칭한다. 일부 실시예에서, 에칭 공정은 복수의 SC 층의 일부를 에칭한다. 일부 실시예에서, 하나 이상의 에칭제가 에칭 공정에 사용되며, 각각의 에칭제는 제2 재료 층보다 훨씬 더 높은 에칭 레이트로 제1 재료 층을 에칭하거나, 그 반대도 성립한다(예: 제1 재료 층과 제2 재료 층 사이의 높은 에칭 선택성). 일부 실시예에서, 에칭 공정은 제1 재료 층과 제2 재료 층 사이의 높은 에칭 선택성 때문에 SC 층의 에칭을 정밀하게 제어할 수 있다. 트리밍 공정은 마스크 스택의 적합한 에칭(예: 등방성 건식 에칭 또는 습식 에칭)을 포함하고 기판 표면에 평행한 방향에서 일어난다. 트리밍된 마스크 스택의 양은 제1 계단 구조체의 측면 치수와 직접 관련될 수 있다. 반복적인 에칭-트리밍 공정 후, 결과물로서 생성되는 제1 계단 구조체는 제1 수(M)의 단을 포함하며, 여기서 M개의 단 각각은 하나의 레벨이다. 에칭-트리밍 공정은 도 1∼도 6의 설명을 참조할 수 있다. 제1 계단 구조체의 형성은 도 8a∼도 8b의 설명을 참조할 수 있다.
작업 1240에서, 마스크 스택이 패터닝되어 제1 복수의 계단 영역을 노출시키고 제2 복수의 계단 영역을 덮는다. 일부 실시예에서, 마스크 스택은 스택 저장 영역을 덮는다. 일부 실시예에서, 마스크 스택은 리소그래피 공정에 의해 패터닝된다. 에칭-트리밍 공정에 사용되는 에칭 공정과 유사한 에칭 공정이 적용되어, 노출된 제1 계단 영역에서 제1 수(M)의 SC 층을 제거한다. 마스크 스택은 에칭 공정 후에 제거된다. 그 결과, 제1 복수의 계단 영역에서 최상부 SC 층은 제2 복수의 계단 영역에서보다 M개 레벨 더 낮다. 작업 1250의 예는 도 10의 설명을 참조할 수 있다.
작업 1250에서, 마스크 스택은 제1 방향(예: x-방향)으로 각각의 계단 영역의 에지를 노출하도록 패터닝된다. 일부 실시예에서, 마스크 스택은 제2 방향(예: y-방향)으로 3D 메모리 소자를 광범위하게 덮는다. 층지게 배치되고 끼워진 계단 구조체는 마스크 스택을 사용하여 반복적인 에칭-트리밍 공정에 의해 형성될 수 있다. 에칭-트리밍 공정은 M개의 SC 층을 두 번(2M) 에칭하는 트리밍 공정과 에칭 공정을 포함한다. 마스크 스택이 3D 메모리 소자를 제2 방향으로 광범위하게 덮기 때문에, 반복적인 에칭-트리밍 공정 전체는 대부분 제1 방향에서 일어난다. 그런 다음 반복적인 에칭-트리밍 공정을 마친 후 마스크 스택은 제거된다. 층지게 배치되고 끼워진 계단 구조체의 형성은 도 11a 내지 도 11c의 설명을 참조할 수 있다.
최종의 층지게 배치되고 끼워진 계단 구조체는 제1 수평 방향으로 복수의 단 및 제2 수평 방향으로 M개의 단을 포함한다. 제1 수평 방향의 복수의 단 각각은 2M개의 레벨 높이이고, 제2 수평 방향의 M개의 단 각각은 하나의 레벨 높이이다. 제1 복수의 계단 영역에서 최상부 SC 층은 제2 복수의 계단 영역에서의 그것보다 M 레벨 낮다. 제1 수평 방향은 제2 수평 방향에 수직이고, 제1 수평 방향 및 제2 수평 방향은 모두 기판 표면에 평행하다. 제1 복수의 계단 영역은 스택 저장 영역에 의해 제2 복수의 계단 영역과 분리된다. 그 결과, 제1 복수의 계단 영역 중 하나 및 제2 복수의 계단 영역 중 하나로부터의 층지게 배치되고 끼워진 계단 구조체는 SC 층 각각의 상면의 일부를 노출시킬 수 있다.
작업 1260에서, 반도체 채널을 포함하는 저장 구조가 스택 저장 영역에 형성된다. 추가의 공정 단계는 3D 메모리 소자의 계단 영역 각각에서 상호접속 구조체(interconnect structure)를 형성하는 것을 포함할 수 있다. 일부 실시예에서, 반도체 채널은 스택 저장 영역에서 SC 층을 통해 형성되고 연장된다. 3D 메모리 소자의 워드 라인은 각각의 SC 층의 희생 재료 층을 도체 층으로 대체함으로써 형성된다. 제1 복수의 계단 영역 중 하나와 제2 복수의 계단 영역 중 하나에서 층지게 배치되고 끼워진 계단 구조체는 3D 메모리 소자에서 각각의 워드 라인의 일부를 노출시키는데, 이는 상호연결 구조체(예: VIA 구조체)가 각각의 반도체 채널을 제어하기 위한 각각의 워드 라인에 대한 팬 아웃을 제공할 수 있도록 해준다.
본 개시는 3D 메모리 소자의 다양한 실시예 및 그 제조 방법을 설명한다. 일부 실시예에서, 3D 메모리 소자는 기판 상에 배치된 교번 층 스택, 복수의 수직 반도체 채널을 포함하는 저장 구조체, 저장 구조체에 인접한 제1 복수의 계단 영역, 및 저장 구조체에 인접한 제2 복수의 계단 영역을 포함하며, 여기서 제1 복수의 계단 영역과 제2 복수의 계단 영역은 저장 구조체에 의해 수평으로 분리된다. 제1 계단 영역 및 제2 계단 영역 각각은 제1 방향으로 제1 수(M)의 1 레벨(one-level) 단 및 제2 방향으로 복수의 M 레벨 단을 구비한 계단 구조체를 더 포함한다. 제2 계단 영역에서 계단 구조체의 최상부 스택은 제1 계단 영역에서의 mfjt보다 M 레벨 낮다.
일부 실시예에서, 3D 메모리 소자를 형성하는 방법은, 기판 위에 배치된 복수의 유전체 층 쌍을 포함하는 교번 층 스택을 형성하는 단계, 및 복수의 계단 영역을 형성하는 단계 - 여기서 각각의 계단 영역은 제1 방향으로 제1 수(M)의 단을 구비한 계단 구조체를 갖고, M개의 단 각각은 교번 층 스택의 층 스택의 표면의 일부를 노출시키고 제1 수(M)는 양수임 -를 포함한다. 상기 방법은 계단 영역 중 제1 복수의 계단 영역에서 교번 층 스택의 M개의 층 스택을 제거하는 단계, 제1 마스크 스택을 사용하여 각각의 계단 영역에서 교번 층 스택의 2M개의 층 스택의 일부를 제거하는 단계, 제1 마스크 스택을 트리밍하는 단계, 및 제1 마스크 스택을 사용하여 각각의 계단 영역에서 교번 층 스택의 2M개의 층 스택의 일부를 제거하는 단계 및 제1 마스크 스택을 트리밍하는 단계를 순차적으로 반복하는 단계를 더 포함한다. 계단 영역을 형성하는 단계는, 교번 층 스택 위에 제2 마스크 스택을 형성하는 단계, 리소그래피 공정을 사용하여 교번 층 스택 위에 계단 영역을 규정하도록 제2 마스크 스택을 패터닝하는 단계, 제2 마스크 스택을 사용하여 최상부 유전체 층 쌍의 일부를 제거하는 단계, 제2 마스크 스택을 트리밍하는 단계, 및 M개의 단이 형성될 때까지 상기 제거하는 단계 및 상기 트리밍하는 단계를 순차적으로 반복하는 단계를 더 포함한다. 교번 층 스택의 M개의 층 스택을 제거하는 단계는 건식 에칭, 습식 에칭, 또는 이들의 조합을 포함한다. 상기 제1 마스크 스택을 트리밍하는 단계는 등방성 건식 에칭, 습식 에칭, 이들의 조합을 사용하여, 제1 마스크 스택을 점진적으로 내부를 향해 에칭하는 단계를 포함한다. 제1 마스크 스택은 제1 방향으로 각각의 계단 영역의 적어도 에지를 노출시키고 제2 방향으로 각각의 계단 영역을 광범위하게 덮도록 리소그래피 공정에 의해 패터닝되며, 여기서 제1 방향은 제2 방향에 수직이고, 제1 방향과 제2 방향은 모두 기판의 상면에 평행하다. 상기 방법은 기판 상의 스택 저장 영역에 복수의 수직 반도체 채널을 형성하는 단계를 더 포함하며, 여기서 각각의 계단 영역은 스택 저장 영역에 인접한다. 리소그래피 공정이 제1 복수의 계단 영역 및 다른 계단 영역을 규정하는 것이며, 여기서 제1 복수의 계단 영역과 다른 계단 영역은 스택 저장 영역에 의해 분리된다.
일부 실시예에서, 3D 메모리 소자를 형성하는 방법은, 기판 위에 교번 층 스택을 형성하는 단계, 교번 층 스택의 표면의 제1 부분 위의 교번 층 스택의 제1 수(M)의 층 스택을 제거하는 단계 - 여기서 M은 1보다 큼 -, 및 교번 층 스택의 표면의 제2 부분 위에 복수의 계단 구조체를 형성하는 단계 - 여기서 표면의 제2 부분은 표면의 제1 부분을 포함하고, 각각의 계단 구조체는 제1 방향으로 M개의 단을 가지며, M개의 단 각각은 하나의 레벨이고, 교번 층 스택의 층 스택의 표면의 일부를 노출시킴 -를 포함한다. 상기 방법은, 제1 마스크 스택을 사용하여 각각의 계단 구조체에서 교번 층 스택의 2M개의 층 스택을 제거하고 제1 마스크 스택을 트리밍하는 것을 순차적으로 반복하는 단계를 더 포함한다. 제1 마스크 스택은 각각의 계단 구조체의 일부를 덮도록 리소그래피 공정에 의해 패터닝된다. 교번 층 스택을 형성하는 단계는, 화학 기상 증착(CVD), 물리 기상 증착, 플라즈마 강화 CVD, 스퍼터링, 금속-유기 화학 기상 증착, 원자 층 증착, 또는 이들의 조합을 사용하여 층을 증착하는 단계를 포함한다. 기판 상에 교번 층 스택을 형성하는 단계는 기판 상에 복수의 유전체 층 쌍을 배치하는 단계를 포함한다. 교번 층 스택을 형성하는 단계는 교번 도체/유전체 층 쌍을 수직 방향으로 배치하는 단계를 포함한다.
일부 실시예에서, 3D 메모리 소자는, 기판 위에 배치된 교번 층 스택, 복수의 수직 반도체 채널을 포함하는 저장 구조체, 저장 구조체에 인접한 제1 계단 영역, 및 저장 구조체에 인접한 제2 계단 영역 - 여기서 제2 계단 영역은 저장 구조체에 의해 제1 계단 영역과 수평으로 분리됨 -을 포함한다. 상기 3D 메모리 소자는 교번 층 스택의 복수의 층 스택의 일부를 노출하도록 제1 계단 영역 및 제2 계단 영역 각각에 배치된 계단 구조체 - 여기서 계단 구조체는 제1 방향으로 복수의 단을 포함하고 제2 방향으로 제1 수(M)의 단을 포함하며, 제1 방향의 단 각각은 2M개의 레벨을 가짐 -를 더 포함한다. 제1 방향은 제2 방향에 수직이고, 제1 방향 및 제2 방향은 모두 기판의 상면에 평행하다. 계단 구조체의 제2 방향의 단 각각은 하나의 레벨이다. 제2 계단 영역에서 계단 구조체의 최상부 층 스택은 제1 계단 영역에서의 그것보다 M 레벨 낮다. 교번 층 스택의 층 스택 각각은 절연 재료 층 및 희생 재료 층, 또는 절연 재료 층 및 전도성 재료 층을 포함한다. 절연 재료 층은 실리콘 산화물 또는 알루미늄 산화물을 포함한다. 희생 재료는 다결정 실리콘, 실리콘 질화물, 다결정 게르마늄, 다결정 게르마늄-실리콘, 또는 이들의 조합을 포함한다. 전도성 재료 층은 다결정 실리콘, 실리사이드, 니켈, 티타늄, 백금, 알루미늄, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 또는 이들의 조합을 포함한다.
구체적인 실시예에 대한 전술한 설명은 본 개시의 일반적인 성질을 완전히 드러낼 것이므로, 다른 사람들이 당업계의 내의 지식을 적용함으로써, 본 개시의 일반적인 개념을 벗이 나지 않으면서, 과도한 실험없이, 구체적인 실시예와 같은 다양한 애플리케이션에 대해 용이하게 수정 및/또는 적응할 수 있다. 따라서, 이러한 적응 및 수정은 여기에 제시된 교시 및 지침에 기초하여, 개시된 실시예의 균등 물의 의미 및 범위 내에 있도록 의도된다. 여기서의 어법 또는 용어는 설명을 위한 것이지 한정을 위한 것이 아니며, 본 명세서의 용어 또는 어법이 교시 및 지침의 관점에서 당업자에 의해 해석되어야 함을 이해해야 한다.
본 개시의 실시예는 지정된 기능 및 그 관계의 구현을 예시하는 기능적 구성요소(functional building block)의 도움으로 위에서 설명되었다. 이러한 기능적 구성요소의 경계는 설명의 편의를 위해 여기서는 임의로 규정되었다. 지정된 기능과 그 관계가 적절하게 수행되는 한 대체 경계를 규정할 수 있습니다.
발명의 내용 및 요약 부분은 발명자(들)에 의해 고려되는 바와 같이 본 개시의 모든 예시적인 실시예가 아니라 하나 이상의 예시적인 실시예를 제시할 수 있으며, 따라서 본 개시 및 첨부된 청구 범위를 어떤 식으로든 한정하려는 의도는 아니다.
본 개시의 폭 및 범위는 전술한 예시적인 실시예 중 어느 것에 의해 한정되어서는 안 되며, 아래의 청구범위 및 그 균등물에 따라서만 정의되어야 한다.

Claims (22)

  1. 3D 메모리 소자를 형성하는 방법으로서,
    기판 위에 배치된 복수의 유전체 층 쌍을 포함하는 교번 층 스택(alternating layer stack)을 형성하는 단계;
    복수의 계단 영역(staircase region)을 형성하는 단계 - 각각의 계단 영역은 제1 방향으로 제1 수(M)의 단(step)을 구비한 계단 구조체(staircase structure)를 갖고, M개의 단 각각은 상기 교번 층 스택의 층 스택의 표면의 일부를 노출시키고 상기 제1 수(M)는 양수임 -;
    상기 계단 영역 중 제1 복수의 계단 영역에서 상기 교번 층 스택의 M개의 층 스택을 제거하는 단계;
    제1 마스크 스택을 사용하여 각각의 계단 영역에서 상기 교번 층 스택의 2M개의 층 스택의 일부를 제거하는 단계;
    상기 제1 마스크 스택을 트리밍하는 단계; 및
    상기 제1 마스크 스택을 사용하여 각각의 계단 영역에서 상기 교번 층 스택의 2M개의 층 스택의 일부를 제거하는 단계 및 상기 제1 마스크 스택을 트리밍하는 단계를 순차적으로 반복하는 단계
    를 포함하는 3D 메모리 소자를 형성하는 방법.
  2. 제1항에 있어서,
    상기 계단 영역을 형성하는 단계는,
    상기 교번 층 스택 위에 제2 마스크 스택을 형성하는 단계;
    리소그래피 공정을 사용하여 상기 교번 층 스택 위에 계단 영역을 규정하도록 상기 제2 마스크 스택을 패터닝하는 단계;
    상기 제2 마스크 스택을 사용하여 최상부 유전체 층 쌍의 일부를 제거하는 단계;
    상기 제2 마스크 스택을 트리밍하는 단계; 및
    상기 M개의 단이 형성될 때까지 상기 제거하는 단계 및 상기 트리밍하는 단계를 순차적으로 반복하는 단계를 더 포함하는, 3D 메모리 소자를 형성하는 방법.
  3. 제1항에 있어서,
    상기 교번 층 스택의 M개의 층 스택을 제거하는 단계는 건식 에칭, 또는 습식 에칭, 또는 이들의 조합을 포함하는, 3D 메모리 소자를 형성하는 방법.
  4. 제1항에 있어서,
    상기 제1 마스크 스택을 트리밍하는 단계는 등방성 건식 에칭, 또는 습식 에칭, 또는 이들의 조합을 사용하여, 상기 제1 마스크 스택을 점진적으로 내부를 향해 에칭하는 단계를 포함하는, 3D 메모리 소자를 형성하는 방법.
  5. 제1항에 있어서,
    상기 제1 마스크 스택은 제1 방향으로 각각의 계단 영역의 적어도 에지를 노출시키고 제2 방향으로 각각의 계단 영역을 광범위하게 덮도록 리소그래피 공정에 의해 패터닝되는, 3D 메모리 소자를 형성하는 방법.
  6. 제5항에 있어서,
    상기 제1 방향은 상기 제2 방향에 수직이고, 상기 제1 방향과 상기 제2 방향은 모두 상기 기판의 상면에 평행한, 3D 메모리 소자를 형성하는 방법.
  7. 제1항에 있어서,
    상기 기판 상의 스택 저장 영역에 복수의 수직 반도체 채널을 형성하는 단계를 더 포함하고, 각각의 계단 영역은 상기 스택 저장 영역에 인접하는, 3D 메모리 소자를 형성하는 방법.
  8. 제7항에 있어서,
    리소그래피 공정이 상기 제1 복수의 계단 영역 및 다른 계단 영역을 규정하는 것이며, 상기 제1 복수의 계단 영역과 상기 다른 계단 영역은 상기 스택 저장 영역에 의해 분리되는, 3D 메모리 소자를 형성하는 방법.
  9. 3D 메모리 소자를 형성하는 방법으로서,
    기판 위에 교번 층 스택을 형성하는 단계;
    상기 교번 층 스택의 표면의 제1 부분 위의 상기 교번 층 스택의 제1 수(M)의 층 스택을 제거하는 단계 - 여기서 M은 1보다 큼 -; 및
    상기 교번 층 스택의 표면의 제2 부분 위에 복수의 계단 구조체를 형성하는 단계 - 상기 표면의 제2 부분은 상기 표면의 제1 부분을 포함하고, 각각의 계단 구조체는 제1 방향으로 M개의 단을 가지며, 상기 M개의 단 각각은 하나의 레벨이고, 상기 교번 층 스택의 층 스택의 표면의 일부를 노출시킴 -
    를 포함하는 3D 메모리 소자를 형성하는 방법.
  10. 제9항에 있어서,
    제1 마스크 스택을 사용하여 각각의 계단 구조체에서 상기 교번 층 스택의 2M개의 층 스택을 제거하고 상기 제1 마스크 스택을 트리밍하는 것을 순차적으로 반복하는 단계를 더 포함하는 3D 메모리 소자를 형성하는 방법.
  11. 제10항에 있어서,
    상기 제1 마스크 스택은 각각의 계단 구조체의 일부를 덮도록 리소그래피 공정에 의해 패터닝되는, 3D 메모리 소자를 형성하는 방법.
  12. 제9항에 있어서,
    상기 교번 층 스택을 형성하는 단계는, 화학 기상 증착(chemical vapor deposition, CVD), 또는 물리 기상 증착(physical vapor deposition), 또는 플라즈마 강화(plasma-enhanced) CVD, 또는 스퍼터링(sputtering), 또는 금속-유기 화학 기상 증착(metal-organic chemical vapor deposition), 또는 원자 층 증착(atomic layer deposition), 또는 이들의 조합을 사용하여 층을 증착하는 단계를 포함하는, 3D 메모리 소자를 형성하는 방법.
  13. 제9항에 있어서,
    상기 기판 상에 교번 층 스택을 형성하는 단계는 상기 기판 상에 복수의 유전체 층 쌍을 배치하는 단계를 포함하는, 3D 메모리 소자를 형성하는 방법.
  14. 제9항에 있어서,
    상기 교번 층 스택을 형성하는 단계는 교번 도체/유전체 층 쌍을 수직 방향으로 배치하는 단계를 포함하는, 3D 메모리 소자를 형성하는 방법.
  15. 3D 메모리 소자로서,
    기판 위에 배치된 교번 층 스택;
    복수의 수직 반도체 채널을 포함하는 저장 구조체(storage structure);
    상기 저장 구조체에 인접한 제1 계단 영역;
    상기 저장 구조체에 인접한 제2 계단 영역 - 상기 제2 계단 영역은 상기 저장 구조체에 의해 상기 제1 계단 영역과 수평으로 분리됨 -; 및
    상기 교번 층 스택의 복수의 층 스택의 일부를 노출하도록 상기 제1 계단 영역 및 상기 제2 계단 영역 각각에 배치된 계단 구조체 - 상기 계단 구조체는 제1 방향으로 복수의 단을 포함하고 제2 방향으로 제1 수(M)의 단을 포함하며, 상기 제1 방향의 단 각각은 2M개의 레벨을 가짐 -
    를 포함하는 3D 메모리 소자.
  16. 제15항에 있어서,
    상기 제1 방향은 상기 제2 방향에 수직이고, 상기 제1 방향 및 상기 제2 방향은 모두 상기 기판의 상면에 평행한, 3D 메모리 소자.
  17. 제15항에 있어서,
    상기 계단 구조체의 제2 방향의 단 각각은 하나의 레벨인, 3D 메모리 소자.
  18. 제15항에 있어서,
    상기 제2 계단 영역에서 계단 구조체의 최상부 층 스택은 상기 제1 계단 영역에서의 그것보다 M 레벨 낮은, 3D 메모리 소자.
  19. 제15항에 있어서,
    상기 교번 층 스택의 층 스택 각각은 절연 재료 층 및 희생 재료 층을 포함하는, 3D 메모리 소자.
  20. 제15항에 있어서,
    상기 교번 층 스택의 층 스택 각각은 절연 재료 층 및 전도성 재료 층을 포함하는, 3D 메모리 소자.
  21. 제20항에 있어서,
    상기 절연 재료 층은 실리콘 산화물 또는 알루미늄 산화물을 포함하고, 상기 희생 재료는 다결정 실리콘, 또는 실리콘 질화물, 또는 다결정 게르마늄, 또는 다결정 게르마늄-실리콘, 또는 이들의 조합을 포함하는, 3D 메모리 소자.
  22. 제21항에 있어서,
    상기 전도성 재료 층은 다결정 실리콘, 또는 실리사이드, 또는 니켈, 또는 티타늄, 또는 백금, 또는 알루미늄, 또는 티타늄 질화물, 또는 탄탈륨 질화물, 또는 텅스텐 질화물, 또는 이들의 조합을 포함하는, 3D 메모리 소자.
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