CN110174453B - 一种微电极结构及其制作方法及包括该器件的电子设备 - Google Patents

一种微电极结构及其制作方法及包括该器件的电子设备 Download PDF

Info

Publication number
CN110174453B
CN110174453B CN201910380542.9A CN201910380542A CN110174453B CN 110174453 B CN110174453 B CN 110174453B CN 201910380542 A CN201910380542 A CN 201910380542A CN 110174453 B CN110174453 B CN 110174453B
Authority
CN
China
Prior art keywords
layer
layers
electrode
etching
microelectrode structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910380542.9A
Other languages
English (en)
Other versions
CN110174453A (zh
Inventor
李俊杰
王桂磊
李永亮
周娜
杨涛
傅剑宇
李俊峰
殷华湘
朱慧珑
王文武
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to CN201910380542.9A priority Critical patent/CN110174453B/zh
Publication of CN110174453A publication Critical patent/CN110174453A/zh
Application granted granted Critical
Publication of CN110174453B publication Critical patent/CN110174453B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N27/00—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means
    • G01N27/26—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means by investigating electrochemical variables; by using electrolysis or electrophoresis
    • G01N27/28—Electrolytic cell components
    • G01N27/30—Electrodes, e.g. test electrodes; Half-cells
    • G01N27/307—Disposable laminated or multilayered electrodes
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N27/00—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means
    • G01N27/26—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means by investigating electrochemical variables; by using electrolysis or electrophoresis
    • G01N27/28—Electrolytic cell components
    • G01N27/30—Electrodes, e.g. test electrodes; Half-cells
    • G01N27/327—Biochemical electrodes, e.g. electrical or mechanical details for in vitro measurements

Landscapes

  • Chemical & Material Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Health & Medical Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electrochemistry (AREA)
  • Molecular Biology (AREA)
  • Analytical Chemistry (AREA)
  • Biochemistry (AREA)
  • General Health & Medical Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Immunology (AREA)
  • Pathology (AREA)
  • Micromachines (AREA)

Abstract

本发明提出了一种微电极结构及其制作方法，包括：衬底；在衬底上方形成的刻蚀终止层；在刻蚀终止层上方形成由电极层和牺牲层交错堆叠而成的堆叠层，牺牲层覆盖电极层的部分表面；在电极层的未被牺牲层覆盖的裸露部分上方形成的金属层；在堆叠层上方形成的介电层；穿过堆叠层上方的介电层形成与电极层接触的引线。本发明的微电极结构的间距和密度可以灵活调整，用于对电极间距极小，密度极高的场合，后续表面沉积生物电极里常用的黄金（Au）或铂金（Pt）后，无需增加光刻和刻蚀等工艺即可自然实现电极间微间距导电隔离的目的，既解决了Au和Pt难等离子刻蚀的问题，又使得工艺跟硅基CMOS完全兼容；且制作方法不依赖光刻技术，且尺寸能灵活调控。

Description

一种微电极结构及其制作方法及包括该器件的电子设备
技术领域
本发明涉及半导体领域，具体地，涉及一种具有超微间距和高密度电极的微电极结构及其制作方法及包括该器件的电子设备。
背景技术
微电极是现代电化学学科的重要分支之一，在痕量检测、单细胞检测、生物传感中具有很高的优越性。超微电极具有极小的尺寸，直径可达微米级甚至纳米级，可用于微观物质特性的探索，也可用于神经递质信息的实时检测。此外，超微电极具有高的电流密度、低的时间常数，以及快的传质速率，这些优良的特性使超微电极具有很快的响应速度和高的信噪比。基于以上优点，科学研究者一直致力于开发更方便有效地制备超微电极的方法,例如检测亚细胞内部结构如DNA检测，病毒检测，尺度进入了几十纳米的尺度，纳米尺度的电极才能满足检测需求。在电化学研究领域中，金电极由于优良的电化学性能及易于修饰的特点成为电化学研究与应用中最常用的电极之一。
加工纳米级间距电极通常需要先进光刻，比如加工20nm间距的电极需要DUV甚至EUV光刻设备，或者电子束直写设备，导致加工依赖昂贵的设备，成本很高。
因此，发展不依赖先进光刻技术来制造且尺寸能灵活调控的超微小间隔及高密度电极的方法，对微电极在现代电化学学科及其重要。
发明内容
本发明的目的至少部分地在于提供一种具有超微间距和高密度电极的微电极结构及其制作方法以及包括该半导体的电子设备。
根据本发明的一个方面，提供一种微电极结构，包括：衬底；在衬底上方形成的刻蚀终止层；在刻蚀终止层上方形成由电极层和牺牲层交错堆叠而成的堆叠层，其中，牺牲层位于电极层之间，牺牲层覆盖电极层的部分表面，以使相邻的电极层之间形成一定空间；在电极层的未被牺牲层覆盖的裸露部分上方形成的金属层；在堆叠层上方形成的介电层；穿过堆叠层上方的介电层形成与电极层接触的引线。
该结构的设置不需要采用光刻与金属剥离工，关键尺寸靠薄膜厚度控制即可实现；且该结构的关键微小尺寸可达纳米结构，电极间距微小密度更高，可以获得更高的空间信息分辨率。更为重要的是，采用本发明所述微电极结构，在其后续表面沉积生物电极里常用的黄金(Au)或铂金(Pt)后，无需增加光刻和刻蚀等额外工艺即可自然实现电极间微间距导电隔离的目的，既解决了Au和Pt很难等离子刻蚀的问题，又使得工艺跟硅基CMOS完全兼容。
优选地，堆叠层一侧具有阶梯形状。
优选地，介电层位于堆叠层具有阶梯形状的一侧上。
优选地，介电层还位于相邻的电极层之间的空间内，且覆盖金属层的一部分。
优选地，堆叠层具有倾斜侧壁。
优选地，电极层包括Si、W、Ta、TiN、TaN或Ru。
优选地，牺牲层包括GeSn、SiGe、Ge、Al2O3、SiO2或SiN。
优选地，金属层包括Au或Pt。
优选地，金属层延伸到电极层的侧壁。
根据本发明的另一方面，提供一种制造微电极结构的方法，包括：在衬底上方形成刻蚀终止层；在刻蚀终止层上方由电极层和牺牲层交错堆叠形成堆叠层，且牺牲层位于电极层之间，以使相邻的电极层之间形成一定空间；堆叠层的一侧进行选择性刻蚀，横向刻蚀去除牺牲层的一部分，以使牺牲层覆盖电极层的部分表面，所述电极层之间的所述一定空间间距微小且密度高；电极层的未被牺牲层覆盖的部分上方形成金属层；在堆叠层的上方形成介电层；穿过介电层形成与电极层接触的引线。
该方法可以将各个电极独立引出，且该结构的关键微小尺寸，即电极的间距和贵金属的隔离不需要先进光刻及先进刻蚀技术，关键尺寸靠生长超薄薄膜控制，各向异性刻蚀控制一定的内凹形貌，以便后续溅射或者蒸镀Au或Pt在此形貌处不连续，无需高分辨率的光刻与刻蚀Au和Pt工艺，也不需要光刻与金属剥离工艺，即关键尺寸靠薄膜厚度控制，隔离靠特殊形貌实现，物理沉积工艺很难在侧壁上连续生长。电极间距微小密度更高，可以获得更高的空间信息分辨率。采用本发明所述制造微电极结构的方法，即，利用薄膜生长(外延技术)加选择性刻蚀方法获得超微小间隔及高密度电极，且间距和密度可以灵活调整，用于对电极间距极小，密度极高的场合，该方法不依赖先进光刻技术来制造且尺寸能灵活调控。
优选地，在进行选择性刻蚀之后且形成金属层之前，该方法还包括：在最上层的电极层上形成图案化的掩模层；进行刻蚀工艺使堆叠层远离选择性刻蚀的一侧形成阶梯形状，暴露电极层的顶面；去除掩模层。
优选地，形成所述介电层包括：通过原子层沉积或高深宽比工艺形成所述介电层；使用平坦化工艺以获得平坦的介电层的表面；对介电层进行光刻和刻蚀工艺，使介电层形成于堆叠层具有阶梯形状的一侧。
优选地，对介电层进行回蚀工艺，使介电层保留于相邻电极层之间的空间内，且覆盖金属层的一部分。
优选地，在进行选择性刻蚀之前，该方法还包括：在堆叠层的最上层的电极层上形成图案化的掩模层；对堆叠层进行干法刻蚀，使堆叠层的侧壁具有一定的倾斜角度，形成倾斜侧壁；去除掩模层。
优选地，形成金属层包括：通过金属剥离工艺，在电极层的未被牺牲层覆盖的部分上方形成金属层；其中，采用物理气相沉积法形成金属层。
优选地，采用外延薄膜生长工艺形成具有刻蚀选择性的电极层和牺牲层。
优选地，电极层包括Si、W、Ta、TiN、TaN或Ru。
优选地，牺牲层包括GeSn、SiGe、Ge、Al2O3、SiO2或SiN。
优选地，选择性刻蚀包括干法各向异性刻蚀或湿法刻蚀。
优选地，金属层材料包括Au或Pt。
优选地，形成引线包括：光刻刻蚀介电层；通过金属填充以及图形化工艺形成引线。
根据本发明的再一方面，提供一种电子设备，包括由上述微电极结构形成的集成电路。
优选地，还包括：与集成电路配合的显示器以及与集成电路配合的无线收发器。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚地讨论，各个部件的尺寸可以任意地增加或减少。
图1至图11示出了根据本发明公开实施例的制造微电极结构的流程图。
图12是根据至少一个实施例的导体器件形成倾斜侧壁的电镜扫描图。
图13是根据至少一个实施例的导体器件形成悬空的间距的电镜扫描图。
具体实施方式
以下公开内容提供了多种不同实施例或实例，以实现本发明的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。
此外，为了便于描述，本文中可以使用诸如“在...下方”、“在...下面”、“下部”、“在...上面”、“上部”等空间关系术语以描述如图所示的一个元件或部件与另一元件或部件的关系。除了图中示出的的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
图1至图11示出了根据本发明公开实施例的制造微电极结构的流程图。
本实施例中，微电极结构包括：衬底101。在本实施例中，如图1所示，衬底101是绝缘体上半导体(SOI)。此外，衬底101可以是各种形式的衬底，包括但不限于体半导体材料衬底(如体Si衬底)、化合物半导体衬底(如SiC衬底)、合金半导体衬底(如SiGe衬底)等。在一些实施例中，半导体衬底可以包括掺杂的外延层。
在所述衬底101上方形成的刻蚀终止层102。在上述衬底101上沉积刻蚀终止层102，其用于在后续刻蚀工艺期间控制终点。在一些实施例中，刻蚀终止层102包含元素C、Si、N 和H。在一些实施例中，刻蚀终止层102由氧化硅、氮化硅、氮氧化硅或他们的组合形成。在一些实施例中，通过各种沉积技术中的任意一种，包括低压化学气相沉积(LPCVD)、大气压化学气相沉积(APCVD)、等离子体增强化学气相沉积(PECVD)、物理气相沉积(PVD)、溅射和其他合适的沉积技术来形成刻蚀终止层102。可选地，通过热工艺形成刻蚀终止层102。
在所述刻蚀终止层102上方形成由电极层103和牺牲层104交错堆叠而成的堆叠层，其中，所述牺牲层104位于所述电极层103之间，所述牺牲层103覆盖所述电极层的部分表面，以使相邻的所述电极层之间形成一定空间。
在本实施例中，如图1所示，在刻蚀终止层102上方形成电极层103。电极层103包含重掺杂硅材料。在一些实施例中，电极层103包含Si、W、Ta、TiN、TaN或Ru等热稳定好且耐腐蚀性强的材料。在一些实施例中，通过外延薄膜生长的方法形成电极层103，电极层103可以根据需求控制膜层厚度。在其他实施例中，可以使用LPCVD、APCVD、PECVD、 PVD或溅射形成厚度可控的电极层103。在以下的描述中，为了方便说明，以电极层103为重掺杂硅材料为例进行描述。
在电极层103上方形成牺牲层104。牺牲层104可以是不掺杂的高阻值本征半导体或绝缘介质(如SiN、SiO2、Al2O3等)材料，如GeSn、SiGe、Ge、Al2O3、SiO2或SiN中的任意一种，其中优选为Ge含量在5wt％～30wt％的SiGe。在一些实施例中，通过外延薄膜生长的方法形成牺牲层104，牺牲层104同样可以根据需求控制膜层厚度。在其他实施例中，可以使用LPCVD、APCVD、PECVD、PVD或溅射形成厚度可控的牺牲层104。在以下的描述中，为了方便说明，以牺牲层为SiGe材料为例进行描述。根据上述形成方式，在刻蚀终止层102上方交错形成电极层-牺牲层-电极层的堆叠层，牺牲层104位于电极层103之间。根据需要，可以形成多层电极层103和牺牲层104，本领域技术人员能够想到多种堆叠方式，在此不再赘述。
在本实施例中，如图3所示，去除一部分的牺牲层104，仅在电极层103之间保留部分的牺牲层104，使牺牲层103仅覆盖电极层104的部分表面，以在电极层104之间形成悬空的间距，即形成一定空间。在一些实施例中，采用选择性刻蚀形成悬空的间距。采用普通电感耦合等离子体(ICP)刻蚀机形成悬空的间距，其中，采用CF4/O2/He气体，气压控制在 3mT～80mT，混合气体的反应温度为0～90℃，上射频功率为100W～2000W，下射频功率 0W～30W，CF4/O2/He的总流量为100～1000sccm，其中，以CF4/O2/He体积百分比计，CF4体积比为50％～90％，O2体积比为5％～90％，He体积比为10％～50％。本实施例中，优选 CF4/O2/He的总流量为200sccm，CF4体积比为50％，O2体积比为10％，He体积比为40％。通过上述工艺，可以获得SiGe对Si很高的各向同性刻蚀选择比(大于50:1)，选择性刻蚀效果如图13所示。
根据其他一些实施例，可以采用HCl气体(600℃～800℃)或者HNO3、H2O2、与CH3COOH和HF的混合溶液形成上述悬空的间距。选择性刻蚀后的悬空的间距实物电镜图如图13所示。
在电极层103未被牺牲层104覆盖的表面形成金属层601。在本实施例中，通过沉积工艺例如物理气相沉积(PVD)形成金属层601。在一些实施例中，金属层601包含至少一种主要金属元素，例如Au或Pt。因为受物理沉积方法电极层覆盖率不高的局部遮蔽效应影响，电极层的局部表面无法生长上金属。
在堆叠层上方形成的介电层801。在本实施例中，参照图8，在一些实施例中，采用CVD工艺，诸如PECVD、LPCVD、原子层沉积(ALD)或高深宽比(HARP)工艺形成介电层801。在一些实施例中，介电层801可以是填充性较好的高K介电材料(例如SiO2)，也可以是其他介电材料。根据一些实施例，可以实施化学机械抛光(CMP)以去除介电层801 的部分，因而实现介电层801平坦化的表面。
穿过所述堆叠层上方的所述介电层801形成与所述电极层103接触的引线。参照图11，穿过堆叠层上方的介电层801形成引线。在一些实施例中，通过光刻、刻蚀孔、金属填充及图形化形成电极引线，引线与电极层103接触。
总的来说，所公开的方法和微电极结构利用薄膜生长(外延技术)加选择性刻蚀方法获得超微小间隔及高密度电极，且间距和密度可以灵活调整，用于对电极间距极小，密度极高的场合，该方法不依赖先进光刻技术来制造且尺寸能灵活调控。更为重要的是，后续表面沉积生物电极里常用的黄金(Au)或白金(Pt)后，无需增加光刻和刻蚀等额外工艺即可自然实现电极间微间距导电隔离的目的，既解决了Au和Pt很难等离子刻蚀的问题，又使得工艺跟硅基CMOS完全兼容。
进一步地，在上述实施例的基础上，本发明还提供了另外一些可选实施例，其中，本实施例中的堆叠层具有倾斜侧壁，堆叠层的倾斜侧壁的制备方法可以参考中国专利文献CN105609415A，具体为，在半导体衬底101上形刻蚀终止层102，在刻蚀终止层102上形成由电极层103和牺牲层104交错堆叠而成的堆叠层，在堆叠层上形成掩蔽材料。其中，掩蔽材料优选为光刻胶，当然也可以选择其他掩模材料，例如氮化硅硬掩膜，厚度可以为 100nm-100μm，具体地可以根据堆叠层的厚度进行调节，本发明对此不做限制。在本实施例中，掩蔽材料优选为4μm的光刻胶。形成掩蔽材料的办法可以是常规方法，例如，可以在堆叠层上旋涂光刻胶，然后通过曝光、显影以及去除步骤，最后形成需要的掩蔽材料的形状。也可以采用其他方法形成掩蔽材料。接着要对掩蔽材料和堆叠层进行干法刻蚀。具体地，刻蚀中可以选择对掩蔽材料进行横向刻蚀(平行于衬底表面)，对堆叠层进行纵向刻蚀(垂直于衬底表面)，同时精确控制上述两者速率的比值来获得相应的刻蚀坡面倾斜角度。具体方法为调节掩蔽材料的横向刻蚀速率(ERB)与被刻蚀材料的纵向刻蚀速率(ERB)比值即可调节斜坡与衬底平面的夹角(θ)，具体公式如下：ctanθ＝ERB/ERA，例如如果两者速率为1:1 的话即可获得45°倾斜角；如果要刻蚀夹角为12°，则ctan12°≈5，则两者速率比为5:1，具体刻蚀速率比根据所需要的夹角大小调整即可。本实施例中，刻蚀气体包括HBr和O2，其中，以HBr和O2总体积百分比计，O2体积占比5％至15％，为了获得更好的倾斜侧壁形貌， O2体积占比优选10％，其中O2用于刻蚀掩蔽材料400，横向刻蚀速率为ERB，纵向刻蚀速率为ERA，这两个速率决定了能够获得的堆叠层斜坡倾角，根据具体设计的需求，可以灵活调节出所需要的斜坡角度。
如图2和图3所示，先在由电极层103和牺牲层104组成的堆叠层侧壁形成倾斜侧壁，再在电极层103未被牺牲层104覆盖的表面形成金属层。在一些实施例中，堆叠层的两侧都形成倾斜侧壁。在另一些实施例中，堆叠层的一侧形成倾斜侧壁，另一侧为垂直侧壁。刻蚀后的倾斜侧壁实物电镜图如图12所示。
进一步地，在上述实施例的基础上，本发明还提供了另外一些可选实施例，具体如下，本实施例中的堆叠层一侧具有阶梯形状。如图4所示，在上述堆叠层的另一侧形成阶梯形状后，再在电极层103未被牺牲层覆盖的表面形成金属层。在上述堆叠层的另一侧形成阶梯形状的目的是暴露每层电极层103的上表面。在一些实施例中，可以采用典型的光刻工艺与掩模技术和各向异性刻蚀操作(例如，等离子体刻蚀或反应离子刻蚀)形成阶梯形状。也可以使用其他方法形成上述阶梯形状。
根据本发明的实施例，还提供了一种形成微电极结构的方法。包括以下步骤：
S1.在衬底上方形成刻蚀终止层。
在该步骤中，在上述衬底101上沉积刻蚀终止层102时，可以选择各种沉积技术中的任意一种，包括低压化学气相沉积(LPCVD)、大气压化学气相沉积(APCVD)、等离子体增强化学气相沉积(PECVD)、物理气相沉积(PVD)、溅射和其他合适的沉积技术来形成刻蚀终止层102。可选地，通过热工艺形成刻蚀终止层102。
S2.在所述刻蚀终止层上方由电极层和牺牲层交错堆叠形成堆叠层，且所述牺牲层位于所述电极层之间，以使相邻的所述电极层之间形成一定空间。
该步骤中，采用外延薄膜生长的方法在刻蚀终止层上交替形成电极层103和牺牲层104，并控制牺牲层104应位于相邻的电极层103之间。其中外延薄膜生长方法具体采用的工艺参数如下：在温度为600℃下，采用SiH4，及SiH4和GeH4交替生长Si和SiGe材料。制备电极层103和牺牲层104时，可以根据需求控制电极层103和牺牲层104的膜层厚度。在其他实施例中，还可以使用LPCVD、APCVD、PECVD、PVD或溅射形成厚度可控的电极层103。在以下的描述中，为了方便说明，以电极层103为重掺杂硅材料为例进行描述。
S3.对所述堆叠层的一侧进行选择性刻蚀，横向刻蚀去除牺牲层的一部分，以使所述牺牲层覆盖所述电极层的部分表面。
该步骤中，形成堆叠层后，通过选择性刻蚀，去除一部分相邻电极层之间的牺牲层的一部分，使牺牲层103仅覆盖相邻电极层104的部分表面，以在相邻电极层104之间形成悬空的间距，即形成一定空间。在本实施例中，采用普通电感耦合等离子体(ICP)刻蚀机形成悬空的间距，其中，采用CF4/O2/He气体，气压控制在3mT～80mT，混合气体的反应温度为 0～90℃，上射频功率为100W～2000W，下射频功率0W～30W，CF4/O2/He的总流量为 100～1000sccm，其中，以CF4、O2、He总体积百分比计，CF4体积比为50％～90％，O2体积比为5％～90％，He体积比为10％～50％。通过上述工艺，可以获得SiGe对Si很高的各向同性刻蚀选择比(大于50:1)，选择性刻蚀效果如图13所示。目前SiGe选择各向同性腐蚀还未见常规等离子体刻蚀的报道，大都是需要对常规等离子体进行改进成远程顺流 (remote+down steam)的方式过滤掉带电离子只留下中性反应基团(radical)才能获得，本发明采用特殊工艺在传统ICP刻蚀机上即可实现上述工艺结果。当然，根据其他一些实施例，还可以采用HCl气体(600～800℃)或者HNO3、H2O2、与CH3COOH和HF的混合溶液，其中混合溶液中，6wt％HF、30wt％H2O2、99.8wt％CH3COOH＝的体积比为1:2:4，6wt％HF、60wt％HNO3和99.8wt％CH3COOH＝的体积比为1:2:4，形成上述悬空的间距。选择性刻蚀后的悬空的间距实物电镜图如图13所示。
S4.在所述电极层的未被所述牺牲层覆盖的部分上方形成金属层。
该步骤中，通过沉积工艺例如物理气相沉积(PVD)形成金属层601。在一些实施例中，金属层601包含至少一种主要金属元素，例如Au或Pt。以Au为金属层的主要金属元素为例。因为受物理沉积方法电极层覆盖率不高的局部遮蔽效应影响，电极层的局部表面无法生长上金属。也可以用其他方法(溅射或蒸发)形成金属层。
S5.在所述堆叠层的上方形成介电层。
在该步骤中，参照图8，可以采用CVD工艺，诸如PECVD、LPCVD、原子层沉积(ALD) 或高深宽比(HARP)工艺形成介电层801。本实施例中。在一些实施例中，介电层801可以是填充性较好的高K介电材料(例如SiO2)，也可以是其他介电材料。根据一些实施例，可以实施化学机械抛光(CMP)以去除介电层801的部分，因而实现介电层801平坦化的表面。
S6.穿过所述介电层形成与所述电极层接触的引线。
在该步骤中，通过现有技术中常用的光刻、刻蚀孔、金属填充及图形化在介电层形成电极引线，引线与电极层103接触。
进一步地，在上述实施例的基础上，本发明还提供了另外一些可选实施例，本实施例提供了一种使堆叠层的形成倾斜侧壁的方法。如图2和图3所示，在电极层103未被牺牲层覆盖的表面形成金属层之前，先使电极层103和牺牲层104组成的堆叠层侧壁形成倾斜侧壁，在一些实施例中，堆叠层的两侧都形成倾斜侧壁。在另一些实施例中，堆叠层的一侧形成倾斜侧壁，另一侧为垂直侧壁。在本实施例中，采用典型的光刻工艺与掩模技术和各向异性刻蚀操作(例如，等离子体刻蚀或反应离子刻蚀)形成倾斜侧壁。例如，在60℃基座温度，20mT 气压，上电极功率300W，下电极功率80w，HBr为100sccm，O2为10sccm的环境中进行刻蚀工艺。在一些实施例中，各项异性刻蚀气体包括HBr和O2，其中，O2体积百分比为5％至15％，为了获得更好的倾斜侧壁形貌，O2体积百分比优选10％，刻蚀后的倾斜侧壁实物电镜图如图12所示。
进一步地，在上述实施例的基础上，本发明还提供了另外一些可选实施例，本实施例提供了一种使堆叠层的一侧形成阶梯形状的方法。在进行所述选择性刻蚀之后且形成所述金属层之前，在最上层的所述电极层上形成图案化的掩模层；进行刻蚀工艺使所述堆叠层远离所述选择性刻蚀的一侧形成阶梯形状，暴露所述电极层的顶面；去除所述掩模层。其中，所述刻蚀工艺具体可以采用典型的光刻工艺与掩模技术和各向异性刻蚀操作(例如，等离子体刻蚀或反应离子刻蚀)形成阶梯形状。例如每次光刻都缩短一定的横向尺寸，再追加一次纵向刻蚀，即可获得一次台阶。也可以使用其他方法形成上述阶梯形状，如一次光刻加刻蚀，再加一次光刻胶各向同性刻蚀微缩尺寸，再刻蚀即可获得一个台阶，依次反复循环处理即可获得多个台阶。
进一步地，在上述实施例的基础上，本发明还提供了在阶梯形状的堆叠层上形成金属层的方法。图5至图7示出了根据一些实施例采用金属剥离工艺形成金属层的流程图。如图 5所示，在上述阶梯形状上方形成光刻胶501。根据一些实施例，通过旋涂、喷涂、滴涂和丝网印刷等方法形成光刻胶。根据一些实施例，光刻胶可以是正性光刻胶或负性光刻胶中的一种。通过曝光显影，保留部分光刻胶。根据一些实施例，保留下来的光刻胶成倒梯形，方便后续工艺剥离工艺。
如图6所示，在暴露的电极层103和光刻胶501上形成金属层601。
如图7所示，用丙酮或其他有机溶剂去除光刻胶501剥离其上层金属层601。
进一步地，在上述实施例的基础上，本发明还进一步提供了在堆叠层具有阶梯形状的一侧形成介电层的方法。图9至图10示出了根据一些实施例去除部分介电层801的流程图。
如图9所示，在一些实施例中，在介电层801上方形成光刻胶901，采用光刻工艺与掩模技术和刻蚀工艺去除部分介电层801，使介电层801保留在堆叠层的部分上方。在一些实施例中，通过各向异性刻蚀采用C4F8、C4F6、CF4、Ar组合气体，实施刻蚀工艺以获得对 Au很高的刻蚀选择比。其中，各向异性刻蚀采用本领域常规介质孔刻蚀工艺，例如组合气体中各气体的体积百分比可以为10％C4F8，10％C4F6，0～10％CF4，60％～70％Ar。
进一步地，如图10所示，在一些实施例中，采用回蚀(Etch Back)工艺，诸如BOE、DHF或干法VHF进一步去除电极层103侧壁和电极层103之间的部分介电层801，使介电层801保留于电极层103的部分之间。本领域常规工艺，采用光刻技术将不刻蚀区域用光刻胶覆盖保护起来，打开区域用体积比为BOE：H2O＝1:7或体积浓度为1％～70％的HF腐蚀SiO2即可。
以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替代以及改变。

Claims (23)

1.一种微电极结构，其特征在于，包括：
衬底；
在所述衬底上方形成的刻蚀终止层；
在所述刻蚀终止层上方形成由电极层和牺牲层交错堆叠而成的堆叠层，其中，所述牺牲层位于所述电极层之间，所述牺牲层覆盖所述电极层的部分表面，以使相邻的所述电极层之间形成一定空间；
在所述电极层的未被牺牲层覆盖的裸露部分上方形成的金属层；
在所述堆叠层上方形成的介电层 ；
穿过所述介电层形成与所述电极层接触的引线。
2.根据权利要求1所述的微电极结构，其特征在于，所述堆叠层一侧具有阶梯形状。
3.根据权利要求2所述的微电极结构，其特征在于，所述介电层位于所述堆叠层具有阶梯形状的一侧上。
4.根据权利要求3所述的微电极结构，其特征在于，所述介电层还位于相邻的所述电极层之间的一定空间内，且覆盖所述金属层的一部分。
5.根据权利要求1~4任一所述的微电极结构，其特征在于，所述堆叠层具有倾斜侧壁。
6.根据权利要求1所述的微电极结构，其特征在于，所述电极层包括Si、W、Ta、TiN、TaN或Ru。
7.根据权利要求1所述的微电极结构，其特征在于，所述牺牲层包括GeSn、SiGe、Ge、Al2O3 、SiO2或SiN。
8.根据权利要求1所述的微电极结构，其特征在于，所述金属层包括Au或Pt。
9.根据权利要求1所述的微电极结构，其特征在于，所述金属层延伸到所述电极层的侧壁。
10.一种制造微电极结构的方法，其特征在于，包括：
在衬底上方形成刻蚀终止层；
在所述刻蚀终止层上方由电极层和牺牲层交错堆叠形成堆叠层，且所述牺牲层位于所述电极层之间，以使相邻的所述电极层之间形成一定空间；
对所述堆叠层的一侧进行选择性刻蚀，横向刻蚀去除牺牲层的一部分，以使所述牺牲层覆盖所述电极层的部分表面；
在所述电极层的未被所述牺牲层覆盖的部分上方形成金属层；
在所述堆叠层的上方形成介电层；
穿过所述介电层形成与所述电极层接触的引线。
11.根据权利要求10所述的制造微电极结构的方法，其特征在于，在进行所述选择性刻蚀之后且形成所述金属层之前，该方法还包括：
在最上层的所述电极层上形成图案化的掩模层；
进行刻蚀工艺使所述堆叠层远离所述选择性刻蚀的一侧形成阶梯形状，暴露所述电极层的顶面；
去除所述掩模层。
12.根据权利要求11所述的制造微电极结构的方法，其特征在于，形成所述介电层包括：
通过原子层沉积或高深宽比工艺形成所述介电层；
使用平坦化工艺以获得平坦的所述介电层的表面；
对所述介电层进行光刻和刻蚀工艺，使所述介电层形成于所述堆叠层具有所述阶梯形状的一侧。
13.根据权利要求12所述的制造微电极结构的方法，其特征在于，对所述介电层进行回蚀工艺，使所述介电层保留于相邻所述电极层之间的空间内，且覆盖所述金属层的一部分。
14.根据权利要求10~13任一所述的制造微电极结构的方法，其特征在于，在进行所述选择性刻蚀之前，该方法还包括：
在所述堆叠层的最上层的所述电极层上形成图案化的掩模层；
对所述堆叠层进行干法刻蚀，使所述堆叠层的侧壁具有一定的倾斜角度，形成倾斜侧壁；
去除所述掩模层。
15.根据权利要求10所述的制造微电极结构的方法，其特征在于，形成所述金属层包括：
通过金属剥离工艺，在所述电极层的未被所述牺牲层覆盖的部分上方形成所述金属层；
其中，采用物理气相沉积法形成所述金属层。
16.根据权利要求10所述的制造微电极结构的方法，其特征在于，采用外延薄膜生长工艺形成具有刻蚀选择性的所述电极层和所述牺牲层。
17.根据权利要求10所述的制造微电极结构的方法，其特征在于，所述电极层包括Si、W、Ta、TiN、TaN或Ru。
18.根据权利要求10所述的制造微电极结构的方法，其特征在于，所述牺牲层包括GeSn、SiGe、Ge、Al2O3 、SiO2或SiN。
19.根据权利要求10所述的制造微电极结构的方法，其特征在于，所述选择性刻蚀包括干法各向异性刻蚀或湿法刻蚀。
20.根据权利要求10所述的制造微电极结构的方法，其特征在于，所述金属层材料包括Au或Pt。
21.根据权利要求10所述的制造微电极结构的方法，其特征在于，形成所述引线包括：
光刻刻蚀所述介电层；
通过金属填充以及图形化工艺形成所述引线。
22.一种电子设备，其特征在于，包括由权利要求1~9中的任一项所述电微电极结构形成的集成电路。
23.根据权利要求22所述的电子设备，其特征在于，还包括：与所述集成电路配合的显示器以及与所述集成电路配合的无线收发器。
CN201910380542.9A 2019-05-08 2019-05-08 一种微电极结构及其制作方法及包括该器件的电子设备 Active CN110174453B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910380542.9A CN110174453B (zh) 2019-05-08 2019-05-08 一种微电极结构及其制作方法及包括该器件的电子设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910380542.9A CN110174453B (zh) 2019-05-08 2019-05-08 一种微电极结构及其制作方法及包括该器件的电子设备

Publications (2)

Publication Number Publication Date
CN110174453A CN110174453A (zh) 2019-08-27
CN110174453B true CN110174453B (zh) 2021-08-03

Family

ID=67690761

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910380542.9A Active CN110174453B (zh) 2019-05-08 2019-05-08 一种微电极结构及其制作方法及包括该器件的电子设备

Country Status (1)

Country Link
CN (1) CN110174453B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112834584A (zh) * 2019-11-25 2021-05-25 深圳硅基传感科技有限公司 生理参数的监测电极及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106132568A (zh) * 2014-03-21 2016-11-16 皇家飞利浦有限公司 Cmut设备及制造方法
CN106356307A (zh) * 2015-07-15 2017-01-25 旺宏电子股份有限公司 开口结构及其制造方法以及内连线结构
CN106646048A (zh) * 2016-12-23 2017-05-10 中国科学院深圳先进技术研究院 一种微电极阵列的制备方法
CN109155317A (zh) * 2018-05-18 2019-01-04 长江存储科技有限责任公司 三维存储器件中的阶梯形成

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106132568A (zh) * 2014-03-21 2016-11-16 皇家飞利浦有限公司 Cmut设备及制造方法
CN106356307A (zh) * 2015-07-15 2017-01-25 旺宏电子股份有限公司 开口结构及其制造方法以及内连线结构
CN106646048A (zh) * 2016-12-23 2017-05-10 中国科学院深圳先进技术研究院 一种微电极阵列的制备方法
CN109155317A (zh) * 2018-05-18 2019-01-04 长江存储科技有限责任公司 三维存储器件中的阶梯形成

Also Published As

Publication number Publication date
CN110174453A (zh) 2019-08-27

Similar Documents

Publication Publication Date Title
US9768026B2 (en) Structures having isolated graphene layers with a reduced dimension
KR101883236B1 (ko) 메모리 디바이스를 위한 필러 구조 및 방법
US8664642B1 (en) Nonplanar graphite-based devices having multiple bandgaps
US8580658B1 (en) Methods for fabricating graphene device topography and devices formed therefrom
US20210041392A1 (en) Nanopore well structures and methods
JP2010533963A (ja) コア−シェル−シェル・ナノワイヤトランジスタ、およびその製造方法
US9688540B2 (en) Segmented graphene growth on surfaces of a patterned substrate layer and devices thereof
JP7135080B2 (ja) 原子層堆積及びエッチングを使用してポア径を縮小させるための方法
KR20150097572A (ko) 3-차원 고 표면적 전극들의 제조
GB2387272A (en) Nanopore structure for aligning molecules for molecular electronics
JP5117906B2 (ja) ナノワイヤトランジスタおよびその製造方法
CN110174453B (zh) 一种微电极结构及其制作方法及包括该器件的电子设备
EP3188225A2 (en) Semiconductor device with local interconnect structure and manufacturing method thereof
CN104078330B (zh) 自对准三重图形的形成方法
CN111108591B (zh) 形成用于生物应用的自支撑膜的方法
US10680063B2 (en) Method of manufacturing stacked SiGe nanotubes
KR20210008920A (ko) 플라즈마 에칭을 위한 하드 마스크로서 애노드성 알루미늄 옥사이드
CN103789204A (zh) 石墨烯测序器件及其制造方法
US8927424B1 (en) Self-aligned patterning technique for semiconductor device features
JP2023509763A (ja) デュアルポアデバイスを作製する方法
JP5455415B2 (ja) ナノギャップ電極を有する素子の製造方法
US8329522B2 (en) Method for fabricating semiconductor device
CN107941861B (zh) 纳米级气敏传感器的形成方法
US10483943B2 (en) Artificially oriented piezoelectric film for integrated filters
KR20230078009A (ko) 그래핀 레이어가 삽입된 구조를 포함하는 하드 마스크 필름 및 이의 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant