KR101883236B1 - 메모리 디바이스를 위한 필러 구조 및 방법 - Google Patents
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Abstract
메모리 디바이스의 형성 방법. 방법은 표면 영역을 갖는 반도체 기판을 제공한다. 반도체 기판의 표면 영역 위에 놓이는 제 1 유전체 층이 형성된다. 제 1 유전체 층 위에 놓이는 하부 와이어링 구조가 형성되며, 상부 와이어링 구조 위에 놓이는 제 2 유전체 재료가 형성된다. 하부 와이어링 구조와의 금속-대-금속 접촉을 제공하기 위하여 하부 금속 격벽 재료가 형성된다. 방법은 하부 금속 격벽 재료, 접촉 재료, 스위칭 재료, 도전성 재료, 및 상부 격벽 재료를 포함하는 재료 스택을 패터닝 및 에칭함으로써 필러 구조를 형성한다. 필러 구조는 에칭 동안 하부 와이어링 구조와 필러 구조의 정렬과 무관하게 하부 와이어링 구조와의 금속-대-금속 접촉을 유지한다. 필러 구조 위에 놓이는 상부 와이어링 구조가 하부 와이어링 구조에 대하여 소정의 각도로 형성된다.
Description
본 발명은 스위칭 디바이스들에 관한 것이다. 보다 구체적으로, 본 발명은 바람직한 특성들을 갖는 비-휘발성 저항성 스위칭 메모리 디바이스를 형성하기 위한 구조 및 방법을 제공한다.
반도체 디바이스들의 성공은 주로 집중적인 트랜지스터의 다운-스케일링(down-scaling) 프로세스에 의해 이루어져 왔다. 그러나, 100 nm 미만의 크기를 갖는 전계 효과 트랜지스터(field effect transistor, FET) 처리 방법과 같이, 짧은 채널 효과(short channel effect)와 같은 문제들이 적절한 디바이스 동작을 방해하기 시작한다. 또한 플래시(Flash)로서 일반적으로 공지된 것과 같은 트랜지스터 기반 메모리들은 디바이스 크기들이 작아짐에 따라 부가적인 성능 저하들을 가질 수 있다. 예를 들어, 일반적으로 플래시 메모리 디바이스의 프로그래밍을 위해 고전압이 요구된다. 고전압은 유전체 파괴(dielectric breakdown)를 초래하고, 방해 메커니즘들의 가능성을 증가시킬 수 있다. 플래시 메모리는 비-휘발성 메모리 디바이스의 일 유형이다.
특히, Fe RAM(ferroelectric RAM), MRAM(magneto-resistive RAM), ORAM(organic RAM), 및 PCRAM(phase change RAM)과 같은 다른 비-휘발성 RAM(random access memory)은 차세대 메모리 디바이스들로서 탐구되어 왔다. 이러한 디바이스들은 통상 새로운 재료와 메모리 셀을 형성하기 위한 실리콘-기반 디바이스에 연결되는 디바이스 구조들을 요구한다. 그러나, 이러한 새로운 메모리 셀들은 일반적으로 하나 이상의 주요 속성(key attribute)들을 결여하며, 이는 이들이 대량 생산에 광범위하게 채택되는 것을 방해해 왔다. 예를 들어, Fe-RAM 및 MRAM 디바이스들은 고속 스위칭 특성들, 즉, "0"과 "1" 사이에서 스위칭하기 위한 시간 및 양호한 프로그래밍 내구성(programming endurance)을 갖지만, 이러한 디바이스들의 제조가 표준 실리콘 제조와 호환되지 않으며, 결과적으로 메모리 셀을 작은 크기로 스케일링하는 것이 용이하지 않을 수 있다. PCRAM 디바이스에 대한 스위칭은 줄 가열(Joules heating)을 사용하며, 이는 본질적으로 고 전력을 소모한다. 유기 RAM 또는 ORAM은 대량 실리콘-기반 제조와 호환되지 않으며, 디바이스 신뢰성이 일반적으로 열악하다.
전술한 기재로부터, 따라서 더 작은 치수로의 스케일링 및 기술들이 요망된다.
본 발명은 메모리 디바이스들에 관련된다. 보다 구체적으로, 본 발명에 따른 실시예들은 스위칭 디바이스들의 어레이에 대한 복수의 필러 구조(pillar structure)들을 형성하기 위한 방법을 제공한다. 필러 구조들은 고 밀도 메모리의 제조를 가능하게 한다. 방법이 비-휘발성 메모리 디바이스에 적용되었지만, 본 발명에 따른 실시예가 더 광범위한 적용 가능성을 가질 수 있다는 것이 인식되어야 할 것이다.
특정 실시예에 있어, 스위칭 디바이스에 대한 필러 구조를 형성하기 위한 방법이 제공된다. 방법은, 표면 영역을 갖는 반도체 기판을 제공하는 단계, 반도체 기판의 표면 영역 위에 놓이는(overlying) 제 1 유전체 층을 형성하는 단계를 포함한다. 제 1 유전체 층 위에 놓이는 하부 와이어링 구조(bottom wiring structure)가 형성된다. 특정 실시예에 있어, 하부 와이어링 구조는 금속 재료와 같은 적어도 제 1 도전체 재료를 포함한다. 상부 와이어링 구조(top wiring structure) 위에 놓이는 제 2 유전체 재료가 형성된다. 특정 실시예에 있어, 제 2 유전체 재료는 하부 와이어링 구조 표면을 노출하기 위하여 평탄화(planarize)된다. 방법은 제 2 유전체 층 표면 및 하부 와이어링 구조 표면 위에 놓이는 하부 금속 격벽 재료(bottom metallic barrier material)를 형성하는 단계를 포함한다. 특정 실시예에 있어, 하부 금속 격벽 재료는 하부 와이어링 구조와 금속-대-금속 접촉(metal-to-metal contact)을 형성한다. 방법은 하부 와이어링 재료 위에 놓이는 접촉 재료 및 접촉 재료 위에 놓이는 스위칭 재료를 증착한다. 특정 실시예에 있어, 스위칭 재료 위에 놓이는 도전성 재료가 형성되며, 도전성 재료 위에 놓이는 상부 격벽 재료가 형성된다. 특정 실시예에 있어, 방법은 적어도 하부 금속 격벽 재료, 접촉 재료, 스위칭 재료, 도전성 재료, 및 상부 격벽 재료로부터의 복수의 필러 구조들을 형성하기 위하여 패터닝(patterning) 및 에칭(etching) 프로세스를 수행한다. 특정 실시예들에 있어, 필러 구조는 하부 와이어링 구조와 정렬(align)되지 않고, 하부 와이어링 구조와의 금속-대-금속 접촉을 유지한다. 적어도 복수의 필러 구조들 위에 놓이는 제 3 유전체 재료가 형성되며, 제 3 유전체 재료는 필러 구조의 표면 영역을 노출시키기 위하여 평탄화된다. 그 뒤 방법은 적어도 필러 구조의 노출된 표면 영역 위에 놓이는 적어도 제 2 도전체 재료를 포함하는 상부 와이어링 구조를 형성한다.
특정 실시예에 있어서, 메모리 디바이스를 위한 필러 구조(pillar structure) 형성 방법으로서, 표면 영역을 갖는 반도체 기판을 제공하는 단계; 상기 반도체 기판의 상기 표면 영역 위에 놓이는(overlying) 제 1 유전체 층을 형성하는 단계; 상기 제 1 유전체 층 위에 놓이는 제 1 와이어링(wiring) 구조를 형성하는 단계로서, 상기 제 1 와이어링 구조는 적어도 하나의 제 1 도전체 재료(conductor material)을 포함하는, 단계; 상기 제 1 와이어링 구조 위에 놓이는 제 2 유전체 재료를 형성하는 단계; 평탄화된(planarized) 제 2 유전체 층 표면을 형성하고, 제 1 와이어링 구조 표면을 노출시키는 단계; 상기 제 1 와이어링 구조 표면을 포함하는 상기 제 2 유전체 층 표면 위에 놓이는 하부 금속 격벽 재료(bottom metallic barrier material)를 형성하는 단계로서, 상기 하부 금속 격벽은 상기 제 1 와이어링 구조와 금속-대-금속(metal-to-metal) 접촉(contact)을 형성하는, 단계; 상기 하부 금속 격벽 재료 위에 놓이는 접촉 재료를 증착하는 단계; 상기 접촉 재료 위에 놓이는 스위칭 재료를 증착하는 단계; 상기 스위칭 재료 위에 놓이는 도전성 재료를 증착하는 단계; 상기 도전성 재료 위에 놓이는 상부 격벽 재료(top barrier material)를 증착하는 단계; 적어도 상기 하부 금속 격벽 재료, 상기 접촉 재료, 상기 스위칭 재료, 상기 도전성 재료, 및 상기 상부 격벽 재료로부터 복수의 필러 구조들을 형성하기 위하여 패터닝(patterning) 및 에칭(etching) 프로세스를 수행하는 단계; 적어도 상기 복수의 필러 구조들 위에 놓이는 제 3 유전체 재료를 증착하는 단계로서, 상기 제 3 유전체 재료는 비-평면(non-planer) 표면 영역을 갖는, 단계; 상기 제 3 유전체 재료를 평탄화(planarize)하고, 상기 필러 구조의 표면 영역을 노출시키는 단계로서, 상기 필러 구조의 상기 표면 영역은 상기 상부 격벽 재료의 표면 영역을 포함하는, 단계; 및 적어도 상기 필러 구조의 상기 노출된 표면 영역 위에 놓이는 제 2 와이어링 구조를 형성하는 단계로서, 상기 제 2 와이어링 구조는 적어도 제 2 도전체 재료를 포함하는, 단계;를 포함하는 방법이 제공된다.
특정 실시예에 있어서, 상기 복수의 필러 구조들을 형성하는 것은 상기 제 1 와이어링 구조와 상기 하부 금속 격벽 재료의 에칭된 부분들 사이의 상기 금속-대-금속 접촉을 유지하는 것을 더 포함한다.
특정 실시예에 있어서, 상기 복수의 필러 구조들 각각은 상기 제 1 와이어링 구조에 정렬되지 않고, 반면 상기 하부 금속 격벽 재료는 상기 제 1 와이어링 구조와의 상기 금속-대-금속 접촉을 유지한다.
특정 실시예에 있어서, 상기 반도체 기판은 그 위에 형성된 하나 이상의 CMOS 디바이스를 포함하고, 상기 하나 이상의 CMOS 디바이스들은 상기 메모리 디바이스에 동작적으로(operationally) 연결된다.
특정 실시예에 있어서, 상기 제 1 와이어링 구조 및 상기 제 2 와이어링 구조는 각각 적어도 텅스텐, 알루미늄, 구리, 또는 도핑된(doped) 반도체 재료를 포함한다.
특정 실시예에 있어서, 상기 제 2 유전체 재료는 산화 실리콘(silicon oxide), 질화 실리콘(silicon nitride), 또는 이들의 조합을 포함한다.
특정 실시예에 있어서, 상기 하부 금속 격벽 재료 및 상기 상부 격벽 재료는 각각 접착(adhesion) 재료를 포함하며, 상기 접착 재료는, 티타늄, 질화 티타늄, 탄탈륨(tantalum), 질화 탄탈륨, 텅스텐, 및 질화 텅스텐, 또는 이들의 조합으로부터 선택된다.
특정 실시예에 있어서, 상기 하부 금속 격벽 재료는 5 nm에서 100 nm 범위의 두께를 갖는 질화 티타늄 또는 질화 텅스텐을 포함한다.
특정 실시예에 있어서, 상기 하부 금속 격벽 재료는 10 nm에서 35 nm 범위의 두께를 갖는 질화 티타늄 또는 질화 텅스텐을 포함한다.
특정 실시예에 있어서, 상기 상부 격벽 재료는 5 nm에서 100 nm 범위의 두께를 갖는 질화 티타늄 또는 질화 텅스텐을 포함한다.
특정 실시예에 있어서, 상기 접촉 재료는 폴리실리콘 재료를 포함한다.
특정 실시예에 있어서, 상기 폴리실리콘 재료는 고농도로(heavily) p-도핑된 불순물 특성을 가지며, 상기 p-도핑된 불순물 특성은 cm3 당 1E18로부터 cm3 당 1E22까지의 범위의 원자 농도(atomic concentration)에서 붕소(boron) 종에 의해 제공된다.
특정 실시예에 있어서, 상기 폴리실리콘 재료는 섭씨 300도로부터 섭씨 550도까지의 범위의 온도에서 플라즈마 증강 화학 증착 프로세스(plasma enhanced chemical deposition process)를 사용하여 증착된다.
특정 실시예에 있어서, 상기 폴리실리콘 재료는 섭씨 350도로부터 섭씨 450도까지의 범위의 온도에서 저압 화학 증착 프로세스(low pressure chemical deposition process)를 사용하여 증착된다.
특정 실시예에 있어서, 상기 폴리실리콘 재료는 10 nm로부터 100 nm까지의 범위의 두께를 갖는다.
특정 실시예에 있어서, 상기 접촉 재료는 p+ 다결정 실리콘 게르마늄 재료를 포함한다.
특정 실시예에 있어서, 상기 스위칭 재료는 순수 반도체 특성(intrinsic semiconductor characteristic)을 갖는 비정질(amorphous) 실리콘 재료를 포함한다.
특정 실시예에 있어서, 상기 비정질 실리콘 재료는 섭씨 360도로부터 섭씨 420도까지의 범위의 온도에서 플라즈마 증강 화학 증착 프로세스 또는 저압 화학 증착 프로세스를 사용하여 형성된다..
특정 실시예에 있어서, 상기 비정질 실리콘은 5 nm로부터 100 nm까지의 범위의 두께를 갖는다.
특정 실시예에 있어서, 상기 도전성 재료는 은 재료, 또는 금 재료, 또는 백금 재료, 또는 팔라듐(palladium) 재료, 또는 그들 각각의 합금, 또는 이들의 임의의 조합을 포함한다.
특정 실시예에 있어서, 상기 은 재료는 전기 도금(electroplating) 또는 무전극 플레이팅(electrodeless plating)을 포함하는 전기화학(electrochemical) 증착 프로세스 또는 물리 기상 증착 프로세스 또는 화학 기상 증착 프로세스 또는 이들의 임의의 조합을 사용하여 증착된다.
특정 실시예에 있어서, 상기 은 재료는 5 nm로부터 75 nm까지의 범위의 두께를 갖는다.
특정 실시예에 있어서, 상기 복수의 필러 구조 각각은 적어도 스위칭 엘러먼트(element)를 포함한다.
특정 실시예에 있어서, 상기 평탄화된 제 2 유전체 재료 표면을 형성하는 단계는 에칭 백 프로세스(etch back process)를 포함하는 이방성 에칭 프로세스(anisotropic etching process), 화학적 기계적 연마 프로세스(chemical mechanical polishing process), 및 이들의 임의의 조합을 포함하며, 상기 제 1 와이어링 구조는 에칭 중단부(etch stop) 또는 연마 중단부(polish stop)로서 사용된다.
특정 실시예에 있어서, 상기 제 3 유전체 재료를 평탄화하는 단계는 에칭 백 프로세스를 포함하는 이방성 에칭 프로세스, 화학적 기계적 연마 프로세스, 및 이들의 임의의 조합을 포함하며, 상기 상부 격벽 재료는 에칭 중단부 또는 연마 중단부로서 사용된다.
특정 실시예에 있어서, 상기 제 2 와이어링 구조 및 상기 제 1 와이어링 구조는 서로에 대해 각도를 가지도록 공간적으로 구성된다.
특정 실시예에 있어서, 상기 스위칭 재료는 상기 제 2 와이어링 구조 또는 상기 제 1 와이어링 구조에 인가된 전압에 의존하는 저항에 의해 특징지어진다(characterized).
특정 실시예에 있어서, 상기 제 2 와이어링 구조에 인가된 상기 전압은 상기 스위칭 재료 내에 상기 도전성 재료로부터 얻어지는 복수의 도전성 입자들의 형성을 초래한다.
특정 실시예에 있어서, 상기 복수의 도전성 입자들은 상기 제 2 와이어링 구조 또는 상기 제 1 와이어링 구조에 인가된 상기 전압의 진폭(amplitude) 및 극성(polarity)에 의존하는 길이를 갖는 필라멘트(filament) 구조를 형성한다.
특정 실시예에 있어서, 메모리 디바이스를 위한 필러 구조(pillar structure) 형성 방법으로서, 표면 영역을 갖는 반도체 기판을 제공하는 단계; 상기 반도체 기판의 상기 표면 영역 위에 놓이는(overlying) 제 1 유전체 층을 형성하는 단계; 상기 제 1 유전체 층 위에 놓이는 제 1 와이어링(wiring) 구조를 형성하는 단계로서, 상기 제 1 와이어링 구조는 적어도 하나의 제 1 도전체 재료(conductor material)을 포함하는, 단계; 상기 제 1 와이어링 구조 위에 놓이는 제 2 유전체 재료를 형성하는 단계; 평탄화된(planarized) 제 2 유전체 층 표면을 형성하고, 제 1 와이어링 구조 표면을 노출시키는 단계; 상기 제 1 와이어링 구조 표면을 포함하는 상기 제 2 유전체 층 표면 위에 놓이는 하부 금속 격벽 재료(bottom metallic barrier material)를 형성하는 단계로서, 상기 하부 금속 격벽은 상기 제 1 와이어링 구조와 금속-대-금속(metal-to-metal) 접촉(contact)을 형성하는, 단계; 상기 하부 금속 격벽 재료 위에 놓이는 접촉 재료를 증착하는 단계; 상기 접촉 재료 위에 놓이는 스위칭 재료를 증착하는 단계; 상기 스위칭 재료 위에 놓이는 도전성 재료를 증착하는 단계; 상기 도전성 재료 위에 놓이는 상부 격벽 재료(top barrier material)를 증착하는 단계; 적어도 상기 하부 금속 격벽 재료, 상기 접촉 재료, 상기 스위칭 재료, 상기 도전성 재료, 및 상기 상부 격벽 재료로부터 복수의 필러 구조들을 형성하기 위하여 패터닝(patterning) 및 에칭(etching) 프로세스를 수행하는 단계; 적어도 상기 복수의 필러 구조들 위에 놓이는 제 3 유전체 재료를 증착하는 단계로서, 상기 제 3 유전체 재료는 비-평면(non-planer) 표면 영역을 갖는, 단계; 상기 제 3 유전체 재료를 평탄화(planarize)하고, 상기 필러 구조의 표면 영역을 노출시키는 단계로서, 상기 필러 구조의 상기 표면 영역은 상기 상부 격벽 재료의 표면 영역을 포함하는, 단계; 및 적어도 상기 필러 구조의 상기 노출된 표면 영역 위에 놓이는 제 2 와이어링 구조를 형성하는 단계로서, 상기 제 2 와이어링 구조는 적어도 제 2 도전체 재료를 포함하는, 단계;를 포함하는 방법이 제공된다.
특정 실시예에 있어서, 상기 복수의 필러 구조들을 형성하는 것은 상기 제 1 와이어링 구조와 상기 하부 금속 격벽 재료의 에칭된 부분들 사이의 상기 금속-대-금속 접촉을 유지하는 것을 더 포함한다.
특정 실시예에 있어서, 상기 복수의 필러 구조들 각각은 상기 제 1 와이어링 구조에 정렬되지 않고, 반면 상기 하부 금속 격벽 재료는 상기 제 1 와이어링 구조와의 상기 금속-대-금속 접촉을 유지한다.
특정 실시예에 있어서, 상기 반도체 기판은 그 위에 형성된 하나 이상의 CMOS 디바이스를 포함하고, 상기 하나 이상의 CMOS 디바이스들은 상기 메모리 디바이스에 동작적으로(operationally) 연결된다.
특정 실시예에 있어서, 상기 제 1 와이어링 구조 및 상기 제 2 와이어링 구조는 각각 적어도 텅스텐, 알루미늄, 구리, 또는 도핑된(doped) 반도체 재료를 포함한다.
특정 실시예에 있어서, 상기 제 2 유전체 재료는 산화 실리콘(silicon oxide), 질화 실리콘(silicon nitride), 또는 이들의 조합을 포함한다.
특정 실시예에 있어서, 상기 하부 금속 격벽 재료 및 상기 상부 격벽 재료는 각각 접착(adhesion) 재료를 포함하며, 상기 접착 재료는, 티타늄, 질화 티타늄, 탄탈륨(tantalum), 질화 탄탈륨, 텅스텐, 및 질화 텅스텐, 또는 이들의 조합으로부터 선택된다.
특정 실시예에 있어서, 상기 하부 금속 격벽 재료는 5 nm에서 100 nm 범위의 두께를 갖는 질화 티타늄 또는 질화 텅스텐을 포함한다.
특정 실시예에 있어서, 상기 하부 금속 격벽 재료는 10 nm에서 35 nm 범위의 두께를 갖는 질화 티타늄 또는 질화 텅스텐을 포함한다.
특정 실시예에 있어서, 상기 상부 격벽 재료는 5 nm에서 100 nm 범위의 두께를 갖는 질화 티타늄 또는 질화 텅스텐을 포함한다.
특정 실시예에 있어서, 상기 접촉 재료는 폴리실리콘 재료를 포함한다.
특정 실시예에 있어서, 상기 폴리실리콘 재료는 고농도로(heavily) p-도핑된 불순물 특성을 가지며, 상기 p-도핑된 불순물 특성은 cm3 당 1E18로부터 cm3 당 1E22까지의 범위의 원자 농도(atomic concentration)에서 붕소(boron) 종에 의해 제공된다.
특정 실시예에 있어서, 상기 폴리실리콘 재료는 섭씨 300도로부터 섭씨 550도까지의 범위의 온도에서 플라즈마 증강 화학 증착 프로세스(plasma enhanced chemical deposition process)를 사용하여 증착된다.
특정 실시예에 있어서, 상기 폴리실리콘 재료는 섭씨 350도로부터 섭씨 450도까지의 범위의 온도에서 저압 화학 증착 프로세스(low pressure chemical deposition process)를 사용하여 증착된다.
특정 실시예에 있어서, 상기 폴리실리콘 재료는 10 nm로부터 100 nm까지의 범위의 두께를 갖는다.
특정 실시예에 있어서, 상기 접촉 재료는 p+ 다결정 실리콘 게르마늄 재료를 포함한다.
특정 실시예에 있어서, 상기 스위칭 재료는 순수 반도체 특성(intrinsic semiconductor characteristic)을 갖는 비정질(amorphous) 실리콘 재료를 포함한다.
특정 실시예에 있어서, 상기 비정질 실리콘 재료는 섭씨 360도로부터 섭씨 420도까지의 범위의 온도에서 플라즈마 증강 화학 증착 프로세스 또는 저압 화학 증착 프로세스를 사용하여 형성된다..
특정 실시예에 있어서, 상기 비정질 실리콘은 5 nm로부터 100 nm까지의 범위의 두께를 갖는다.
특정 실시예에 있어서, 상기 도전성 재료는 은 재료, 또는 금 재료, 또는 백금 재료, 또는 팔라듐(palladium) 재료, 또는 그들 각각의 합금, 또는 이들의 임의의 조합을 포함한다.
특정 실시예에 있어서, 상기 은 재료는 전기 도금(electroplating) 또는 무전극 플레이팅(electrodeless plating)을 포함하는 전기화학(electrochemical) 증착 프로세스 또는 물리 기상 증착 프로세스 또는 화학 기상 증착 프로세스 또는 이들의 임의의 조합을 사용하여 증착된다.
특정 실시예에 있어서, 상기 은 재료는 5 nm로부터 75 nm까지의 범위의 두께를 갖는다.
특정 실시예에 있어서, 상기 복수의 필러 구조 각각은 적어도 스위칭 엘러먼트(element)를 포함한다.
특정 실시예에 있어서, 상기 평탄화된 제 2 유전체 재료 표면을 형성하는 단계는 에칭 백 프로세스(etch back process)를 포함하는 이방성 에칭 프로세스(anisotropic etching process), 화학적 기계적 연마 프로세스(chemical mechanical polishing process), 및 이들의 임의의 조합을 포함하며, 상기 제 1 와이어링 구조는 에칭 중단부(etch stop) 또는 연마 중단부(polish stop)로서 사용된다.
특정 실시예에 있어서, 상기 제 3 유전체 재료를 평탄화하는 단계는 에칭 백 프로세스를 포함하는 이방성 에칭 프로세스, 화학적 기계적 연마 프로세스, 및 이들의 임의의 조합을 포함하며, 상기 상부 격벽 재료는 에칭 중단부 또는 연마 중단부로서 사용된다.
특정 실시예에 있어서, 상기 제 2 와이어링 구조 및 상기 제 1 와이어링 구조는 서로에 대해 각도를 가지도록 공간적으로 구성된다.
특정 실시예에 있어서, 상기 스위칭 재료는 상기 제 2 와이어링 구조 또는 상기 제 1 와이어링 구조에 인가된 전압에 의존하는 저항에 의해 특징지어진다(characterized).
특정 실시예에 있어서, 상기 제 2 와이어링 구조에 인가된 상기 전압은 상기 스위칭 재료 내에 상기 도전성 재료로부터 얻어지는 복수의 도전성 입자들의 형성을 초래한다.
특정 실시예에 있어서, 상기 복수의 도전성 입자들은 상기 제 2 와이어링 구조 또는 상기 제 1 와이어링 구조에 인가된 상기 전압의 진폭(amplitude) 및 극성(polarity)에 의존하는 길이를 갖는 필라멘트(filament) 구조를 형성한다.
많은 이점들이 본 발명의 방식에 의해 달성될 수 있다. 예를 들어, 본 발명은 스위칭 디바이스에 대한 필러 구조를 형성하기 위한 방식을 제공하며, 이는 고밀도 비-휘발성 메모리 디바이스들에 사용될 수 있다. 특정 실시예에 있어, 방법은, 스위칭 디바이스의 적절한 기능을 위하여 와이어링 구조와의 전기적인 접촉을 유지하면서, 필러 구조를 형성하기 위한 보다 덜 엄격한 에칭 조건(etching condition)을 제공한다. 특정 실시예에 있어, 본 발명은 고밀도 메모리 디바이스들을 생산하기 위한 고 수율의 방법을 제공한다. 하부 와이어링 구조와 필러 구조 사이의 금속-대-금속 접촉은 필러 구조와 하부 와이어링 구조의 정밀한 오버레이(overlay)에 대한 요구조건(requirement)을 완화하며, 이는 디바이스 수율을 증가시킨다. 추가적으로, 본 방법은 디바이스의 제조를 직교적인 와이어(wire) 구조들의 각각과 필러 구조를 형성하는 단계로 분할한다. 이러한 필러 구조들 각각의 에칭은 이러한 필러 구조들 각각의 종횡비(aspect ratio)(구조의 높이와 폭의 비율)가 단일 단계에서 메모리 셀을 에칭하고 와이어링하는 것에 비하여 감소되기 때문에 더 용이하다. 추가적으로, 간극(gap)들을 개별적인 유전체 재료로 채우는 것이 또한 감소된 종횡비 때문이 용이하다. 적용들에 기초하여, 이러한 이점들 중 하나 이상이 달성될 수 있다. 당업자라면 다른 변형들, 수정들, 및 대안들을 인식할 수 있을 것이다.
도 1 내지 도 17은 본 발명의 일 실시예에 따른 메모리 디바이스의 형성 방법을 예시하는 간략화된 도면들이다.
도 18은 본 발명의 일 실시예에 따른 스위칭 디바이스에 대한 디바이스 구조를 예시하는 간략화된 도면이다.
도 18은 본 발명의 일 실시예에 따른 스위칭 디바이스에 대한 디바이스 구조를 예시하는 간략화된 도면이다.
본 발명은 전반적으로 스위칭 디바이스에 관한 것이다. 보다 구체적으로, 본 발명의 실시예들은 각기 필러 구조를 갖는 복수의 저항성 스위칭 디바이스들을 형성하기 위한 구조 및 방법을 제공한다. 본 발명은 고밀도 비-휘방성 메모리 디바이스들의 제조에 적용된다. 그러나 본 발명에 따른 실시예들이 더 광범위한 적용가능성의 범위를 가질 수 있다는 것이 인식되어야 할 것이다.
도 1 내지 도 17은 본 발명의 일 실시예에 따른 메모리 디바이스의 형성 방법을 예시한다. 이러한 도면들은 단지 예들일 뿐이며, 본원의 청구항들을 과도하게 제한하지 않는다. 당업자라면 다른 변형들, 수정들, 및 대안들을 인식할 수 있을 것이다.
도 1에 도시된 바와 같이, 표면 영역(104)을 갖는 기판(102)이 제공된다. 기판은 특정 실시예에 있어 반도체 기판일 수 있다. 적용예에 따라, 반도체 기판은 단결정 실리콘 웨이퍼, 실리콘 게르마늄 웨이퍼, 또는 SOI로서 공지된 실리콘-온-인슐레이터(silicon-on-insulator) 기판 , 및 이와 유사한 것일 수 있다. 실시예에 따라, 기판은 그 위에 형성된 하나 이상의 트랜지스터 디바이스들과 같은 하나 이상의 디바이스들을 가질 수 있다. 특정 실시예에 있어, 하나 이상의 디바이스들은 스위칭 디바이스와 동작적으로 연결될 수 있다.
도 2를 참조하면, 방법은 반도체 기판의 표면 영역 위에 놓이는(overlying) 제 1 유전체 재료(202)를 형성한다. 제 1 유전체 재료는 실시예에 따라 적절한 산화 실리콘(silicon oxide), 질화 실리콘(silicon nitride) 또는 그들의 조합들일 수 있다. 제 1 유전체 재료는 적용예에 따라 PECVD(plasma enhanced chemical vapor deposition) 또는 LPCVD(low pressure chemical vapor deposition)를 포함하는 화학 기상 증착(chemical vapor deposition, CVD)과 같은 기술들을 사용하여 증착될 수 있다. 예를 들어, 실시예에 따라, 산화 실리콘은 실란(silane), 다이실란(disilane), 적절한 클로로실란(chlorosilane) 또는 TEOS 및 다른 적절한 실리콘 함유 재료(silicon bearing material)들을 사용하여 형성될 수 있다.
특정 실시예에 있어, 방법은 제 1 유전체 재료 위에 놓이는 제 1 접착층(adhesion layer)(302)을 형성한다. 제 1 접착층은 티타늄(titanium), 질화 티타늄(titanium nitride), 탄탈륨(tantalum), 질화 탄탈륨(tantalum nitride), 또는 질화 텅스텐(tungsten nitride) 또는 이들의 조합일 수 있다. 특정 실시예에 있어 제 1 접착층은 스퍼터링(sputtering)과 같은 물리 기상 증착(physical vapor deposition)을 사용하여 증착될 수 있다. 적절한 전구체(precursor)를 사용하는 화학 기상 증착과 같은 기술들이 또한 사용될 수 있다. 예를 들어, 접착층(302)은, 질화 티타늄 재료의 스퍼터링에 의해 뒤따르는(following), 제 1 유전체 재료 상의 티타늄 금속의 제 1 증착에 의해 형성될 수 있다.
도 4를 참조하면, 방법은 제 1 접착층 위에 놓이는 제 1 와이어링 재료(wiring material)(402)를 형성한다. 제 1 와이어링 재료는 텅스텐, 구리, 알루미늄, 또는 합금들을 포함하는 다른 적합한 금속 재료들일 수 있다. 제 1 와이어링 재료는 물리 기상 증착, 기화(evaporation), 화학 기상 증착, 액상 매질(liquid medium)로부터의 전기도금(electroplating) 또는 무전극 증착(electrode-less deposition)과 같은 전기화학적 방법들, 또는 조합을 포함하는 다른 적절한 증착 기술들과 같은 기술들을 사용하여 증착될 수 있다.
특정 실시예들에 있어, 제 1 와이어링 재료는 도핑된 실리콘 재료와 같은 도핑된 반도체 재료일 수 있다. 특정 실시예에 있어, 제 1 접착층은 제 1 와이어링 재료와 제 1 유전체 층 사이에서 접합층(glue layer)으로서 기능한다. 특정 실시예에 있어, 텅스텐이 층(402)을 형성하기 위하여 층(302)의 상부 상에 스퍼터링에 의해 형성된다. 텅스텐은 100 nm와 1000 nm 사이의 두께를 가질 수 있으며, 바람직하게 200 nm와 500nm 사이의 두께를 가질 수 있다.
방법은 도 5에 도시된 바와 같은 제 1 와이어링 구조(502)를 형성하기 위하여 제 1 패터닝 및 에칭 프로세스(506)를 수행한다. 특정 실시예에 있어, 제 1 와이어링 구조는 제 1 와이어링 재료 및 제 1 접착 재료를 포함한다. 도시된 바와 같이, 폭(504)에 의해 특징지어 진다(characterized). 제 1 패터닝 및 에칭 프로세스는 에칭 프로세스에 의해 뒤따라지는(followed) 제 1 와이어링 재료 위에 놓이는 마스킹 층을 형성하는 단계를 포함한다. 적용예에 따라, 마스킹 층은 유기 포토레지스트 재료(organic photoresist material) 또는 하드 마스크(hard mask)일 수 있다. 일 예로서, 제 1 와이어링 재료로서 텅스텐을 사용하는 경우, 특정 실시예에 있어 제 1 접착층은 질화 티타늄일 수 있다. 특정 실시예에 있어, 에칭 프로세스는 CF4와 같은 불소(fluorine) 함유 종을 사용할 수 있다. 특정 실시예에 있어, 제 1 와이어링 구조는 약 5 nm에서 약 1200 nm까지의 범위의 폭을 가질 수 있다. 다른 실시예들에 있어, 폭은 약 30 nm에서 약 100 nm까지의 범위일 수 있다. 물론 당업자라면 다른 변형들, 수정들, 및 대안들을 인식할 수 있을 것이다.
특정 실시예에 있어, 방법은 도 6에 도시된 바와 같은 제 1 와이어링 구조 위에 놓이는 제 2 유전체 재료(602)를 형성하는 단계를 포함한다. 실시예에 따라, 제 2 유전체 재료는 산화 실리콘, 질화 실리콘, 또는 유전체 스택(dielectric stack) 및 다양한 유전체 재료들의 조합을 포함하는 임의의 적절한 유전체 재료일 수 있다. 단지 일예로서, 특정 실시예에 있어, 제 2 유전체 재료는 전구체로서 TEOS(tetra-ethyl oxy-silicate)를 사용하는 PECVD(plasma enhanced chemical vapor deposition)를 사용하여 증착된 산화 실리콘일 수 있다. 적절한 큐어링(curing) 단계에 의해 뒤이어지는 스핀 온 글래스(spin on glass)와 같은 다른 증착 방법이 사용될 수 있다. 대안적으로, 적용예에 따라 하나 이상의 증착 프로세스들의 조합이 사용될 수 있다.
도 7을 참조하면, 특정 실시예에 있어, 방법은 평탄화된 제 2 유전체 층 표면 영역(702)을 형성하고, 제 1 와이어링 구조 표면(704)을 노출하기 위한 평탄화 프로세스를 수행하는 단계를 포함한다. 특정 실시예에 있어, 평탄화 프로세스는 연마 중단부(polishing stop)로서 제 1 와이어링(예를 들어, 텅스텐) 구조 표면을 사용하는 CMP(chemical mechanical polishing) 프로세스일 수 있다. 특정 실시예에 있어, 평탄화 프로세스는 에칭 중단부(etch stop)로서 제 1 와이어링(예를 들어, 텅스텐) 구조 표면을 사용하는 반응성 이온 에칭(reactive ion etching)과 같은 선택적 에칭 프로세스일 수 있다.
방법은 도 8에 도시된 바와 같이 노출된 제 1 와이어링 구조 표면을 포함하는 평탄화된 제 2 유전체 층 표면 영역 위에 놓이는 하부 금속 격벽 재료(bottom metallic barrier material)(802)를 증착한다. 하부 금속 격벽 재료(802)는 티타늄, 질화 티타늄, 탄탈륨, 질화 탄탈륨, 또는 질화 텅스텐 또는 이들의 조합일 수 있다. 특정 실시예에 있어 하부 금속 격벽 재료는 스퍼터링과 같은 물리 기상 증착을 사용하여 증착될 수 있다. 적절한 전구체를 사용하는 화학 기상 증착과 같은 기술들이 또한 사용될 수 있다.
도 9에 도시된 바와 같이, 방법은 하부 금속 격벽 재료 위에 놓이는 접촉층(contact layer)(902)을 증착하는 단계를 포함한다. 특정 실시예들에 있어, 접촉층은 스위칭 디바이스에 대한 스위치을 제어하고 향상시키도록 기능한다. 스위칭 재료로서 비정질 실리콘(amorphous silicon)을 사용하는 스위칭 디바이스에 대한 예로서, 특정 실시예에 있어 접촉층은 폴리실리콘 재료일 수 있다. 특정 실시예에 있어, 폴리실리콘 재료는 cm3 당 약 1E18에서 cm3 당 약 1E22까지의 범위의 붕소(boron) 원자 농도에서 붕소 함유 종을 사용하여 p-도핑될 수 있다. 특정 실시예에 있어, 폴리실리콘 재료는 실란, 다이실란, 적절한 클로로실란, 및 다른 것들과 같은 실리콘 함유 종 및 PECVD(plasma enhanced chemical vapor deposition) 프로세스 또는 LPCVD(low pressure chemical vapor deposition) 프로세스를 사용하여 형성된다. 실시예에 따라 불순물 종(impurity species)이 그 자리에서(in-situ) 또는 다른 곳(ex-situ)에서 도핑될 수 있다. 실시예에 따라 증착 온도는 약 섭씨 300도로부터 약 섭씨 550도까지의 범위일 수 있다. 대안적인 실시예에 있어, 접촉층은 p+ 불순물 특성을 갖는 다결정 실리콘 게르마늄 재료일 수 있다. p+ 불순물 특성을 갖는 다결정 실리콘 게르마늄 재료는 적절한 실리콘 전구체, 적절한 게르마늄 전구체, 및 적절한 p형 불순물 종을 사용하는, PECVD(plasma enhanced chemical vapor deposition) 프로세스 또는 LPCVD(low pressure chemical vapor deposition) 프로세스 또는 다른 것들을 사용하여 형성될 수 있다. 실리콘 전구체는 실란, 다이실란, 적절한 클로로실란, 및 다른 것들일 수 있다. 게르마늄 전구체는 게르만(germane)(GeH4), 염화 게르마늄(germanium chloride)(GeCl4), 및 다른 적절한 게르마늄 함유 종일 수 있다. p+ 불순물은 붕소 함유 종, 알루미늄 함유 종, 갈륨(gallium) 함유 종, 인듐(indium) 함유 종, 및 다른 것들을 사용하여 제공될 수 있다. p+ 불순물 특성을 갖는 다결정 실리콘 게르마늄 재료에 대한 증착 온도는 약 섭씨 350도로부터 약 섭씨 500도의 범위를 가질 수 있으며, 어닐링(anneal) 단계를 겪지 않고 다결정이 형성되고 도펀트가 활성화될 수 있다.
도 10에 도시된 바와 같이, 방법은 접촉층 위에 놓이는 스위칭 재료(1002)를 형성하는 단계를 포함한다. 특정 실시예에 있어 스위칭 재료는 순수 비정질 실리콘(intrinsic amorphous silicon)일 수 있으며, 이는 의도적으로 도핑되지 않는다. 실시예에 따라 순수 비정질 실리콘 재료는 화학 증착 방법 또는 물리 증착 방법을 사용하여 증착될 수 있다. 화학 증착은 전구체로서 실란, 다이실란, 적절한 클로로실란, 또는 적절한 실리콘-함유 가스를 사용하는 화학 기상 증착 프로세스를 포함할 수 있다. 특정 실시예에 있어, 순수 비정질 실리콘 재료는 플라즈마-어시스티드 화학 증착(plasma-assisted chemical deposition) 방법을 사용하여 증착될 수 있다. 비정질 실리콘 재료의 증착 온도는 약 섭씨 200도에서 약 섭씨 500도까지의 범위일 수 있으며, 바람직하게 약 섭씨 350도에서 약 섭씨 400도까지의 범위일 수 있다. 실시예에 따라, 비정질 실리콘 재료는 약 5 nm로부터 약 100 nm의 범위의 두께로 제공될 수 있다. 선호되는 실시예에 있어, 비정질 실리콘 재료는 약 10 nm로부터 약 50 nm의 범위의 두께로 제공된다. 적용예에 따라, 비정질 실리콘 재료는 또한 적절한 실리콘 타겟 재료(silicon target material)를 사용하는 스퍼터링과 같은 물리 기상 증착을 사용하여 증착될 수도 있다.
특정 실시예에 있어, 방법은 도 11에 도시된 바와 같이 스위칭 재료 위에 놓이는 도전성 재료(1102)를 증착한다. 특정 실시예에 있어, 비정질 실리콘 스위칭 재료에 대하여, 도전성 재료(1102)는 은 재료(silver material)를 포함할 수 있다. 은 재료는 스퍼터링 또는 기화와 같은 물리 증착 프로세스를 사용하여 증착될 수 있다. 은 재료는 또한 적용예에 따라 화학 기상 증착, 전기도금, 무전극 증착과 같은 전기화학 증착, 또는 조합과 같은 화학 증착 프로세스를 사용하여 형성될 수 있다. 방법은 도 12에 도시된 바와 같이 도전성 재료 위에 놓이는 상부 격벽 재료(top barrier material)(1202)를 증착한다. 특정 실시예에 있어 상부 격벽 재료(1202)는, 예를 들어, 은 재료인 도전성 재료의 산화(oxidation)를 방지할 수 있다. 상부 격벽 재료(1202)는 또한 도전성 재료(1102)와 후속 재료들 사이에서 확산 격벽(diffusion barrier)으로서 기능할 수 있으며, 도전성 재료(1102)와 후속 재료들 사이에 전기 접촉을 형성할 수 있다. 상부 격벽 재료(1202)는 또한 CMP 프로세스를 위한 후속 단계에 있어 연마 중단 재료(polish stop material)로서 기능할 수 있다. 실시예에 따라 상부 격벽 재료(1202)는 티타늄, 질화 티타늄, 탄탈륨 또는 질화 탄탈륨, 텅스텐, 또는 질화 텅스텐, 또는 임의의 적절한 격벽 재료일 수 있다. 적용예에 따라, 상부 격벽 재료(1202)는 원자 층 증착(atomic layer deposition), 화학 기상 증착, 및 다른 것들과 같은 화학 증착, 또는 스퍼터링과 같은 물리 증착을 사용하여 형성될 수 있다.
특정 실시예에 있어, 도 13에 도시된 바와 같이 방법은 하부 금속 격벽 재료, 접촉 재료, 스위칭 재료, 도전성 재료, 및 상부 격벽 재료를 포함하는 재료의 스택(stack)이 복수의 필러 구조들(1302)을 형성하기 위한 제 2 패터닝 및 에칭 프로세스를 겪도록 하는 단계를 포함한다. 각각의 필러 구조는 하부 금속 격벽 재료, 접촉 재료, 스위칭 재료, 도전성 재료, 및 상부 격벽 재료를 포함한다. 도시된 바와 같이, 특정 실시예에 있어 하부 금속 격벽 재료를 포함하는 필러 구조는 제 1 와이어링 구조와의 금속-대-금속 접촉(1304)을 유지한다. 실시예에 따라, 필러 구조는 도 13a에 도시된 바와 같이 하부 와이어링 구조에 정렬될 수 있다. 특정 실시예에 있어, 도 13b에 도시된 바와 같이 필러 구조가 완전하게 제 1 와이어링 구조와 정렬되지 않더라도, 금속-대-금속 접촉이 유지된다.
단지 일예로서, 채택된 기술 노드(technology node)에 따라, 필러 구조는 약 250 nm 미만, 바람직하게 약 90 nm 미만, 또는 심지어 40 nm 미만의 피처 크기(feature size)를 가질 수 있다. 하부 와이어링 구조는 약 90 nm 이상의 폭을 가질 수 있다. 특정 실시예에 있어 하부 금속 격벽 재료를 갖는 필러 구조는, 심지어 제 2 패터닝 및 에칭 프로세스 동안 필러 구조와 제 1 와이어링 구조의 오-정렬(mis-alignment)이 존재하는 경우에도, 제 1 와이어링 구조와의 금속-대-금속 접촉을 가능하게 한다. 제 1 와이어링 구조(1404) 상의 복수의 필러 구조들(1402)의 사시도가 도 14에 예시된다.
필러 구조들을 형성하는 단계 이후, 방법은 제 1 와이어링 구조들의 노출된 영역들을 포함하는 적어도 복수의 필러 구조들 위에 놓이는 제 3 유전체 재료(1502)를 증착하는 단계를 포함한다. 실시예에 따라 제 3 유전체 재료는 산화 실리콘, 질화 실리콘, 또는 다양한 유전체 재료들의 조합을 갖는 유전체 스택을 포함하는 적절한 유전체 재료일 수 있다. 단지 일예로서, 특정 실시예에 있어 제 3 유전체 재료는 전구체로서 TEOS(tetra-ethyl oxy-silicate)를 사용하는 PECVD(plasma enhanced chemical vapor deposition) 프로세스를 사용하여 증착된 산화 실리콘일 수 있다. 적절한 큐어링 단계에 의해 뒤따라지는 스핀 온 글래스와 같은 다른 증착 방법이 사용될 수 있다. 대안적으로, 증착 프로세스들의 조합이 적용예에 따라 사용될 수 있다.
특정 실시예에 있어, 도 16에 도시된 바와 같이 제 3 유전체 층은 평탄화된 제 3 유전체 층 표면(1602)을 형성하기 위하여 평탄화 프로세스를 겪고, 필러 구조의 상부 표면 영역(1604)이 노출된다. 특정 실시예에 있어 필러 구조의 노출된 상부 표면 영역은 상부 격벽 재료의 표면 영역을 포함한다. 특정 실시예에 있어 평탄화 프로세스는 연마 중단부(polishig stop)로서 상부 격벽 재료를 사용하는 CMP(chemical mechanical polishing) 프로세스일 수 있다. 특정 실시예에 있어 평탄화 프로세스는 에칭 중단부로서 상부 격벽 재료를 사용하는 반응성 이온 에칭과 같은 선택적 에칭 프로세스일 수 있다. 물론 당업자라면 다른 수정들, 변형들, 및 대안들을 인식할 수 있을 것이다.
도 17을 참조하면, 방법은 평탄화된 제 3 유전체 층 표면 및 필러 구조의 상부 표면 영역 위에 놓이는 제 2 접착 재료를 증착하는 단계를 포함한다. 제 2 접착층은 티타늄, 질화 티타늄, 탄탈륨, 질화 탄탈륨, 또는 질화 텅스텐 또는 이들의 조합일 수 있다. 특정 실시예에 있어 제 2 접착층은 스퍼터링과 같은 물리 기상 증착 프로세스를 사용하여 증착될 수 있다. 적절한 전구체를 사용하는 원자층 증착을 포함하는 화학 기상 증착과 같은 기술들 또한 사용될 수 있다. 특정 실시예에 있어, 방법은 상부 접촉 재료 위에 놓이는 상부 와이어링 재료를 증착한다. 제 2 와이어링 재료는 텅스텐, 구리, 알루미늄 또는 합금들을 포함하는 다른 적절한 금속 재료들일 수 있다. 상부 와이어링 재료는 물리 기상 증착, 기화, 화학 기상 증착, 액상 매질로부터의 전기도금 또는 무전극 증착과 같은 전기화학 방법들, 또는 조합을 포함하는 다른 적절한 증착 기술들과 같은 기술들을 사용하여 증착될 수 있다. 특정 실시예에 있어, 상부 와이어링 재료는 도핑된 실리콘 재료와 같은 도핑된 반도체 재료일 수 있다. 특정 실시예에 있어, 제 2 접착 재료는 상부 와이어링 재료와 제 3 유전체 층 사이에서 접합층으로서 기능한다. 예로서 제 2 와이어링 재료로서 텅스텐이 사용될 수 있다. 적용예에 따라 텅스텐은 약 100 nm에서 약 1000 nm 범위의 두께를 가질 수 있으며, 바람직하게 약 200 nm에서 500 nm 범위의 두께를 가질 수 있다. 방법은 도 18에 도시된 바와 같이 상부 와이어링 구조(1804)를 형성하기 위하여 제 3 패터닝 및 에칭 프로세스를 수행한다. 특정 실시예에 있어 상부 와이어링 구조는 상부 와이어링 재료 및 제 2 접착 재료를 포함한다. 특정 실시예에 있어, 상부 와이어링 구조는 하부 와이어링 구조에 대하여 소정의 각도로 형성된다. 특정 실시예들에 있어, 상부 와이어링 구조는 하부 와이어링 구조에 대하여 직교적으로(orthogonal) 형성된다. 물론 당업자는 다른 변형들, 수정들, 및 대안들을 인식할 수 있을 것이다.
특정 실시예에 있어, 전압, 예를 들어, 포밍 전압(forming voltage)이 상부 와이어링 구조 또는 하부 와이어링 구조에 인가되는 경우, 도전성 재료는 스위치 재료의 부분 내에서 필라멘트(filament) 구조를 포함하는 복수의 도전성 재료 입자(particle)들을 형성한다. 필라멘트 구조는 상부 전극 또는 하부 전극에 인가된 전압의 진폭(amplitude) 및 극성(polarity)에 의존하여 길이에 의해 특징지어진다. 특정 실시예에 있어 이러한 필라멘트의 형성은 스위칭 재료의 저항을 변화시킨다. 예로서 도전성 재료로서 은 재료를 사용하고 스위칭 재료로서 비정질 실리콘을 사용하는 경우, 하부 와이어링 구조에 대하여 상부 와이어링 구조에 포지티브(positive) 전압을 인가하면, 복수의 은 입자들이 비정질 실리콘 재료의 영역들 내에 형성된다. 복수의 은 입자들은 길이를 가지는 은 필라멘트 구조를 포함할 수 있다. 은 필라멘트 구조의 길이는 특정 전압(예를 들어 기입 전압 또는 소거 전압과 같은 동작 전압)의 인가시 변화하게 되며, 따라서 비정질 실리콘 재료의 저항이 변화한다. 이러한 디바이스 구조는 동일한 출원인에 의해 출원되고, 그 전체가 본 명세서에 참조로써 통합된 2007.10.19에 출원된 미국 특허출원 번호 11/875,541호에 기술되어 있다.
특정 실시예에 있어, 상부 와이어링 구조, 하부 와이어링 구조 및 제 1 와이어링 구조와 제 2 와이어링 구조 사이에 샌드위치된 스위칭 엘러먼트는 비-휘발성 메모리 디바이스를 위한 스위칭 디바이스를 제공한다. 물론 당업자라면 다른 변형들, 수정들, 및 대안들을 인식할 수 있을 것이다.
실시예에 따라, 변형들이 존재할 수 있다. 예를 들어, 제 1 와이어링 구조는 도 3a, 3b, 3c 및 3d에 도시된 바와 같이 제 1 대머신(damascene) 프로세스를 사용하여 형성될 수 있다. 제 1 대머신 프로세스는 수평 표면 영역(horizontal surface region)(306)이 패터닝 및 유전체 에칭 프로세스를 사용하여 노출되는 동안 제 1 유전체 재료(202)의 부분에 하나 이상의 제 1 트렌치 개구(trench opeing)들을 형성하는 단계를 포함한다. 하나 이상의 트렌치 개구들은 제 1 방향으로 연장하도록 구성된다. 도 3b에 도시된 바와 같이 수평 표면 영역(306)을 포함하는 하나 이상의 제 1 트랜치 개구들 위에 놓이는 제 1 접착 재료(308)가 균일하게 형성된다. 제 1 접착 재료는 티타늄, 질화 티타늄, 티타늄 텅스텐, 탄탈륨, 질화 탄탈륨, 및 이들의 임의의 조합을 포함하는 다른 것들을 포함할 수 있다. 도 3c에 도시된 바와 같이, 제 1 접착 재료 위에 놓이며 하나 이상의 트렌치 개구들 각각을 채우는 제 1 와이어링 재료(308)(예를 들어, 구리, 텅스템, 또는 알루미늄)가 형성된다. 특정 실시예에 있어, 제 1 접착 재료를 포함하는 제 1 와이어링 재료는, 하나 이상의 제 1 와이어링 구조들(312)을 형성하고 제 1 와이어링 구조들을 각기 격리하기 위하여, 제 1 유전체 재료의 수평 표면 영역으로부터 제 1 와이어링 재료 및 제 1 접착 재료를 제거하기 위한 제 1 화학적 기계적 연마 프로세스(chemical mechanical polishing process)를 겪는다. 도시된 바와 같이, 특정 실시예에 있어 화학적 기계적 연마 프로세스는 또한 제 1 유전체 재료의 표면 영역(314)을 노출한다. 방법은 그 후 도 8에 도시된 바와 같은 제 1 유전체 표면 영역(314) 및 제 1 와이어링 구조(312) 위에 놓이는 하부 금속 격벽 재료(802)를 형성하기 위하여 진행하고, 도 9 내지 18의 프로세스 단계들의 나머지를 진행한다.
유사하게, 각각의 구조(1302) 위에 놓이는 제 3 유전체 재료(도 15의 1502 참조) 내에 제 2 트렌치 개구를 형성함으로써, 제 2 와어링 구조가 제 1 대머신 프로세스와 대체적으로 동일한 제 2 대머신 프로세스를 사용하여 형성될 수 있다. 제 2 트렌치 개구들은 제 2 와이어링 재료를 사용하여 다시 채워진다. 도 18에 도시된 바와 같이 제 2 트렌치 개구는 제 2 방향으로 연장하도록 구성된다. 물론 당업자라면 다른 수정들, 변형들, 및 대안들을 인식할 수 있을 것이다. 또한, 본 명세서에 기술된 예들 및 실시예들이 단지 예시적인 목적들을 위한 것일 뿐이며, 그 관점 내에서 다양한 수정들 또는 대안들이 당업자들에게 제안될 것이고, 이는 첨부된 청구항들의 이러한 적용들 및 범위의 사상 및 영역 내에 속하도록 의도된다는 것이 이해되어야 할 것이다.
Claims (29)
- 메모리 디바이스를 위한 필러 구조(pillar structure) 형성 방법에 있어서,
표면 영역을 갖는 반도체 기판을 제공하는 단계;
상기 반도체 기판의 상기 표면 영역 위에 놓이는(overlying) 제 1 유전체 층을 형성하는 단계;
상기 제 1 유전체 층 위에 놓이는 제 1 와이어링(wiring) 구조를 형성하는 단계로서, 상기 제 1 와이어링 구조는 적어도 하나의 제 1 도전체 재료(conductor material)을 포함하는, 단계;
상기 제 1 와이어링 구조 위에 놓이는 제 2 유전체 재료를 형성하는 단계;
평탄화된(planarized) 제 2 유전체 층 표면을 형성하고, 제 1 와이어링 구조 표면을 노출시키는 단계;
상기 제 1 와이어링 구조 표면을 포함하는 상기 제 2 유전체 층 표면 위에 놓이는 하부 금속 격벽 재료(bottom metallic barrier material)를 형성하는 단계로서, 상기 하부 금속 격벽은 상기 제 1 와이어링 구조와 금속-대-금속(metal-to-metal) 접촉(contact)을 형성하는, 단계;
상기 하부 금속 격벽 재료 위에 놓이는 접촉 재료를 증착하는 단계;
상기 접촉 재료 위에 놓이는 스위칭 재료를 증착하는 단계;
상기 스위칭 재료 위에 놓이는 도전성 재료를 증착하는 단계;
상기 도전성 재료 위에 놓이는 상부 격벽 재료(top barrier material)를 증착하는 단계;
적어도 상기 하부 금속 격벽 재료, 상기 접촉 재료, 상기 스위칭 재료, 상기 도전성 재료, 및 상기 상부 격벽 재료로부터 복수의 필러 구조들을 형성하기 위하여 패터닝(patterning) 및 에칭(etching) 프로세스를 수행하는 단계;
적어도 상기 복수의 필러 구조들 위에 놓이는 제 3 유전체 재료를 증착하는 단계로서, 상기 제 3 유전체 재료는 비-평면(non-planer) 표면 영역을 갖는, 단계;
상기 제 3 유전체 재료를 평탄화(planarize)하고, 상기 필러 구조의 표면 영역을 노출시키는 단계로서, 상기 필러 구조의 상기 표면 영역은 상기 상부 격벽 재료의 표면 영역을 포함하는, 단계; 및
적어도 상기 필러 구조의 상기 노출된 표면 영역 위에 놓이는 제 2 와이어링 구조를 형성하는 단계로서, 상기 제 2 와이어링 구조는 적어도 제 2 도전체 재료를 포함하는, 단계;를 포함하는, 방법. - 청구항 1에 있어서,
상기 복수의 필러 구조들을 형성하는 것은 상기 제 1 와이어링 구조와 상기 하부 금속 격벽 재료의 에칭된 부분들 사이의 상기 금속-대-금속 접촉을 유지하는 것을 더 포함하는, 방법. - 청구항 1에 있어서,
상기 복수의 필러 구조들 각각은 상기 제 1 와이어링 구조에 정렬되지 않고, 반면 상기 하부 금속 격벽 재료는 상기 제 1 와이어링 구조와의 상기 금속-대-금속 접촉을 유지하는, 방법. - 청구항 1에 있어서,
상기 반도체 기판은 그 위에 형성된 하나 이상의 CMOS 디바이스를 포함하고, 상기 하나 이상의 CMOS 디바이스들은 상기 메모리 디바이스에 동작적으로(operationally) 연결되는, 방법. - 청구항 1에 있어서,
상기 제 1 와이어링 구조 및 상기 제 2 와이어링 구조는 각각 적어도 텅스텐, 알루미늄, 구리, 또는 도핑된(doped) 반도체 재료를 포함하는, 방법. - 청구항 1에 있어서,
상기 제 2 유전체 재료는 산화 실리콘(silicon oxide), 질화 실리콘(silicon nitride), 또는 이들의 조합을 포함하는, 방법. - 청구항 1에 있어서,
상기 하부 금속 격벽 재료 및 상기 상부 격벽 재료는 각각 접착(adhesion) 재료를 포함하며, 상기 접착 재료는, 티타늄, 질화 티타늄, 탄탈륨(tantalum), 질화 탄탈륨, 텅스텐, 및 질화 텅스텐, 또는 이들의 조합으로부터 선택되는, 방법. - 청구항 7에 있어서,
상기 하부 금속 격벽 재료는 5 nm에서 100 nm 범위의 두께를 갖는 질화 티타늄 또는 질화 텅스텐을 포함하는, 방법. - 청구항 7에 있어서,
상기 하부 금속 격벽 재료는 10 nm에서 35 nm 범위의 두께를 갖는 질화 티타늄 또는 질화 텅스텐을 포함하는, 방법. - 청구항 7에 있어서,
상기 상부 격벽 재료는 5 nm에서 100 nm 범위의 두께를 갖는 질화 티타늄 또는 질화 텅스텐을 포함하는, 방법. - 청구항 1에 있어서,
상기 접촉 재료는 폴리실리콘 재료를 포함하는, 방법. - 청구항 11에 있어서,
상기 폴리실리콘 재료는 고농도로(heavily) p-도핑된 불순물 특성을 가지며, 상기 p-도핑된 불순물 특성은 cm3 당 1E18로부터 cm3 당 1E22까지의 범위의 원자 농도(atomic concentration)에서 붕소(boron) 종에 의해 제공되는, 방법. - 청구항 11에 있어서,
상기 폴리실리콘 재료는 섭씨 300도로부터 섭씨 550도까지의 범위의 온도에서 플라즈마 증강 화학 증착 프로세스(plasma enhanced chemical deposition process)를 사용하여 증착되는, 방법. - 청구항 11에 있어서,
상기 폴리실리콘 재료는 섭씨 350도로부터 섭씨 450도까지의 범위의 온도에서 저압 화학 증착 프로세스(low pressure chemical deposition process)를 사용하여 증착되는, 방법. - 청구항 11에 있어서,
상기 폴리실리콘 재료는 10 nm로부터 100 nm까지의 범위의 두께를 갖는, 방법. - 청구항 1에 있어서,
상기 접촉 재료는 p+ 다결정 실리콘 게르마늄 재료를 포함하는, 방법. - 청구항 1에 있어서,
상기 스위칭 재료는 순수 반도체 특성(intrinsic semiconductor characteristic)을 갖는 비정질(amorphous) 실리콘 재료를 포함하는, 방법. - 청구항 17에 있어서,
상기 비정질 실리콘 재료는 섭씨 360도로부터 섭씨 420도까지의 범위의 온도에서 플라즈마 증강 화학 증착 프로세스 또는 저압 화학 증착 프로세스를 사용하여 형성되는, 방법. - 청구항 17에 있어서,
상기 비정질 실리콘은 5 nm로부터 100 nm까지의 범위의 두께를 갖는, 방법. - 청구항 1에 있어서,
상기 도전성 재료는 은 재료, 또는 금 재료, 또는 백금 재료, 또는 팔라듐(palladium) 재료, 또는 그들 각각의 합금, 또는 이들의 임의의 조합을 포함하는, 방법. - 청구항 20에 있어서,
상기 은 재료는 전기 도금(electroplating) 또는 무전극 플레이팅(electrodeless plating)을 포함하는 전기화학(electrochemical) 증착 프로세스 또는 물리 기상 증착 프로세스 또는 화학 기상 증착 프로세스 또는 이들의 임의의 조합을 사용하여 증착되는, 방법. - 청구항 20에 있어서,
상기 은 재료는 5 nm로부터 75 nm까지의 범위의 두께를 갖는, 방법. - 청구항 1에 있어서,
상기 복수의 필러 구조 각각은 적어도 스위칭 엘러먼트(element)를 포함하는, 방법. - 청구항 1에 있어서,
상기 평탄화된 제 2 유전체 재료 표면을 형성하는 단계는 에칭 백 프로세스(etch back process)를 포함하는 이방성 에칭 프로세스(anisotropic etching process), 화학적 기계적 연마 프로세스(chemical mechanical polishing process), 및 이들의 임의의 조합을 포함하며, 상기 제 1 와이어링 구조는 에칭 중단부(etch stop) 또는 연마 중단부(polish stop)로서 사용되는, 방법 - 청구항 1에 있어서,
상기 제 3 유전체 재료를 평탄화하는 단계는 에칭 백 프로세스를 포함하는 이방성 에칭 프로세스, 화학적 기계적 연마 프로세스, 및 이들의 임의의 조합을 포함하며, 상기 상부 격벽 재료는 에칭 중단부 또는 연마 중단부로서 사용되는, 방법. - 청구항 1에 있어서,
상기 제 2 와이어링 구조 및 상기 제 1 와이어링 구조는 서로에 대해 각도를 가지도록 공간적으로 구성되는, 방법. - 청구항 1에 있어서,
상기 스위칭 재료는 상기 제 2 와이어링 구조 또는 상기 제 1 와이어링 구조에 인가된 전압에 의존하는 저항에 의해 특징지어지는(characterized), 방법. - 청구항 27에 있어서,
상기 제 2 와이어링 구조에 인가된 상기 전압은 상기 스위칭 재료 내에 상기 도전성 재료로부터 얻어지는 복수의 도전성 입자들의 형성을 초래하는, 방법. - 청구항 28에 있어서,
상기 복수의 도전성 입자들은 상기 제 2 와이어링 구조 또는 상기 제 1 와이어링 구조에 인가된 상기 전압의 진폭(amplitude) 및 극성(polarity)에 의존하는 길이를 갖는 필라멘트(filament) 구조를 형성하는, 방법.
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