KR100782496B1 - 자기 정렬된 셀 다이오드를 갖는 반도체 소자의 제조방법및 이를 이용하는 상변화 기억소자의 제조방법 - Google Patents

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Abstract

자기 정렬된 셀 콘택홀을 갖는 반도체 소자의 제조방법을 제공한다. 상기 방법은 반도체 기판 상에 도전막을 형성하는 것을 구비한다. 상기 도전막 상에 절연막을 형성한다. 상기 절연막과 상기 도전막을 차례로 패터닝하여 상기 기판을 노출하는 소자 분리 트렌치들 및 상기 소자 분리 트렌치들에 의해 한정되는(defined) 워드라인들을 형성한다. 상기 소자 분리 트렌치들을 채우는 소자 분리막을 형성한다. 상기 절연막을 관통하여 상기 워드라인들을 노출시키고 서로 인접하는 소자 분리막에 의해 한정되어 상기 워드라인들과 자기 정렬되는 셀 콘택홀들을 형성한다. 자기 정렬된 셀 다이오드를 갖는 상변화 기억소자의 제조방법 또한 제공한다.
자기 정렬된 셀 다이오드, 워드 라인, 상변화 물질 패턴, 상변화 기억소자

Description

자기 정렬된 셀 다이오드를 갖는 반도체 소자의 제조방법 및 이를 이용하는 상변화 기억소자의 제조방법{Methods fabricating of semiconductor devices having self-aligned cell diodes and methods fabricating of phase change memory devices using the same}
도 1a 및 도 2a는 종래의 상변화 기억 셀의 제조방법을 설명하기 위한 평면도들이다.
도 1b 및 도 2b 각각은 종래의 상변화 기억 셀의 제조방법을 설명하기 위하여 도 1a의 Ⅰ-Ⅰ' 및 도 2a의 Ⅱ-Ⅱ'에 따라 취해진 단면도들이다.
도 3은 본 발명에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 4a 내지 도 4o는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 자기 정렬된 셀 다이오드를 갖는 반도체 소자의 제조방법 및 이를 이용하는 상변화 기억소자의 제조 방법에 관한 것이다.
최근에, 새로운 반도체 소자로서 상변화 기억소자가 제안된 바 있다. 상변화 기억소자는 그들의 전원이 차단될지라도 그들 내에 저장된 데이터들이 소멸되지 않는 비휘발성 특성을 갖는다. 상기 상변화 기억소자의 단위 셀은 스위칭 소자 및 상기 스위칭 소자에 직렬 연결된(serially connected) 데이터 저장요소(data storage element)를 포함한다. 상기 데이터 저장요소는 하부 전극, 상기 하부 전극 상의 상변화 물질 패턴 및 상기 상변화 물질 패턴 상의 상부 전극을 구비한다. 일반적으로, 상기 하부 전극은 히터로서 작용한다. 상기 스위칭 소자 및 상기 하부 전극을 통하여 쓰기 전류가 흐르는 경우에, 상기 상변화 물질 패턴 및 상기 하부 전극 사이의 계면에서 주울 열(Joul heat)이 생성된다. 상기 주울 열은 상기 상변화 물질을 비정질 상태(amorphous state) 또는 결정질 상태(crystalline state)로 변화시킨다.
도 1a 및 도 2a는 종래의 상변화 기억 셀의 제조방법을 설명하기 위한 평면도들이다. 도 1b 및 도 2b 각각은 종래의 상변화 기억 셀의 제조방법을 설명하기 위하여 도 1a의 Ⅰ-Ⅰ' 및 도 2a의 Ⅱ-Ⅱ'에 따라 취해진 단면도들이다.
도 1a 및 도 1b를 참조하면, 반도체 기판(10) 상에 활성영역(12)을 한정하는 소자분리막(14)을 형성한다. 상기 활성영역(12) 상에 워드라인(13)을 형성한다. 상기 워드라인(13)을 갖는 기판 상에 하부 절연막(16)을 형성한다. 상기 하부 절연막(16) 상에 포토레지스트막(미도시)을 형성한다. 상기 포토레지스트막을 패터닝하여 포토레지스트 패턴(미도시)을 형성한다. 상기 포토레지스트 패턴을 식각 마스크 로 하여 상기 하부 절연막(16)을 선택적으로 식각한다. 이에 따라, 상기 하부 절연막(16)을 관통하고 상기 워드라인(13)의 소정 영역을 노출시키는 셀 콘택홀(18)을 형성한다. 상기 셀 콘택홀(18)은 평면적으로 볼 때 원형을 갖도록 형성된다.
도 2a 및 도 2b를 참조하면, 상기 셀 콘택홀(18)의 하부 영역을 채우는 셀 다이오드(20)를 형성한다. 상기 셀 다이오드(20)는 제1 도전형의 제1 반도체 패턴(20a)과 상기 제1 도전형과 다른 도전형을 갖는 제2 도전형의 제2 반도체 패턴(20b)으로 형성된다. 상기 셀 콘택홀(18)의 상부 영역을 채우는 하부 전극(22)을 형성한다. 이 경우에, 상기 셀 다이오드(20)와 상기 하부 전극(22) 사이에 셀 다이오드 전극(24)이 형성된다. 상기 하부 전극(22) 상에 상변화 물질 패턴(26)이 형성된다. 또한, 상기 상변화 물질 패턴(26)을 덮도록 상기 하부 절연막(16) 상에 상부 절연막(30)이 형성된다. 상기 상부 절연막(30)을 관통하고 상기 상변화 물질 패턴(26)과 전기적으로 접속되는 도전성 플러그(28)가 상기 상변화 물질 패턴(26) 상에 형성된다. 상기 도전성 플러그(28)는 상부 전극의 역할을 한다. 상기 도전성 플러그(28)와 전기적으로 접속되는 비트라인(32)이 형성된다.
상기 상변화 물질 패턴(26)은 GeSbTe막(이하, "GST"막이라 칭함)과 같은 칼코게나이드(chalcogenide) 물질막이 널리 사용된다. 상기 상변화 물질 패턴(26)을 갖는 상기 상변화 기억 셀 내에 원하는 정보를 저장시키기 위해서는 상기 상부 전극(28), 상기 상변화 물질 패턴(26) 및 상기 하부 전극(22)을 통하여 흐르는 쓰기 전류를 가하여야 한다. 상기 쓰기 전류의 양에 따라 상기 하부 전극(22)과 접촉하는 상기 상변화 물질 패턴(26)의 일부 영역이 결정질 상태 또는 비정질 상태로 변 한다.
최근에 반도체 기억소자는 고집적화 및 저전력화를 필요로 하고 있다. 이에 따라, 상변화 기억 셀의 프로그램 동작 전류 또는 소거 동작 전류를 감소시키기 위한 연구들이 수행되고 있다. 상기 상변화 기억 셀의 동작 전류를 감소시키기 위한 하나의 방법으로 히터의 전기적인 저항을 증가시키고 있다. 상기 히터의 전기적인 저항의 증가는 상변화 기억 셀의 센싱 마진을 감소시키는 단점이 있다. 따라서, 낮은 동작 전류를 이용하여 상변화 기억 셀을 동작시키기 위하여, 스위칭 소자와 하부 전극 사이의 계면에서의 전기적인 저항을 낮게 하고, 하부 전극과 상변화 물질 패턴 사이의 계면에서의 접촉 저항을 높게 할 수 있는 하부 전극이 요구되고 있다.
그러나, 상술한 종래의 상변화 기억 셀의 제조방법은 상기 셀 콘택홀(18)과 상기 워드라인(13) 사이에 오정렬(misalignment)을 발생시킨다. 즉, 상기 워드라인(13) 상에 상기 셀 콘택홀(18)이 형성되는 동안에, 상기 셀 콘택홀(18)이 상기 워드라인(13)의 상부를 벗어나서 형성될 수 있다. 이에 따라, 상기 셀 콘택홀(18) 내의 상기 셀 다이오드(20)와 상기 워드라인(13) 사이의 접촉 불량을 발생시키는 문제점이 발생한다. 또는, 도 1a 및 도 1b에 도시되어 있는 바와 같이, 상기 워드라인(13) 상에 상기 셀 콘택홀(18)이 형성되는 동안에, 상기 셀 콘택홀(18)이 상기 워드라인(13)과 부분적으로 중첩되게 형성될 수 있다. 이에 따라, 상기 셀 콘택홀(18)의 상기 셀 다이오드(20)와 상기 워드라인(13) 사이의 접촉 면적을 상대적으로 감소시킨다. 그 결과, 상기 셀 다이오드(20) 및 상기 워드라인(13) 사이의 계면에서 전기적인 저항을 증가시키는 문제점이 발생한다.
본 발명이 이루고자 하는 기술적 과제는, 자기 정렬된 셀 콘택홀을 갖는 반도체 소자의 제조방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 워드라인과 자기 정렬된 셀 다이오드를 갖는 상변화 기억소자의 제조방법을 제공하는 데 있다.
본 발명의 일 양태에 따르면, 본 발명은 자기 정렬된 셀 콘택홀을 갖는 반도체 소자의 제조방법을 제공한다. 상기 방법은 반도체 기판 상에 도전막을 형성하는 것을 포함한다. 상기 도전막 상에 절연막을 형성한다. 상기 절연막과 상기 도전막을 차례로 패터닝하여 상기 기판을 노출하는 소자 분리 트렌치들 및 상기 소자 분리 트렌치들에 의해 한정되는(defined) 워드라인들을 형성한다. 상기 소자 분리 트렌치들을 채우는 소자 분리막을 형성한다. 상기 절연막을 관통하여 상기 워드라인들을 노출시키고 서로 인접하는 소자 분리막에 의해 한정되어 상기 워드라인들과 자기 정렬되는 셀 콘택홀들을 형성한다.
본 발명의 일 양태에 따른 몇몇 실시예들에 있어, 상기 셀 콘택홀들을 채우는 셀 다이오드들을 형성하는 것을 더 포함할 수 있다.
본 발명의 다른 실시예들에 있어, 상기 소자 분리 트렌치들 및 상기 워드라인들을 형성하는 것은, 상기 절연막 상에 제1 하드마스크막을 형성하는 것을 포함할 수 있다. 또한, 상기 제1 하드마스크막을 패터닝하여 라인 형태의 제1 예비 하드마스크 패턴들(first preliminary hardmask patterns)을 형성할 수 있다. 상기 제1 예비 하드마스크 패턴들을 식각 마스크들로 사용하여 상기 절연막을 식각하는 것을 포함할 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 셀 콘택홀들을 형성하는 것은, 상기 제1 예비 하드마스크 패턴들을 패터닝하여 행들 및 열들을 따라 2차원적으로 배열되고 상기 워드라인들의 폭들과 실질적으로(substantially) 동일한 폭들을 갖는 제1 하드마스크 패턴들을 형성하는 것을 포함할 수 있다. 또한, 상기 제1 하드마스크 패턴들을 갖는 기판 상에 제2 하드마스크막을 형성하는 것을 포함할 수 있다. 이에 더하여, 상기 제1 하드마스크 패턴들이 노출되도록 상기 제2 하드마스크막을 평탄화하는 것을 포함할 수 있다. 상기 제1 하드마스크 패턴들을 제거하여 제2 하드마스크 패턴들을 형성하는 것을 포함할 수 있다. 상기 제2 하드마스크 패턴들을 식각 마스크들로 사용하여 상기 절연막을 식각하는 것을 포함할 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 제2 하드마스크막은 상기 제1 하드마스크막에 대해 식각 선택비를 갖도록 형성할 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 제1 및 제2 하드마스크막들 각각은 실리콘 질화막 및 폴리실리콘막으로 형성할 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 제2 하드마스크 패턴들은 행들 및 열들을 따라 2차원적으로 배열되고 상기 워드라인들의 폭들과 실질적으로 동일한 폭들을 갖는 개구부들을 갖도록 형성될 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 절연막을 형성하기 전에, 상기 도전막 상에 식각 정지막을 형성하는 것을 더 포함할 수 있다.
본 발명의 다른 양태에 따르면, 본 발명은 워드라인과 자기 정렬된 셀 다이오드를 갖는 상변화 기억소자의 제조방법을 제공한다. 상기 방법은 반도체 기판 상에 도전막을 형성하는 것을 포함한다. 상기 도전막 상에 하부 절연막을 형성한다. 상기 하부 절연막 상에 제1 하드마스크막을 형성한다. 상기 제1 하드마스크막을 패터닝하여 라인형태를 갖는 제1 예비 하드마스크 패턴들을 형성한다. 상기 제1 예비 하드마스크 패턴들을 식각 마스크들로 사용하여 상기 하부 절연막 및 상기 도전막을 차례로 식각하여 상기 기판을 노출시키는 소자 분리 트렌치들 및 상기 소자 분리 트렌치들에 의해 한정되는 워드라인들을 형성한다. 상기 소자 분리 트렌치들을 채우는 소자분리막을 형성한다. 상기 제1 예비 하드마스크 패턴들을 패터닝하여 행들 및 열들을 따라 2차원적으로 배열되는 제1 하드마스크 패턴들을 형성한다. 상기 제1 하드마스크 패턴들을 갖는 기판 상에 제2 하드마스크막을 형성한다. 상기 제1 하드마스크 패턴들을 제거하여 상기 하부 절연막을 노출시키는 개구부들을 갖는 제2 하드마스크 패턴을 형성한다. 상기 제2 하드마스크 패턴을 식각 마스크로 사용하여 상기 하부 절연막을 식각하여 상기 워드라인들과 자기 정렬되고 상기 워드라인들의 소정영역들을 노출시키는 셀 콘택홀들을 형성한다. 상기 셀 콘택홀들의 하부 영역들을 채우는 셀 다이오드들을 형성한다.
본 발명의 다른 양태에 따른 몇몇 실시예들에 있어, 상기 개구부들은 행들 및 열들을 따라 2차원적으로 배열되고 상기 워드라인들의 폭들과 실질적으로 동일한 폭들을 갖도록 형성될 수 있다.
본 발명의 다른 실시예들에 있어, 상기 셀 콘택홀들의 상부 영역들을 채우는 하부 전극들을 형성하는 것을 더 포함할 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 하부 전극을 형성하기 전에, 상기 셀 콘택홀들의 측벽들을 덮는 절연성 스페이서들을 형성하는 것을 더 포함할 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 하부 전극들을 형성하기 전에, 상기 셀 다이오드들 상에 셀 다이오드 전극들을 형성하는 것을 더 포함할 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 셀 다이오드 전극들은 금속 실리사이드막들로 형성할 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 제2 하드마스크막은 상기 제1 하드마스크막에 대해 식각 선택비를 갖도록 형성할 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 제1 및 제2 하드마스크막들 각각은 실리콘 질화막 및 폴리실리콘막으로 형성할 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 도전막을 형성하기 전에, 상기 기판 상에 워드라인 격리막을 형성하는 것을 더 포함할 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 제2 하드마스크 패턴을 형성하기 전에, 상기 제1 하드마스크 패턴들의 상부면들을 노출시키도록 상기 제2 하드마스크막을 평탄화하는 것을 더 포함할 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 하부 전극들 상에 차례로 적층된 상변화 물질 패턴들 및 상부 전극들을 형성하는 것을 더 포함할 수 있다. 상기 상부 전극들을 갖는 기판 상에 상부 절연막을 형성하는 것을 더 포함할 수 있다. 상 기 상부 절연막 상에 상기 상부 전극들과 전기적으로 접속된 비트라인들을 형성하는 것을 더 포함할 수 있다.
본 발명의 또 다른 실시예들에 있어, 상기 상부 절연막을 형성하기 전에, 상기 상변화 물질 패턴들을 덮는 캡핑막들을 형성하는 것을 더 포함할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위하여 제공되는 것이다. 따라서, 본 발명은 이하에서 설명되어지는 실시예들에 한정하지 않고 다른 형태로 구체화될 수 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 설명의 편의를 위해 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소를 나타낸다. 또한, 층 또는 막이 다른 층 또는 다른 "상"에 있다고 언급되어지는 경우에 그것은 다른 막 또는 다른 층에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층 또는 막이 개재될 수도 있다.
도 3은 본 발명에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 4a 내지 도 4o는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 3 및 도 4a를 참조하면, 본 발명에 따른 반도체 소자의 제조방법은 반도체 기판(40)을 준비하는 것을 포함한다. 상기 반도체 소자는 상변화 기억소자를 포함할 수 있다. 상기 기판(40) 상에 도전막(42), 하부 절연막(44) 및 제1 하드마스크막(46)을 차례로 적층한다. 상기 도전막(42)은 알루미늄, 텅스텐, 타이타늄 또는 탄탈륨 같은 금속막으로 형성될 수 있다. 이와 달리, 상기 도전막(42)은 도핑된 폴리실리콘막으로 형성할 수도 있다. 또는 상기 도전막(42)은 상기 반도체 기판(40)의 소정 영역에 불순물 이온들이 주입된 불순물 영역으로 형성될 수 있다. 예를 들면, 상기 반도체 기판(40)이 p형 반도체 기판인 경우에, 상기 도전막은 n형의 불순물 이온들을 주입하여 형성할 수 있다.
또 다른 방법으로, 상기 도전막(42)은 상기 반도체 기판(40) 상에 에피택시얼 반도체막을 형성하고, 상기 에피택시얼 반도체막 내로 불순물 이온들을 주입함으로써 형성될 수 있다.
상기 하부 절연막(44)은 실리콘 산화막 같은 절연막으로 형성될 수 있다. 상기 제1 하드마스크막(46)은 실리콘 질화막으로 형성할 수 있다.
상기 반도체 기판(40)과 상기 도전막(42) 사이에 버퍼막(48)이 형성될 수도 있다. 상기 도전막(42)이 불순물 영역으로 형성되고 상기 반도체 기판(40)과 상기 도전막(42) 사이에 상기 버퍼막(48)이 형성되는 경우에, 상기 버퍼막(48)은 상기 도전막(42)과 다른 도전형을 갖는 불순물 영역으로 형성될 수 있다. 상기 버퍼막(48)은 상기 도전막(42)과 상기 기판(40)을 절연시키는 역할을 할 수 있다.
한편, 상기 도전막(42)과 상기 하부 절연막(44) 사이에 식각 정지막(50)이 형성될 수 있다. 상기 식각 정지막(50)은 상기 하부 절연막(44)에 대해 식각 선택비를 갖도록 형성될 수 있다. 상기 식각 정지막(50)은 실리콘 질화막으로 형성될 수 있다.
도 3 및 도 4b를 참조하면, 상기 제1 하드마스크막(46)을 패터닝하여 상기 하부 절연막(44) 상에 제1 예비 하드마스크 패턴들(46')을 형성한다. 상기 제1 예비 하드마스크 패턴들(46')은 서로 이격된 다수개의 라인 형태을 갖도록 형성될 수 있다. 이 경우에, 상기 제1 예비 하드마스크 패턴들(46') 사이에 형성되는 개구부들(51)을 통해 상기 하부 절연막(44)의 상부면이 노출된다. 상기 제1 예비 하드마스크 패턴들(46')은 후속 공정에서 형성될 워드라인들의 폭들과 실질적으로 동일한 폭들을 갖도록 형성될 수 있다.
도 3 및 도 4c를 참조하면, 상기 제1 예비 하드마스크 패턴들(46')을 식각 마스크로 사용하여 상기 하부 절연막(44) 및 상기 도전막(42)을 차례로 식각한다. 상기 도전막(42 )과 상기 하부 절연막(44) 사이에 상기 식각 정지막(50)이 형성되는 경우에는 상기 식각 정지막(50) 역시 선택적으로 식각된다. 또한, 상기 버퍼막(48)이 상기 반도체 기판(40)과 상기 도전막(42) 사이에 형성되는 경우에는 상기 식각 공정을 통해 상기 버퍼막(48) 역시 선택적으로 식각될 수 있다. 이에 따라, 상기 반도체 기판(40)의 상부면을 노출시키는 소자 분리 트렌치들(52)이 형성되고, 이와 동시에 상기 소자 분리 트렌치들(52)에 의해 한정되는 워드라인들(WL)이 형성된다. 즉, 상기 워드라인들(WL)은 상기 소자 분리 트렌치들(52)에 의해 이격되도록 형성된다.
도 3 및 도 4d를 참조하면, 상기 제1 예비 하드마스크 패턴들(46') 및 상기 소자 분리 트렌치들(52)을 갖는 기판 상에 절연막을 형성한다. 에치백 기술을 사용하여 상기 절연막을 식각하여 상기 제1 예비 하드마스크 패턴들(46')을 노출시키는 동시에, 상기 소자 분리 트렌치들(52)을 채우는 소자 분리막(54)을 형성한다. 상기 소자 분리막(54)은 상기 하부 절연막(44)의 상부면과 동일 레벨을 갖도록 형성될 수 있다.
상기 소자 분리막(54)은 실리콘 산화막 같은 절연막으로 형성될 수 있다. 이에 따라, 상기 워드라인들(WL)의 폭들은 상기 소자 분리막(54)에 의해 한정된다.
도 3 및 도 4e를 참조하면, 상기 제1 예비 하드마스크 패턴들(46')을 패터닝하여 제1 하드마스크 패턴들(46")을 형성한다. 상기 제1 하드마스크 패턴들(46")은 행들 및 열들을 따라 2차원적으로 배열되도록 형성될 수 있다. 이 경우에, 상기 제1 하드마스크 패턴들(46")은 상기 워드라인들(WL)의 폭들과 실질적으로 동일한 폭들을 갖는 상기 제1 예비 하드마스크 패턴들(46')의 폭들과 동일한 폭들을 갖도록 형성된다. 즉, 상기 제1 하드마스크 패턴들(46")의 폭들 중 하나의 폭들은 상기 워드라인들(WL)의 폭들과 실질적으로 동일하게 형성된다. 또한, 상기 제1 하드마스크 패턴들(46")은 평면적으로 볼 때 사각형을 갖도록 형성될 수 있다.
도 3 및 도 4f를 참조하면, 상기 제1 하드마스크 패턴들(46")을 갖는 기판을 덮는 제2 하드마스크막(56)을 형성한다. 상기 제2 하드마스크막(56)은 상기 제1 하드마스크막(46)에 대해 식각 선택비를 갖도록 형성될 수 있다. 예를 들면, 상기 제1 하드마스크막(46)이 실리콘 질화막으로 형성되는 경우에, 상기 제2 하드마스크막(56)은 폴리실리콘막으로 형성될 수 있다. 후속하여, CMP 기술을 사용하여 상기 제2 하드마스크막(56)을 평탄화하여 상기 제1 하드마스크 패턴들(46")의 상부면들을 노출시킨다.
도 3 및 도 4g를 참조하면, 에치백 기술을 사용하여 상기 제1 하드마스크 패 턴들(46")을 제거한다. 이에 따라, 상기 하부 절연막(44)의 상부면을 노출하는 개구부들(58)을 갖는 제2 하드마스크 패턴(56')이 형성된다. 상기 개구부들(58)은 상기 워드라인들(WL)의 폭들과 실질적으로 동일한 폭들을 갖도록 형성된다. 또한, 상기 개구부들(58)은 행들 및 열들을 따라 2차원적으로 배열되도록 형성될 수 있다. 이 경우에, 상기 개구부들(58)은 평면적으로 볼 때 사각형을 갖도록 형성될 수 있다.
도 3 및 도 4h를 참조하면, 상기 제2 하드마스크 패턴(56')을 식각 마스크로 사용하여 상기 하부 절연막(44)을 식각하여 상기 워드라인들(WL)의 상부면을 노출시키는 셀 콘택홀들(60)을 형성한다. 이 경우에, 상기 하부 절연막(44)은 이방성 식각 기술을 사용하여 식각될 수 있다. 이에 따라, 상기 셀 콘택홀들(60)은 상기 워드라인들(WL)의 폭들과 실질적으로 동일한 폭들을 갖도록 형성된다. 또한, 상기 셀 콘택홀들(60)은 상기 소자 분리막(54) 및 상기 하부 절연막(44)에 의해 한정된다. 즉, 상기 셀 콘택홀들(60)은 상기 소자 분리막(54)의 측벽들 및 상기 하부 절연막(44)의 측벽들에 의해 둘러싸여 형성된다. 이 경우에, 상기 셀 콘택홀들(60)은 행들 및 열들을 따라 2차원적으로 배열되도록 형성될 수 있다. 또한, 상기 셀 콘택홀들(60)은 평면적으로 볼 때 사각형을 갖도록 형성될 수 있다.
한편, 상기 워드라인(WL) 및 상기 하부 절연막(44) 사이에 상기 식각 정지막(50)이 형성된 경우에, 상기 식각 정지막(50)은 상기 하부 절연막(44)을 식각한 후에 제거될 수 있다.
도 3 및 도 4i를 참조하면, 상기 제2 하드마스크 패턴(56')을 제거하여 상기 하부 절연막(44)의 상부면 및 상기 소자 분리막(54)의 상부면을 노출시킨다. 후속하여, 상기 셀 콘택홀들(60)을 갖는 기판 상에 반도체막을 형성한다. 이에 따라, 상기 반도체막은 상기 셀 콘택홀들(60)을 채울 수 있다. 상기 반도체막은 화학 기상 증착(CVD) 기술을 사용하여 형성할 수도 있다. CMP 기술을 사용하여 상기 반도체막을 평탄화시켜 상기 하부 절연막(44)의 상부면 및 상기 소자 분리막(54)의 상부면을 노출시킨다. 이에 따라, 상기 셀 콘택홀들(60)을 채우는 예비 반도체 패턴들(62)이 형성된다. 이 경우에, 상기 예비 반도체 패턴들(62)은 상기 셀 콘택홀들(60)에 의해 상기 워드라인들(WL)과 자기 정렬된다.
상기 반도체막은 폴리실리콘막으로 형성할 수 있다. 상기 반도체막이 폴리실리콘막으로 형성되는 경우에, 상기 제2 하드마스크 패턴을 제거하지 않을 수도 있다.
도 3 및 도 4j를 참조하면, 상기 예비 반도체 패턴들(62)을 부분 식각하여(partially etching) 상기 하부 절연막(44)의 상부면 및 상기 소자 분리막(54)의 상부면 보다 낮은 표면을 갖는 리세스된 반도체 패턴들을 형성한다. 상기 리세스된 반도체 패턴들의 하부 영역 내로 상기 제1 도전형의 불순물 이온들 또는 상기 제2 도전형의 불순물 이온들을 주입하여 제1 불순물 영역, 즉 제1 반도체 패턴들(64a)을 형성한다. 따라서, 상기 제1 반도체 패턴들(64a)은 제1 도전형 또는 제2 도전형을 갖도록 형성될 수 있다. 상기 리세스된 반도체 패턴들의 상부 영역들 내로 상기 제1 도전형의 불순물 이온들을 주입하여 제2 불순물 영역들, 즉 제2 반도체 패턴들(64b)을 형성한다. 따라서, 상기 제2 반도체 패턴들(64b)은 상기 제1 도전형을 갖도록 형성될 수 있다. 상기 제1 반도체 패턴들(64a)을 형성하기 위한 이온주입 공정은 상기 제2 반도체 패턴들(64b)을 형성하기 위한 이온주입 공정 후에 진행될 수도 있다.
상기 제1 반도체 패턴들(64a)이 상기 제2 도전형의 불순물 이온들로 도우핑된 경우에, 상기 셀 콘택홀들(60) 내에 차례로 적층된 상기 제1 및 제2 반도체 패턴들(64a,64b)은 셀 다이오드들(64)를 구성한다. 이와는 달리, 상기 제1 반도체 패턴들(64a)이 상기 제1 도전형의 불순물 이온들로 도우핑된 경우에, 상기 워드라인들(WL) 및 이와 접촉하는 상기 제1 반도체 패턴들(64a)이 셀 다이오드들을 구성한다.
이 경우에, 상기 셀 다이오드들(64)은 상기 셀 콘택홀들(60)에 의해 상기 워드라인들(WL)과 자기 정렬된다. 이에 따라, 워드라인들과 셀 다이오드들의 오정렬에 의해 발생되는 전기적인 저항의 증가를 억제할 수 있다.
다른 방법으로(alternatively), 상기 반도체막은 상기 셀 콘택홀들(60)에 의해 노출된 상기 워드라인들(WL)을 씨드층으로 채택하는 선택적 에피택시얼 성장 기술을 사용하여 형성할 수도 있다. 따라서, 상기 워드라인들(WL)이 단결정 구조를 갖는 경우에 상기 반도체막은 단결정 구조를 갖도록 형성될 수 있다. 상기 반도체막을 평탄화시키어 상기 하부 절연막(44) 및 상기 소자 분리막(54)의 상부면과 동일한 레벨의 평평한 표면을 갖는 예비 반도체 패턴을 형성할 수 있다. 상기 선택적 에피택시얼 성장 공정이 실리콘 소스 가스를 사용하여 진행되는 경우에, 상기 반도체 막은 실리콘막일 수 있다.
한편, 상기 셀 다이오드들(64) 상에 셀 다이오드 전극들(65)을 형성할 수 있다. 상기 셀 다이오드 전극들(65)은 상기 셀 콘택홀들(60)에 의해 상기 셀 다이오드들(60)과 자기 정렬된다. 상기 셀 다이오드 전극들(65)은 코발트 실리사이드막 같은 금속 실리사이드막으로 형성될 수 있다.
도 3 및 도 4k를 참조하면, 상기 셀 콘택홀들(60)의 상부 영역들 상에 절연성 스페이서들(68)을 형성할 수 있다. 이 경우에, 상기 절연성 스페이서들(68)의 외측벽들은 상기 셀 콘택홀들(60)에 의해 상기 셀 다이오드들(64)의 측벽들과 자기 정렬된다. 상기 절연성 스페이서들(68)은 실리콘 산화막 또는 실리콘 질화막 같은 절연막으로 형성할 수 있다.
상기 절연성 스페이서들(68)의 내측벽들에 의해 둘러싸이는 측벽들을 갖는 하부 전극들(66)이 상기 셀 콘택홀들(60)의 상부 영역 상에 형성된다. 상기 하부 전극들(66)은 그 하부면이 상기 셀 다이오드 전극들(65)과 접촉하도록 형성된다. 또한, 상기 하부 전극들(66)은 상기 절연성 스페이서들(68)의 상부면, 상기 하부 절연막(44)의 상부면 및 상기 소자 분리막(54)의 상부면과 동일 레벨의 상부면을 갖도록 형성될 수 있다. 이와 달리, 상기 하부 전극들(66)은 상기 절연성 스페이서들(68)의 상부면, 상기 하부 절연막(44)의 상부면 및 상기 소자 분리막(54)의 상부면 보다 낮은 레벨의 상부면을 갖도록 형성될 수 있다. 상기 하부 전극들(66)은 타이타늄막, 탄탈륨막, 타이타늄 질화막, 타이타늄 알루미늄 질화막, 탄탈륨 질화막 또는 이들의 조합막으로 형성될 수 있다. 예를 들면, 상기 셀 다이오드 전극들(65)이 코발트 실리사이드막으로 형성되는 경우에, 상기 셀 다이오드 전극들(65)과 상 기 하부 전극들(66) 사이에 발생되는 오믹 콘택(Ohmic contact)을 위하여, 상기 하부 전극들(66)은 타이타늄막 및 타이타늄 질화막이 차례로 적층된 도전막으로 형성될 수 있다.
도 3 및 도 4l을 참조하면, 상기 하부 전극들(66)을 갖는 기판 상에 상변화 물질막을 형성한다. 상기 상변화 물질막은 상기 하부 전극들(66)의 상부면과 접촉하도록 형성된다. 이 경우에, 상기 상변화 물질막 상에 도전성 배리어막을 형성할 수도 있다. 상기 상변화 물질막은 GeSbTe막(germanium stibium tellurium; 이하, "GST"막이라고 언급한다)과 같은 칼코게나이드막(chalcogenide layer)으로 형성될 수 있다. 또한, 상기 도전성 배리어막은 상변화 물질막과 반응하지 않는 도전막으로 형성될 수 있다. 예를 들면, 상기 도전성 배리어막은 타이타늄 나이트라이드막, 탄탈륨 나이트라이드막, 텅스텐 나이트라이드막 또는 타이타늄 알루미늄 나이트라이드막 같은 도전막으로 형성될 수 있다.
상기 도전성 배리어막과 상기 GST막을 차례로 패터닝하여 상기 하부 전극들(66) 상에 상변화 물질 패턴들(70) 및 도전성 배리어막 패턴들(72)을 형성할 수 있다. 이 경우에, 상기 상변화 물질 패턴들(70)은 상기 하부 전극들(66)의 폭들 보다 넓은 폭들을 갖도록 형성될 수 있다. 상기 상변화 물질 패턴들(70)은 행들 및 열들을 따라 2차원적으로 배열되도록 형성될 수 있다.
후속하여, 상기 상변화 물질 패턴들(70) 및 상기 도전성 배리어막 패턴들(72)을 덮는 캡핑 절연막(74)을 형성할 수도 있다. 상기 캡핑 절연막(74)은 상기 상변화 물질막과 반응하지 않는 절연막으로 형성할 수 있다. 예를 들면, 상기 캡핑 절연막(74)은 실리콘 질화막(silicon nitride layer) 또는 실리콘 산질화막(silicon oxide nitride layer)으로 형성할 수 있다.
도 3 및 도 4m을 참조하면, 상기 상변화 물질 패턴들(70) 및 상기 도전성 배리어막 패턴들(72) 및 이들을 덮는 상기 캡핑 절연막(74)을 갖는 기판 상에 상부 절연막(76)을 형성한다. 상기 상부 절연막(76)은 상기 GST막과 반응하지 않는 절연막으로 형성될 수 있다. 예를 들면, 상기 상부 절연막(76)은 실리콘 산화막, 실리콘 질화막 또는 이들의 조합막과 같은 절연막으로 형성할 수 있다.
도 3 및 도 4n을 참조하면, 상기 상부 절연막(76) 및 상기 캡핑 절연막(74)을 차례로 패터닝하여 상기 도전성 배리어막 패턴들(72)의 상부면을 노출하는 개구부들(77)을 형성할 수 있다. 상기 개구부들(77)을 갖는 기판 상에 도전막을 형성한다. 상기 도전막은 텅스텐 또는 타이타늄 같은 금속막으로 형성할 수 있다. 에치백(etch back) 기술을 사용하여 상기 도전막을 식각하거나 화학 기계적 연마 기술을 사용하여 상기 도전막을 평탄화함으로써 상기 상부 절연막(76)의 상부면을 노출시킨다. 이에 따라, 상기 개구부들(77)을 채우는 도전성 플러그들(78)을 형성한다. 또한, 상기 도전성 플러그들(78)은 상기 상부 절연막(76)을 관통하도록 형성된다. 상기 도전성 플러그들(78)은 상부 전극의 역할을 할 수 있다.
상기 도전성 플러그들(78)을 갖는 상부 절연막 상에 비트라인들(BL)을 형성한다. 상기 비트라인들(BL)은 상기 도전성 플러그들(78)을 통해 상기 상변화 물질 패턴들(70)과 전기적으로 접속되도록 형성될 수 있다. 또한, 상기 비트라인들(BL)은 상기 워드라인들(WL)을 가로지르며 형성될 수 있다.
상술한 바와 같이 본 발명에 따르면, 워드라인들과 자기 정렬되는 셀 다이오드들을 제공한다. 이에 따라, 상변화 기억소자에 프로그램 전류를 인가할 때, 워드 라인들과 셀 다이오드들의 오정렬에 의해 발생되는 전기적인 저항의 증가를 억제할 수 있다.

Claims (20)

  1. 반도체 기판 상에 도전막을 형성하고,
    상기 도전막 상에 절연막을 형성하고,
    상기 절연막과 상기 도전막을 차례로 패터닝하여 상기 기판을 노출하는 소자 분리 트렌치들 및 상기 소자 분리 트렌치들에 의해 한정되는(defined) 워드라인들을 형성하고,
    상기 소자 분리 트렌치들을 채우는 소자 분리막을 형성하고, 및
    상기 절연막을 관통하여 상기 워드라인들을 노출시키고 서로 인접하는 소자 분리막에 의해 한정되어 상기 워드라인들과 자기 정렬되는 셀 콘택홀들을 형성하는 것을 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 셀 콘택홀들을 채우는 셀 다이오드들을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 소자 분리 트렌치들 및 상기 워드라인들을 형성하는 것은
    상기 절연막 상에 제1 하드마스크막을 형성하고,
    상기 제1 하드마스크막을 패터닝하여 라인 형태의 제1 예비 하드마스크 패턴 들(first preliminary hardmask patterns)을 형성하고, 및
    상기 제1 예비 하드마스크 패턴들을 식각 마스크들로 사용하여 상기 절연막을 식각하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 셀 콘택홀들을 형성하는 것은
    상기 제1 예비 하드마스크 패턴들을 패터닝하여 행들 및 열들을 따라 2차원적으로 배열되고 상기 워드라인들의 폭들과 실질적으로(substantially) 동일한 폭들을 갖는 제1 하드마스크 패턴들을 형성하고,
    상기 제1 하드마스크 패턴들을 갖는 기판 상에 제2 하드마스크막을 형성하고,
    상기 제1 하드마스크 패턴들이 노출되도록 상기 제2 하드마스크막을 평탄화하고,
    상기 제1 하드마스크 패턴들을 제거하여 제2 하드마스크 패턴을 형성하고, 및
    상기 제2 하드마스크 패턴을 식각 마스크로 사용하여 상기 절연막을 식각하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 제2 하드마스크막은 상기 제1 하드마스크막에 대해 식각 선택비를 갖도 록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 4 항에 있어서,
    상기 제1 및 제2 하드마스크막들 각각은 실리콘 질화막 및 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 4 항에 있어서,
    상기 제2 하드마스크 패턴들은 행들 및 열들을 따라 2차원적으로 배열되고 상기 워드라인들의 폭들과 실질적으로 동일한 폭들을 갖는 개구부들을 갖도록 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 절연막을 형성하기 전에
    상기 도전막 상에 식각 정지막을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 반도체 기판 상에 도전막을 형성하고,
    상기 도전막 상에 하부 절연막을 형성하고,
    상기 하부 절연막 상에 제1 하드마스크막을 형성하고,
    상기 제1 하드마스크막을 패터닝하여 라인형태를 갖는 제1 예비 하드마스크 패턴들을 형성하고,
    상기 제1 예비 하드마스크 패턴들을 식각 마스크로 사용하여 상기 하부 절연막 및 상기 도전막을 차례로 식각하여 상기 기판을 노출시키는 소자 분리 트렌치들 및 상기 소자 분리 트렌치들에 의해 한정되는 워드라인들을 형성하고,
    상기 소자 분리 트렌치들을 채우는 소자분리막을 형성하고,
    상기 제1 예비 하드마스크 패턴들을 패터닝하여 행들 및 열들을 따라 2차원적으로 배열되는 제1 하드마스크 패턴들을 형성하고,
    상기 제1 하드마스크 패턴들을 갖는 기판 상에 제2 하드마스크막을 형성하고,
    상기 제1 하드마스크 패턴들을 제거하여 상기 하부 절연막을 노출시키는 개구부들을 갖는 제2 하드마스크 패턴을 형성하고,
    상기 제2 하드마스크 패턴을 식각 마스크로 사용하여 상기 하부 절연막을 식각하여 상기 워드라인들과 자기 정렬되고 상기 워드라인들의 소정영역들을 노출시키는 셀 콘택홀들을 형성하고, 및
    상기 셀 콘택홀들의 하부 영역들을 채우는 셀 다이오드들을 형성하는 것을 포함하는 상변화 기억소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 개구부들은 행들 및 열들을 따라 2차원적으로 배열되고 상기 워드라인들의 폭들과 실질적으로 동일한 폭들을 갖도록 형성되는 것을 특징으로 하는 상변 화 기억소자의 제조방법.
  11. 제 9 항에 있어서,
    상기 셀 콘택홀들의 상부 영역들을 채우는 하부 전극들을 형성하는 것을 더 포함하는 것을 특징으로 하는 상변화 기억소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 하부 전극들을 형성하기 전에
    상기 셀 콘택홀들의 측벽들을 덮는 절연성 스페이서들을 형성하는 것을 더 포함하는 것을 특징으로 하는 상변화 기억소자의 제조방법.
  13. 제 11 항에 있어서,
    상기 하부 전극들을 형성하기 전에
    상기 셀 다이오드들 상에 셀 다이오드 전극들을 형성하는 것을 더 포함하는 것을 특징으로 하는 상변화 기억소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 셀 다이오드 전극들은 금속 실리사이드막들로 형성하는 것을 특징으로 하는 상변화 기억소자의 제조방법.
  15. 제 9 항에 있어서,
    상기 제2 하드마스크막은 상기 제1 하드마스크막에 대해 식각 선택비를 갖도록 형성되는 것을 특징으로 하는 상변화 기억소자의 제조방법.
  16. 제 9 항에 있어서,
    상기 제1 및 제2 하드마스크막들 각각은 실리콘 질화막 및 폴리실리콘막으로 형성하는 것을 특징으로 하는 상변화 기억소자의 제조방법.
  17. 제 9 항에 있어서,
    상기 도전막을 형성하기 전에
    상기 기판 상에 워드라인 격리막을 형성하는 것을 더 포함하는 것을 특징으로 하는 상변화 기억소자의 제조방법.
  18. 제 9 항에 있어서,
    상기 제2 하드마스크 패턴을 형성하기 전에
    상기 제1 하드마스크 패턴들의 상부면들을 노출시키도록 상기 제2 하드마스크막을 평탄화하는 것을 더 포함하는 것을 특징으로 하는 상변화 기억소자의 제조방법.
  19. 제 9 항에 있어서,
    상기 하부 전극들 상에 차례로 적층된 상변화 물질 패턴들 및 상부 전극들을 형성하고,
    상기 상부 전극들을 갖는 기판 상에 상부 절연막을 형성하고, 및
    상기 상부 절연막 상에 상기 상부 전극들과 전기적으로 접속된 비트라인들을 형성하는 것을 더 포함하는 것을 특징으로 하는 상변화 기억소자의 제조방법.
  20. 제 19 항에 있어서,
    상기 상부 절연막을 형성하기 전에
    상기 상변화 물질 패턴들을 덮는 캡핑막들을 형성하는 것을 더 포함하는 것을 특징으로 하는 상변화 기억소자의 제조방법.
KR1020060110549A 2006-11-09 2006-11-09 자기 정렬된 셀 다이오드를 갖는 반도체 소자의 제조방법및 이를 이용하는 상변화 기억소자의 제조방법 KR100782496B1 (ko)

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