KR102316317B1 - 반도체 소자 및 이의 제조 방법 - Google Patents

반도체 소자 및 이의 제조 방법 Download PDF

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Abstract

반도체 소자는, 기판 상에, 제1 방향으로 연장되는 복수의 제1 도전 라인들과, 상기 제1 도전 라인들 상에서 서로 이격하면서 배치되고, 선택 소자 및 제1 전극이 적층되고, 상기 선택 소자 및 제1 전극의 상부면은 평판 형상을 갖는 제1 구조물들과, 상기 기판 상에 상기 제1 구조물들의 상기 제1 방향과 수직한 제2 방향의 사이를 채우면서 상기 제1 구조물들의 상부면보다 높은 제1 상부면을 갖는 제1 절연 패턴과, 상기 기판 상에 상기 제1 구조물들의 제1 방향의 사이를 채우면서 상기 제1 구조물들의 상부면보다 높은 제2 상부면을 갖는 제2 절연 패턴과, 상기 제1 구조물들 상에서, 상기 제1 및 제2 절연 패턴에 의해 생성되는 고립된 개구부들 내부에 배치되는 가변 저항 패턴들 및 상기 가변 저항 패턴들 상에 제2 전극이 포함될 수 있다. 상기 반도체 소자는 상, 하부 패턴들 간의 미스 얼라인이 감소될 수 있다.

Description

반도체 소자 및 이의 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것이다. 보다 상세하게, 본 발명은 가변 저항 메모리 소자 및 이의 제조 방법에 관한 것이다.
반도체 소자가 고집적화되면서, 크로스 포인트 어레이 구조의 가변저항 메모리 소자들이 개발되고 있다.
본 발명의 일 과제는 상, 하부 패턴들이 정확히 얼라인된 반도체 소자를 제공하는 데 있다.
본 발명의 다른 과제는 상, 하부 패턴들이 정확히 얼라인된 반도체 소자의 제조 방법을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에, 제1 방향으로 연장되는 복수의 제1 도전 라인들과, 상기 제1 도전 라인들 상에서 서로 이격하면서 배치되고, 선택 소자 및 제1 전극이 적층되고, 상기 선택 소자 및 제1 전극의 상부면은 평판 형상을 갖는 제1 구조물들과, 상기 기판 상에 상기 제1 구조물들의 상기 제1 방향과 수직한 제2 방향의 사이를 채우면서 상기 제1 구조물들의 상부면보다 높은 제1 상부면을 갖는 제1 절연 패턴과, 상기 기판 상에 상기 제1 구조물들의 제1 방향의 사이를 채우면서 상기 제1 구조물들의 상부면보다 높은 제2 상부면을 갖는 제2 절연 패턴과, 상기 제1 구조물들 상에서, 상기 제1 및 제2 절연 패턴에 의해 생성되는 고립된 개구부들 내부에 배치되는 가변 저항 패턴들 및 상기 가변 저항 패턴들 상에 제2 전극을 포함한다.
예시적인 실시예들에 있어서, 상기 제1 구조물의 상부면보다 높게 위치하는 상기 제1 및 제2 절연 패턴의 측벽 상에는 각각 제1 및 제2 스페이서가 구비될 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 패턴의 저면은 상기 제1 구조물의 상부면보다 좁은 면적을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 패턴은 상기 제1 구조물들의 상부면의 중심 부위 상에 구비될 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 패턴은 하부 폭보다 상부 폭이 더 넓은 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 패턴의 상부면은 상기 제1 절연 패턴의 상부면과 동일한 평면을 갖거나 더 낮게 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 전극은 상기 제2 방향으로 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 상부면은 상기 제1 상부면보다 더 높고, 상기 제2 전극은 상기 제1 절연 패턴으로부터 돌출된 제2 절연 패턴들 사이에 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 전극의 상부면은 상기 제2 절연 패턴의 상부면과 동일한 평면을 갖거나 더 낮게 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 절연 패턴은 실질적으로 동일한 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 전극 상에는 상기 제2 전극보다 낮은 저항을 갖는 제2 도전 라인이 더 포함될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 도전 라인은 상기 제2 방향으로 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 도전 라인의 상부면은 상기 제2 절연 패턴보다 높게 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 도전 라인의 상부면은 상기 제2 절연 패턴과 동일한 평면을 갖거나 더 낮게 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 패턴은 칼코겐 화합물을 포함하는 상변화 물질일 수 있다.
예시적인 실시예들에 있어서, 상기 제2 전극은 각각 고립된 필러 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 상부면은 상기 제2 상부면과 동일한 평면에 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 전극은 상기 가변 저항 패턴 상에서 상기 제1 및 제2 절연 패턴에 의해 생성되는 고립된 상기 개구부들 내부에 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 전극의 상부면은 상기 제1 및 제2 절연 패턴의 상부면과 동일한 평면을 갖거나 더 낮게 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 도전 라인의 상기 제2 방향으로의 상부폭과 상기 제1 구조물의 상기 제2 방향으로의 하부폭이 실질적으로 동일할 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에, 제1 방향으로 연장되는 복수의 제1 도전 라인들과, 상기 제1 도전 라인들 상에서 서로 이격하면서 배치되고, 선택 소자 및 제1 전극이 적층되고, 상기 선택 소자 및 제1 전극의 상부면은 평판 형상을 갖는 제1 구조물들과, 상기 기판 상에 상기 제1 구조물들의 상기 제1 방향과 수직한 제2 방향의 사이를 채우면서 상기 제1 구조물들의 상부면보다 높은 제1 상부면을 갖는 제1 절연 패턴과, 상기 기판 상에 상기 제1 구조물들의 제1 방향의 사이를 채우면서 상기 제1 구조물들의 상부면보다 높은 제2 상부면을 갖고 상기 제1 절연 패턴과 동일한 물질을 포함하는 제2 절연 패턴과, 상기 제1 구조물의 상부면보다 높게 위치하는 상기 제1 및 제2 절연 패턴의 측벽 상에 각각 구비되는 제1 및 제2 스페이서와, 상기 제1 구조물들 상에서, 상기 제1 및 제2 절연 패턴에 의해 생성되는 고립된 개구부들 내부에 배치되고 상기 제1 및 제2 스페이서와 접하는 가변 저항 패턴들 및 상기 가변 저항 패턴들 상에 제2 전극을 포함한다.
예시적인 실시예들에 있어서, 상기 제2 전극은 상기 제2 방향으로 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 전극은 각각 고립된 필러 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 패턴은 칼코겐 화합물을 포함하는 상변화 물질인 반도체 소자.
상기 본 발명의 다른 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 기판 상에 제1 도전 라인, 예비 선택 소자 패턴, 예비 제1 전극 및 제1 예비 하드 마스크를 포함하고 제1 방향으로 연장되는 제1 예비 구조물을 형성한다. 상기 예비 제1 전극, 예비 선택 소자 패턴 및 제1 예비 하드 마스크를 상기 제1 방향과 수직한 제2 방향으로 식각하여 상기 제1 도전 라인 상에 제1 전극 및 선택 소자를 포함하는 제1 구조물들 및 제1 하드 마스크를 형성한다. 상기 기판 상에 상기 제1 구조물들 사이 부위를 채우는 제1 및 제2 절연 패턴을 형성하고, 상기 제1 절연 패턴은 제1 구조물들의 상기 제2 방향의 사이를 채우면서 상기 제1 구조물들의 상부면보다 높은 제1 상부면을 갖고, 상기 제2 절연 패턴은 상기 제1 구조물들의 제1 방향의 사이를 채우면서 상기 제1 구조물들의 상부면보다 높은 제2 상부면을 갖도록 형성한다. 상기 제1 구조물들 상에 상기 제1 및 제2 절연 패턴에 의해 생성되는 고립된 개구부들 내부에 가변 저항 패턴들을 형성한다. 그리고, 상기 가변 저항 패턴들 상에 제2 전극을 형성한다.
예시적인 실시예들에 있어서, 상기 제1 예비 구조물을 형성하기 위하여, 기판 상에 제1 도전막, 예비 선택 소자막, 제1 전극막을 형성한다. 상기 제1 전극막 상에 제1 방향으로 연장되는 예비 제1 하드 마스크를 형성한다. 그리고, 상기 예비 제1 하드 마스크를 이용하여 상기 제1 도전막, 예비 선택 소자막, 제1 전극막을 식각한다.
예시적인 실시예들에 있어서, 상기 제1 예비 구조물은 복수개가 형성되고, 상기 제1 예비 구조물들을 형성한 이 후에, 상기 기판 상에 상기 제1 예비 구조물들의 사이의 갭을 채우는 제1 희생막을 형성한다. 그리고, 상기 제1 예비 하드 마스크 및 상기 제1 희생막 상에 상기 제2 방향으로 연장되는 제2 하드 마스크를 형성한다.
예시적인 실시예들에 있어서, 상기 제1 구조물들 및 제1 하드 마스크를 형성하는 것은, 상기 제2 하드 마스크를 식각 마스크로 이용하여 식각할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 절연 패턴을 형성하는 것은, 상기 제1 희생막을 제거한다. 상기 기판 상에 상기 제1 구조물들 사이에 절연 물질을 채워서 상기 제1 및 제2 절연 패턴을 형성한다. 그리고, 상기 제1 및 제2 하드 마스크를 제거한다.
예시적인 실시예들에 있어서, 상기 가변 저항 패턴들을 형성하기 이 전에, 상기 제1 구조물의 상부면보다 높게 위치하는 상기 제1 및 제2 절연 패턴의 측벽에 각각 제1 및 제2 스페이서를 형성하는 것을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 상부면은 상기 제2 상부면보다 더 높게 형성되고, 상기 제1 및 제2 절연 패턴에 의해, 상기 제1 구조물 상에는 고립된 형상의 제1 개구부와, 상기 제1 개구부 상에 구비되고 상기 제2 방향으로 연장되는 제2 개구부가 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 패턴들을 형성하기 위하여, 상기 제1 및 제2 개구부의 적어도 일부를 채우는 가변 저항막을 형성한다. 그리고, 상기 1 및 제2 절연 패턴의 상부면이 노출되도록 상기 가변 저항 패턴을 에치백하여 상기 제1 개구부 내부에 가변 저항 패턴을 형성한다.
예시적인 실시예들에 있어서, 상기 제2 전극을 형성하기 위하여, 상기 가변 저항 패턴 상에 상기 제2 개구부 내부를 채우도록 제2 전극막을 형성한다. 그리고, 상기 제2 절연 패턴의 상부면이 노출되도록 상기 제2 전극막을 평탄화한다.
예시적인 실시예들에 있어서, 상기 제1 상부면은 상기 제2 상부면과 동일한 평면에 형성되고, 상기 제1 및 제2 절연 패턴에 의해, 상기 제1 구조물 상에는 고립된 개구부들이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 패턴들을 형성하는 것은, 상기 개구부 내부의 적어도 일부를 채우는 가변 저항막을 형성한다. 그리고, 상기 개구부 내부의 하부를 채우도록 상기 가변 저항막을 에치백하여 상기 제1 및 제2 절연 패턴의 상부면보다 낮은 상부면을 갖는 가변 저항 패턴을 형성한다.
예시적인 실시예들에 있어서, 상기 제2 전극을 형성하는 것은, 상기 가변 저항 패턴 및 제1 및 제2 절연 패턴 상에 제2 전극막을 형성한다. 그리고, 상기 제1 및 제2 절연 패턴이 노출되도록 상기 제2 전극막을 평탄화한다.
예시적인 실시예들에 있어서, 상기 제2 전극 상에 상기 제2 전극보다 낮은 저항을 갖고 상기 제2 방향으로 연장되는 제2 도전 라인을 더 형성한다.
예시적인 실시예들에 따르면, 상기 반도체 소자는 제1 도전 라인과, 선택 소자 패턴, 제1 전극은 양각의 식각 공정을 통해 형성되고, 상기 가변 저항 패턴 및 제2 전극은 음각의 식각 공정을 통해 하부의 제1 전극과 셀프 얼라인되면서 형성된다. 따라서, 상, 하부 패턴들 간의 미스 얼라인이 방지될 수 있다. 따라서, 상기 반도체 소자는 미스 얼라인에 따른 불량이 감소되고, 우수한 전기적 특성을 가질 수 있다.
도 1 내지 3은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 사시도 및 단면도들이다.
도 4 내지 도 14는 도 1 내지 도 3에 도시된 반도체 소자의 제조 방법을 설명하기 위한 사시도들이다.
도 15는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 사시도이다.
도 16은 도 15에 도시된 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 사시도이다.
도 17은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 사시도이다.
도 18은 도 17에 도시된 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 사시도이다.
도 19 내지 21은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 사시도 및 단면도들이다.
도 22 내지 26은 도 19 내지 도 21에 도시된 반도체 소자의 제조 방법을 나타내는 사시도이다.
도 27은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 사시도이다.
도 28은 예시적인 실시예들에 따른 정보처리 시스템의 개략적인 구성을 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에" 와 "바로 ~사이에" 또는 "~에 이웃하는" 과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1 내지 3은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 사시도 및 단면도들이다. 도 2 및 3은 도 1의 I-I' 및 II-II'의 단면도이다. 상기 반도체 소자는 가변 저항 메모리 소자일 수 있다.
상기 제1 및 제2 방향은 기판 상면에 평행한 방향이고, 서로 수직한 방향일 수 있다. 또한, 상기 기판 상면과 수직한 방향은 제3 방향일 수 있다. 이하 모든 도면들에서, 상기 제1 내지 제3 방향의 정의는 동일하다.
도 1 내지 도 3을 참조하면, 상기 반도체 소자는 기판(100) 상에 제1 도전 라인(104), 선택 소자 패턴(106b) 및 제1 전극(108b)을 포함하는 제1 구조물들, 제1 및 제2 절연 패턴(126a, 126b), 가변 저항 패턴들(130) 및 제2 전극(132)을 포함할 수 있다. 상기 제2 전극(132) 상에는 제2 도전 라인(136)이 구비될 수 있다.
상기 기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-on-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등 반도체 기판을 포함할 수 있다.
상기 기판(100)에는 제1 방향으로 연장되는 트렌치(도시안됨)가 포함될 수 있고, 상기 트렌치 내부에는 소자 분리막 패턴(도시안됨)이 구비될 수 있다. 상기 소자 분리막 패턴은 실리콘 산화물을 포함할 수 있다. 상기 소자 분리막 패턴 사이에는 불순물 영역이 구비될 수 있다.
상기 제1 도전 라인(104)은 상기 제1 방향으로 연장될 수 있다. 복수의 제1 도전 라인들(104)은 상기 제1 방향과 실질적으로 수직한 제2 방향으로 배치될 수 있다. 예시적인 실시예에서, 상기 제1 도전 라인들(104)은 상기 소자 분리막 패턴 사이의 기판(100) 상에 구비될 수 있다.
상기 제1 도전 라인들(104)은 금속 또는 금속 질화물을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 도전 라인들(104)은 제1 오믹막 패턴(104a), 제1 금속 패턴(104b) 및 제2 오믹막 패턴(104c)이 적층되는 구조를 가질 수 있다. 상기 제1 및 제2 오믹막 패턴들(104a, 104c)은 티타늄 질화물(TiNx), 티타늄 실리콘 질화물(TiSiNx), 텅스텐 질화물(WNx), 텅스텐 실리콘 질화물(WSiNx), 탄탈륨 질화물(TaNx), 탄탈륨 실리콘 질화물(TaSiNx), 지르코늄 질화물(ZrNx), 지르코늄 실리콘 질화물(ZrSiNx) 등과 같은 금속 질화물 또는 금속 실리콘 질화물을 포함할 수 있다. 상기 제1 금속 패턴(104b)은 예를 들어, 텅스텐(W), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 루테늄(Ru), 이리듐(Ir), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속을 포함할 수 있다.
상기 제1 도전 라인들(104)은 상부면이 평판 형상을 가질 수 있다. 각각의 상기 제1 도전 라인들(104)은 상기 반도체 소자의 워드 라인으로 제공될 수 있다.
상기 제1 구조물들(120)은 상기 제1 도전 라인들(104) 상에서 서로 일정 간격으로 이격되면서 배치될 수 있다. 또한, 상기 제1 구조물들(120)은 제2 방향을 따라 나란하게 배치될 수 있다.
상기 제1 구조물들(120)은 선택 소자 패턴(106b) 및 제1 전극(108b)이 적층되는 필러 형상을 가질 수 있다. 상기 선택 소자 패턴(106b) 및 제1 전극(108b)의 상부면은 평판 형상을 가질 수 있다. 그러므로, 상기 제1 구조물들(120)의 측벽은 절곡되는 부분이 없을 수 있다.
상기 선택 소자 패턴(106b)은 다이오드를 포함할 수 있다. 예시적인 실시예들에 따르면, 상기 선택 소자 패턴(106b)은 P형 및 N형 불순물이 각각 도핑된 폴리실리콘을 포함할 수 있다. 예시적인 실시예들에 따르면, 상기 선택 소자 패턴(106b)은 P형 및 N형의 금속 산화물을 포함하는 산화물 다이오드를 포함할 수 있다.
상기 제1 전극(108b)은 예를들어, 티타늄 질화물(TiNx), 티타늄 실리콘 질화물(TiSiNx), 텅스텐 질화물(WNx), 텅스텐 실리콘 질화물(WSiNx), 탄탈륨 질화물(TaNx), 탄탈륨 실리콘 질화물(TaSiNx), 지르코늄 질화물(ZrNx), 지르코늄 실리콘 질화물(ZrSiNx) 등과 같은 금속 질화물 또는 금속 실리콘 질화물을 포함할 수 있다.
상기 제1 도전 라인(104)의 상게 제2 방향으로의 상부폭과 상기 제1 구조물(120)의 상기 제2 방향으로의 하부폭은 실질적으로 동일할 수 있다.
상기 제1 및 제2 절연 패턴(126a, 126b)은 상기 기판(100) 상에서 상기 제1 구조물들(126a) 사이를 채우면서 상기 제1 구조물들(126a)로부터 돌출될 수 있다.
상기 제1 절연 패턴(126a)은 상기 제2 방향으로 상기 제1 구조물들(126a) 사이를 채우고, 상기 제2 절연 패턴(126b)은 상기 제1 방향으로 제1 구조물들(120) 사이를 채울 수 있다. 상기 제1 절연 패턴(126a)은 각각 고립된 필러 형상을 가지면서 서로 이격되게 배치될 수 있다. 상기 제2 절연 패턴(126b)은 상기 제2 방향으로 연장될 수 있다.
상기 제1 절연 패턴(126a)은 제1 상부면을 갖고, 상기 제2 절연 패턴(126b)은 제2 상부면을 가질 수 있다. 상기 제1 및 제2 상부면(126a, 126b)은 상기 제1 구조물(120)의 상부면보다 높을 수 있다.
예시적인 실시예에서, 상기 제2 상부면은 상기 제1 상부면보다 높을 수 있다. 따라서, 상기 제1 구조물(120)의 상부면 위에 상기 제1 및 제2 절연 패턴(126a, 126b)에 의해 한정되는 고립된 제1 개구부가 구비될 수 있다. 또한, 상기 제1 개구부 상에는 상기 제2 절연 패턴들(126b)에 의해 한정되어 상기 제2 방향으로 연장되는 제2 개구부가 구비될 수 있다.
상기 제1 및 제2 절연 패턴(126a, 126b)은 실질적으로 동일한 물질을 포함할 수 있다. 즉, 상기 제1 및 제2 절연 패턴(126a, 126b)은 동일한 증착 공정을 통해 형성될 수 있다. 예시적인 실시예에서, 상기 제1 및 제2 절연 패턴(126a, 126b)은 실리콘 질화물을 포함할 수 있다. 일부 실시예에서, 상기 제1 및 제2 절연 패턴(126a, 126b)은 실리콘 산화물을 포함할 수 있다.
예시적인 실시예에서, 상기 제1 구조물 위로 돌출되는 제1 절연 패턴(126a)의 측벽에는 제1 스페이서(128a)가 구비되고, 상기 제2 절연 패턴(126b)의 측벽에는 제2 스페이서(128b)가 구비될 수 있다. 즉, 상기 제1 및 제2 스페이서(128a, 128b)는 상기 제1 전극(108b)의 상부면 가장자리를 둘러싸는 형상을 가질 수 있다.
상기 제1 및 제2 스페이서(128a, 128b)는 실질적으로 동일한 물질을 포함할 수 있다. 상기 제1 및 제2 스페이서(128a, 128b)는 상기 제1 및 제2 절연 패턴(126a, 126b)과 식각 선택비를 갖는 절연 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 및 제2 스페이서(128a, 128b)는 실리콘 산화물을 포함할 수 있다. 일부 실시예에서, 상기 제1 및 제2 스페이서(128a, 128b)는 실리콘 질화물을 포함할 수 있다.
상기 제1 및 제2 스페이서(128a, 128b)에 의해, 상기 제1 개구부의 내부 폭이 감소될 수 있고, 상기 제2 스페이서(128b)에 의해 상기 제2 개구부의 내부 폭이 감소될 수 있다. 그러므로, 상기 제1 및 제2 스페이서(128a, 128b)의 폭을 조절하여 상기 제1 및 제2 개구부(127a, 127b)의 내부 폭을 조절할 수 있다.
예시적인 실시예에서, 상기 제1 및 제2 스페이서(128a, 128b) 저면 아래에는 식각 저지막 패턴(110b)의 일부가 잔류할 수도 있다.
상기 가변 저항 패턴(130)은 상기 제1 개구부 내부에 구비되고 상기 제1 전극(108b)의 상부면 중심 부위와 접촉할 수 있다. 상기 가변 저항 패턴(130)의 상부면은 상기 제1 절연 패턴(126a)의 상부면과 실질적으로 동일한 평면을 갖거나 더 낮게 위치할 수 있다. 따라서, 상기 가변 저항 패턴(130)은 고립된 필러 형상을 가질 수 있다.
상기 가변 저항 패턴(130)의 저면의 면적은 상기 제1 전극(108b)의 상부면의 면적보다 좁을 수 있다. 또한, 상기 가변 저항 패턴(130)의 측면은 상기 제1 및 제2 스페이서(128a, 128b)와 각각 접촉할 수 있다. 상기 가변 저항 패턴(130)은 상기 제1 및 제2 스페이서(128a, 128b)의 형상에 따라 상부폭이 하부폭보다 넓은 형상을 가질 수 있다.
상기 가변 저항 패턴(130)은 상변화에 따라 저항이 변하는 물질을 포함하는 상변화 패턴일 수 있다. 따라서, 상기 반도체 소자는 상변화 메모리 소자일 수 있다. 상기 상변화 패턴은 Ge-Sb-Te이 조합된 칼코겐 화합물을 포함할 수 있다.
일부 실시예에서, 상기 가변 저항 패턴(130)은 자기장 또는 스핀 전달 토크(Spin Transfer Torque: STT)에 의해 저항이 변하는 물질을 포함할 수 있으며, 이에 따라 상기 반도체 소자는 자기 메모리(MRAM) 소자일 수 있다. 예를 들어, 가변 저항 물질은 철(Fe), 니켈(Ni), 코발트(Co), 디스프로슘(Dy), 가돌리늄(Gd) 등을 포함하는 강자성체를 포함할 수 있다.
일부 실시예에서, 상기 가변 저항 패턴(130)은 전이 금속 산화물 또는 페로브스카이트(perovskite) 계열의 물질을 포함할 수도 있다.
상기 제2 전극(132)은 상기 가변 저항 패턴(130) 및 상기 제1 절연 패턴(126a) 상부면과 접촉하면서 상기 제2 개구부 내부에 구비될 수 있다. 상기 제2 전극(132)의 상부면은 상기 제2 절연 패턴(126b)의 상부면과 실질적으로 동일한 평면을 갖거나 더 낮게 위치할 수 있다. 따라서, 상기 제2 전극(132)은 상기 제2 방향으로 연장될 수 있다. 상기 제2 전극(132)의 측벽은 상기 제2 스페이서(128b)와 접촉할 수 있다.
상기 제2 전극(132)은 예를들어, 티타늄 질화물(TiNx), 티타늄 실리콘 질화물(TiSiNx), 텅스텐 질화물(WNx), 텅스텐 실리콘 질화물(WSiNx), 탄탈륨 질화물(TaNx), 탄탈륨 실리콘 질화물(TaSiNx), 지르코늄 질화물(ZrNx), 지르코늄 실리콘 질화물(ZrSiNx) 등과 같은 금속 질화물 또는 금속 실리콘 질화물을 포함할 수 있다.
예시적인 실시예에서, 상기 제2 전극(132) 상에는 상기 제2 방향으로 연장되는 제2 도전 라인(136)이 구비될 수 있다. 상기 제2 도전 라인(136)은 비트 라인으로 제공될 수 있다. 상기 제2 도전 라인(136)은 상기 제2 전극(132)보다 저저항을 갖는 금속 물질을 포함할 수 있다. 상기 제2 도전 라인은 예를 들어, 텅스텐(W), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 루테늄(Ru), 이리듐(Ir), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta) 등을 포함할 수 있다.
상기 제2 도전 라인(136)의 상부면은 상기 제2 절연 패턴(126b)의 상부면보다 높게 배치될 수 있다.
이와같이, 상기 제1 및 제2 도전 라인(104, 136)은 서로 교차하게 배치되고, 상기 제1 및 제2 도전 라인(104, 136)이 교차하는 부위에는 상기 제3 방향으로 상기 선택 소자 패턴(106b), 제1 전극(108b), 가변 저항 패턴(130) 및 제2 전극(132)이 적층된 메모리 셀(134)이 구비될 수 있다.
상기 반도체 소자는 상기 제1 및 제2 절연 패턴(126a, 126b)에 의해 상기 제1 구조물(120) 위에 생성되는 제1 및 제2 개구부 내부에 각각 가변 저항 패턴(130) 및 제2 전극(132)이 구비될 수 있다. 따라서, 상기 제1 구조물(120)과 상기 가변 저항 패턴(130) 및 제2 전극(132)이 상기 제3 방향으로 셀프 얼라인되므로 미스 얼라인 불량이 감소될 수 있다. 그러므로, 상기 반도체 소자는 미스 얼라인에 따른 불량이 감소될 수 있다.
도 4 내지 도 14는 도 1 내지 도 3에 도시된 반도체 소자의 제조 방법을 설명하기 위한 사시도들이다.
도 4를 참조하면, 기판(100)상에 제1 도전막(102), 선택 소자막(106), 제1 전극막(108), 식각 저지막(110) 및 제1 하드 마스크막(112)을 순차적으로 형성한다.
예시적인 실시예에서, 상기 기판(100)에 셸로우 소자 분리 트렌치 공정을 수행하여 소자 분리막 패턴(도시안됨)을 형성할 수 있다. 상기 소자 분리막 패턴은 제1 방향으로 연장되는 형상을 가질 수 있다. 상기 소자 분리막 패턴 사이의 기판에는 불순물이 도핑되어 불순물 영역(도시안됨)이 형성될 수 있다.
상기 제1 도전막(102)은 금속 또는 금속 질화물을 포함할 수 있다.
예시적인 실시예에서, 상기 제1 도전막(102)은 제1 오믹막(102a), 제1 금속막(102b) 및 제2 오믹막(102c)을 적층하여 형성할 수 있다. 상기 제1 및 제2 오믹막은 예를들어, 티타늄 질화물(TiNx), 티타늄 실리콘 질화물(TiSiNx), 텅스텐 질화물(WNx), 텅스텐 실리콘 질화물(WSiNx), 탄탈륨 질화물(TaNx), 탄탈륨 실리콘 질화물(TaSiNx), 지르코늄 질화물(ZrNx), 지르코늄 실리콘 질화물(ZrSiNx) 등과 같은 금속 질화물 또는 금속 실리콘 질화물을 포함할 수 있다. 상기 제1 금속막(102b)은 예를 들어, 텅스텐(W), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 루테늄(Ru), 이리듐(Ir), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속을 포함할 수 있다.
예시적인 실시예에서, 상기 선택 소자막(106)은 다이오드를 형성하기 위한 반도체막을 포함할 수 있다. 예를들어, 상기 선택 소자막(106)은 P형 및 N형 불순물이 각각 도핑된 폴리실리콘막을 포함할 수 있다. 일부 실시예에서, 상기 선택 소자막(106)은 산화물 다이오드를 형성하기 위한 산화막을 포함할 수 있다. 예를들어, 상기 선택 소자막(106)은 P형 및 N형의 금속 산화막을 포함할 수 있다.
상기 제1 전극막(108)은 예를들어, 티타늄 질화물(TiNx), 티타늄 실리콘 질화물(TiSiNx), 텅스텐 질화물(WNx), 텅스텐 실리콘 질화물(WSiNx), 탄탈륨 질화물(TaNx), 탄탈륨 실리콘 질화물(TaSiNx), 지르코늄 질화물(ZrNx), 지르코늄 실리콘 질화물(ZrSiNx) 등과 같은 금속 질화물 또는 금속 실리콘 질화물을 포함할 수 있다.
상기 식각 저지막(110)은 상기 제1 하드 마스크막(112)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 식각 저지막(110)은 실리콘 질화물을 포함할 수 있다. 일부 실시예에서, 상기 식각 저지막(110)은 형성되지 않을 수도 있다.
예시적인 실시예에서, 상기 제1 하드 마스크막(112)은 실리콘 산화물을 포함할 수 있다. 일부 실시예에서, 상기 제1 하드 마스크막(112)은 실리콘 산화물을 포함할 수 있다. 이하에서는, 상기 제1 하드 마스크막이 실리콘 산화물을 포함하는 경우에 대해 설명한다.
상기 제1 도전막(102), 선택 소자막(106), 제1 전극막(108), 식각 저지막(110) 및 제1 하드 마스크막(112)은 각각 물리 기상 증착(Physical Vapor Deposition: PVD) 공정, 스퍼터링(sputtering) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 또는 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정을 수행하여 형성될 수 있다. 상기 제1 도전막(102), 선택 소자막(106), 제1 전극막(108), 식각 저지막(110) 및 제1 하드 마스크막(112)은 평탄한 기판 상에 형성되므로 실질적으로 평탄한 상부면을 가질 수 있다.
도 5를 참조하면, 상기 제1 하드 마스크막(112)을 패터닝하여 상기 제1 방향으로 연장되는 제1 예비 하드 마스크(112a)를 형성하고, 상기 제1 예비 하드 마스크(112a)를 식각 마스크로 이용하여 식각 저지막(110), 제1 전극막(108), 선택 소자막(106) 및 제1 도전막(102)을 순차적으로 이방성 식각한다. 따라서, 상기 기판(100)상에 제1 도전 라인(104), 예비 선택 소자 패턴(106a), 예비 제1 전극(108a) 및 예비 식각 저지막 패턴(110a) 및 제1 예비 하드 마스크(112a)를 포함하는 예비 제1 구조물을 형성한다.
상기 예비 제1 구조물은 상기 제1 방향으로 연장될 수 있다. 또한, 복수의 예비 제1 구조물들은 상기 제1 방향과 수직한 제2 방향으로 배치될 수 있다. 상기 제1 도전 라인(104)은 제1 오믹막 패턴(104a), 제1 금속 패턴(104b) 및 제2 오믹막 패턴(104c)이 순차적으로 적층된 형상을 가지며, 상기 반도체 소자의 워드 라인으로 제공될 수 있다.
여기서, 상기 제1 예비 하드 마스크(112a)의 높이에 따라 후속 공정에서 형성되는 가변 저항 패턴의 높이가 조절될 수 있다. 예시적인 실시예에서, 상기 제1 예비 하드 마스크(112a)는 상기 가변 저항 패턴과 실질적으로 동일한 높이로 형성할 수 있다.
도 6을 참조하면, 상기 예비 제1 구조물들 사이를 채우는 희생막을 형성하고, 상기 희생막을 상기 제1 구조물의 상부면이 노출되도록 평탄화하여 제1 희생막 패턴(114)을 형성한다. 상기 평탄화는 에치백 또는 화학 기계적 연마를 포함할 수 있다.
상기 희생막은 상기 제1 예비 하드 마스크(112a)와 식각 선택비를 갖는 물질을 포함할 수 있다. 또한, 상기 희생막은 매립 특성이 우수하고 등방성 식각 공정을 통해 용이하게 제거되는 물질을 사용할 수 있다. 예시적인 실시예에서, 상기 희생막은 스핀온 하드 마스크막(SOH)을 포함할 수 있다. 상기 스핀온 하드 마스크막은 탄소를 포함할 수 있다.
도 7을 참조하면, 상기 제1 예비 구조물들 및 제1 희생막 패턴(114) 상에 제2 하드 마스크막(116)을 형성한다. 상기 제2 하드 마스크막(116)은 상기 제1 예비 하드 마스크와 실질적으로 동일한 물질을 사용하여 형성할 수 있다. 예시적인 실시예에서, 상기 제2 하드 마스크막(116)은 실리콘 산화물로 형성할 수 있다.
상기 제2 하드 마스크막(116)의 높이에 따라 후속 공정에서 형성되는 제2 전극의 높이를 조절할 수 있다. 예시적인 실시예에서, 상기 제2 하드 마스크막(116)은 상기 제2 전극의 두께보다 더 두껍게 형성할 수 있다.
도 8을 참조하면, 상기 제2 하드 마스크막(116)을 패터닝하여 상기 제2 방향으로 연장되는 제2 하드 마스크(116a)를 형성하고, 상기 제2 하드 마스크(116a)를 식각 마스크로 이용하여 상기 제1 희생막 패턴(114)과, 상기 제1 예비 하드 마스크(112a), 예비 식각 저지막(110a), 예비 제1 전극 (108a) 및 예비 선택 소자 패턴(106a)을 순차적으로 이방성 식각한다. 이 때, 상기 제1 도전 라인(104)은 식각되지 않을 수 있다.
따라서, 상기 제1 도전 라인(104) 상에는 선택 소자 패턴(106b), 제1 전극(108b) 및 식각 저지막 패턴(110b)을 포함하는 제1 구조물(120)과, 제1 하드 마스크(112b)가 적층된 적층 구조가 형성될 수 있다. 복수의 상기 제1 구조물들(120)은 상기 제1 도전 라인(104) 상에서 서로 이격되게 배치될 수 있다. 또한, 상기 제1 구조물들(120)은 상기 제2 방향으로 나란하게 배치될 수 있다.
상기 공정을 통해, 상기 반도체 소자의 각 메모리 셀들에 포함되는 제1 도전 라인 및 제1 구조물이 형성될 수 있다. 상기 제1 도전 라인은 제1 방향으로의 식각을 통해 형성되고, 상기 구조물은 상기 제1 방향으로의 식각 및 제2 방향으로의 식각을 통해 고립된 필러 형상을 갖도록 형성될 수 있다. 그러므로, 상기 제1 구조물(120)은 상기 제1 도전 라인과 정확하게 얼라인될 수 있다. 즉, 상기 제1 구조물(120)의 제2 방향의 하부 폭은 상기 제1 도전 라인의 제2 방향의 상부 폭과 실질적으로 동일할 수 있다. 또한, 상기 제1 구조물(120)에 포함되는 상기 선택 소자 패턴(106b) 및 제1 전극(120)의 상부면은 각각 평판 형상을 가질 수 있다.
한편, 상기 제1 희생막 패턴(114)이 식각됨에 따라, 상기 제1 구조물(120) 및 제1 하드 마스크(112b)의 적층 구조의 상기 제2 방향 사이에는 제2 희생막 패턴(114a)이 형성될 수 있다. 또한, 상기 제1 구조물들(120)의 제1 방향 사이에는 상기 제2 방향으로 연장되는 제1 트렌치(122)가 형성될 수 있다.
도 9를 참조하면, 상기 제2 희생막 패턴(114a)을 제거할 수 있다. 상기 제2 희생막 패턴(114a)은 습식 식각을 통해 제거할 수 있다. 또는, 상기 제2 희생막 패턴(114a)은 에싱 공정 또는 스트립 공정을 통해 제거할 수 있다.
상기 제2 희생막 패턴(114a)을 제거하면, 상기 제2 하드 마스크(116a) 저면 아래에 상기 제1 트렌치(122)와 연통하는 제1 갭들(124)이 형성될 수 있다.
도 10을 참조하면, 상기 제1 갭(124) 및 제1 트렌치(122)를 각각 채우는 제1 및 제2 절연 패턴(126a, 126b)을 형성할 수 있다.
예시적인 실시예에서, 상기 제1 갭 및 제1 트렌치(124, 122)를 완전하게 채우도록 절연막을 형성한다. 상기 절연막은 상기 제1 및 제2 하드 마스크(112b, 116a)와 식각 선택비를 갖는 물질을 사용하여 형성할 수 있다. 예를들어, 상기 절연막은 실리콘 질화물 또는 실리콘 산 질화물을 사용하여 형성할 수 있다.
상기 제2 하드 마스크(116a)의 상부면이 노출되도록 상기 절연막을 평탄화한다. 상기 평탄화 공정은 화학 기계적 연마 또는 에치백 공정을 포함할 수 있다. 상기 평탄화 공정을 통해, 상기 제1 갭 내부에는 제1 절연 패턴(126a)이 형성되고, 상기 제1 트렌치(122) 내부에는 제2 절연 패턴(126b)이 형성된다.
상기 제1 및 제2 절연 패턴(126a, 126b)은 동일한 물질을 포함하는 하나의 구조물일 수 있으며, 제1 및 제2 방향으로 교차하는 형상을 가질 수 있다.
즉, 상기 제1 절연 패턴(126a)은 상기 제1 구조물들(120)의 제2 방향의 사이에 형성될 수 있다. 상기 제1 절연 패턴(126a)은 고립된 필러 형상을 가질 수 있다. 상기 제1 절연 패턴(126a)의 상에는 상기 제2 하드 마스크(116a)가 배치될 수 있다. 상기 제1 절연 패턴(126a)의 상부면은 상기 제1 하드 마스크(112b)의 상부면과 실질적으로 동일한 평면에 위치할 수 있다. 그러므로, 상기 제1 절연 패턴(126a)의 상부면은 상기 제2 절연 패턴(116a)의 상부면보다 낮을 수 있다.
상기 제2 절연 패턴(126b)은 상기 제1 구조물들(120)의 제1 방향의 사이에 형성될 수 있다. 상기 제2 절연 패턴(126b)은 상기 제2 방향으로 연장되는 형상을 가질 수 있다. 상기 제2 절연 패턴(126b)의 상부면은 상기 제2 하드 마스크(116a)의 상부면과 실질적으로 동일한 평면에 위치할 수 있다.
예시적인 실시예에서, 상기 제2 하드 마스크(116a)의 높이를 조절하여 후속 공정에서 형성되는 제2 전극의 높이를 조절할 수 있다. 상기 제2 하드 마스크(116a)의 높이는 상기 평탄화 공정에서 조절할 수 있다. 예시적인 실시예에서, 상기 제2 하드 마스크(116a)의 높이는 상기 제2 전극의 높이와 실질적으로 동일할 수 있다.
도 11을 참조하면, 상기 제1 및 제2 하드 마스크(112b, 116a)를 습식 식각 공정을 통해 제거한다.
상기 제1 및 제2 하드 마스크(112b, 116a)가 실리콘 산화물을 포함하는 경우, 상기 제1 및 제2 하드 마스크(112b, 116a)는 예를들어, 불산 용액을 사용하여 제거할 수 있다.
상기 식각 공정을 수행하면, 상기 제1 및 제2 절연 패턴(126a, 126b)은 상기 제1 구조물(120)의 상부면 사이에서 상기 제1 구조물(120)로부터 돌출될 수 있다. 즉, 상기 제1 절연 패턴(126a)은 제1 상부면을 갖고, 상기 제2 절연 패턴(126b)은 제2 상부면을 가지고, 상기 제1 및 제2 상부면은 상기 제1 구조물의 상부면보다 높을 수 있다. 예시적인 실시예에서, 상기 제2 상부면은 상기 제1 상부면보다 높을 수 있다.
상기 제1 하드 마스크(112b)가 제거된 부위에는 제1 개구부(127a)가 생성될 수 있다. 즉, 상기 제1 개구부(127a)는 상기 제1 구조물(120) 상부면 위로 상기 제1 및 제2 절연 패턴(126a, 126b)에 의해 고립되는 부위일 수 있다. 또한, 상기 제2 하드 마스크(116a)가 제거된 부위에는 상기 제2 개구부(127b)가 생성될 수 있다. 상기 제2 개구부(127b)는 상기 제1 개구부(127a) 상에 위치하고 상기 제2 방향으로 연장될 수 있다.
도 12를 참조하면, 상기 제1 구조물(120) 위로 돌출된 상기 제1 및 제2 절연 패턴(126a, 126b)의 측벽 상에 각각 제1 및 제2 스페이서(128a, 128b)을 형성한다. 또한, 상기 제1 및 제2 개구부(127a, 127b)의 저면에 상기 제1 전극(110b)이 노출되도록 식각 저지막 패턴(110b)을 식각한다.
예시적인 실시예에서, 상기 제1 및 제2 개구부(127a, 127b)의 내부 표면과 상기 제1 및 제2 절연 패턴(126a, 126b)의 상부면 상에 컨포멀하게 절연 스페이서막을 형성한다. 상기 절연 스페이서막을 이방성 식각하고 계속하여 상기 식각 저지막 패턴(110b)을 식각한다. 상기 제1 및 제2 스페이서(128a, 128b)가 형성됨으로써, 상기 제1 및 제2 개구부(127a, 127b)의 내부 폭이 감소될 수 있다. 즉, 상기 제1 및 제2 개구부(127a, 127b)는 각각 상기 제1 및 제2 스페이서(128a, 128b)의 폭에 따라 내부 폭이 조절될 수 있다.
예시적인 실시예에서, 상기 제1 및 제2 스페이서(128a, 128b)는 상기 제1 전극(108b)의 가장자리를 둘러싸는 형상을 가질 수 있다. 그러므로, 상기 제1 개구부(127a)의 저면에는 상기 제1 전극(108b)의 중심 부위가 노출될 수 있다. 또한, 상기 제1 개구부(128a)는 하부 폭보다 상부 폭이 넓은 형상을 가질 수 있다.
상기 제1 및 제2 스페이서(128a, 128b)는 상기 제1 및 제2 절연 패턴(126a, 126b)과 식각 선택비를 갖는 절연 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 및 제2 스페이서(128a, 128b)는 실리콘 산화물을 포함할 수 있다.
도 13을 참조하면, 상기 제1 개구부(127a) 내부에 각각 가변 저항 패턴(130)을 형성한다.
구체적으로, 상기 제1 개구부(127a) 내부를 채우도록 가변 저항막을 형성한다. 상기 제1 절연 패턴(126a)의 상부면이 노출되도록 상기 가변 저항막을 전면 식각한다. 따라서, 상기 가변 저항막이 노드 분리되어 상기 제1 개구부(127a)에 상기 가변 저항 패턴(130)이 형성된다. 상기 가변 저항 패턴(130)의 상부면은 상기 제1 절연 패턴의 상부면과 실질적으로 동일한 평면을 갖거나 더 낮게 위치할 수 있다.
상기 가변 저항 패턴(130)은 상기 제1 전극(108b)의 중심 부위와 접촉할 수 있다. 상기 가변 저항 패턴(130)의 하부면은 상기 제1 전극(108b)의 상부면보다 작은 면적을 가질 수 있다.
이와같이, 상기 가변 저항 패턴(130)은 다마신 방법으로 형성될 수 있다. 또한, 상기 가변 저항 패턴(130)은 상기 제1 전극(108b)과 셀프 얼라인되므로, 이들 간의 미스 얼라인이 방지될 수 있다.
예시적인 실시예에서, 상기 가변 저항 패턴(130)은 상변화 물질을 포함할 수 있다. 따라서, 상기 메모리 소자는 상변화 메모리 소자일 수 있다. 상기 상변화 패턴은 Ge-Sb-Te이 조합된 칼코겐 화합물을 포함할 수 있다.
일부 실시예에서, 상기 가변 저항 패턴(130)은 자기장 또는 스핀 전달 토크(Spin Transfer Torque: STT)에 의해 저항이 변하는 물질을 포함할 수 있으며, 이에 따라 상기 가변 저항 메모리 소자는 자기 메모리(MRAM) 소자일 수 있다. 예를 들어, 가변 저항 물질막은 철(Fe), 니켈(Ni), 코발트(Co), 디스프로슘(Dy), 가돌리늄(Gd) 등을 포함하는 강자성체를 포함할 수 있다.
일부 실시예에서, 상기 가변 저항 패턴(130)은 전이 금속 산화물 또는 페로브스카이트(perovskite) 계열의 물질을 포함할 수도 있다.
도 14를 참조하면, 상기 제2 개구부(127b) 내부에 상기 가변 저항 패턴(130)과 접촉하면서 상기 제2 방향으로 연장되는 제2 전극(132)을 형성한다.
구체적으로, 상기 제2 개구부(127b) 내부를 채우면서 상기 가변 저항 패턴(130) 상에 제2 전극막을 형성한다. 상기 제2 절연 패턴(126b)의 상부면이 노출되도록 상기 제2 전극막을 평탄화하여 상기 제2 전극(132)을 형성한다. 상기 평탄화는 에치백 또는 화학 기계적 연마를 포함할 수 있다. 즉, 상기 제2 전극(132)의 상부면은 상기 제2 절연 패턴(126b)의 상부면과 실질적으로 동일한 평면을 갖거나 더 낮게 위치할 수 있다.
상기 제2 전극(132)은 예를들어, 티타늄 질화물(TiNx), 티타늄 실리콘 질화물(TiSiNx), 텅스텐 질화물(WNx), 텅스텐 실리콘 질화물(WSiNx), 탄탈륨 질화물(TaNx), 탄탈륨 실리콘 질화물(TaSiNx), 지르코늄 질화물(ZrNx), 지르코늄 실리콘 질화물(ZrSiNx) 등과 같은 금속 질화물 또는 금속 실리콘 질화물을 포함할 수 있다.
이와같이, 상기 제2 전극(132)은 다마신 방법으로 형성될 수 있다. 또한, 상기 제2 전극(132)은 상기 가변 저항 패턴(130)과 셀프 얼라인되므로, 이들 간의 미스 얼라인이 방지될 수 있다.
다시, 도 1 내지 3을 참조하면, 상기 제2 전극(132) 상에 상기 제2 방향으로 연장되는 제2 도전 라인(136)을 형성한다.
구체적으로, 상기 제2 전극(132)상에 제2 도전막을 형성하고, 상기 제2 도전막을 패터닝하여 제2 도전 라인(136)을 형성한다. 상기 제2 도전 라인(136)은 상기 제2 전극(132)보다 저저항을 갖는 금속 물질을 포함할 수 있다. 상기 제2 도전 라인(136)은 예를 들어, 텅스텐(W), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 루테늄(Ru), 이리듐(Ir), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta) 등을 포함할 수 있다.
상기 제2 도전 라인(136)은 비트 라인으로 제공될 수 있다. 상기 제2 도전 라인(136)의 상부면은 상기 제2 절연 패턴(126b)의 상부면보다 높게 배치될 수 있다.
설명한 것과 같이, 상기 제1 도전 라인(104), 선택 소자 패턴(106b) 및 제1 전극(108b)은 양각의 식각 공정을 통해 형성됨으로써 미스 얼라인이 방지될 수 있다. 또한, 상기 가변 저항 패턴(130) 및 제2 전극(132)은 음각의 식각 공정을 통해 하부의 제1 전극과 셀프 얼라인되면서 형성됨으로써 미스 얼라인이 방지될 수 있다. 따라서, 상기 반도체 소자는 미스 얼라인에 따른 불량이 감소될 수 있다.
도 15는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 사시도이다.
도 15에 도시된 반도체 소자는 제2 전극의 상부면이 상기 제2 절연 패턴의 상부면보다 낮고, 상기 제2 도전 라인의 상부면이 상기 제2 절연 패턴의 상부면과 동일하게 배치되는 것을 제외하고는 도 1 내지 3에 도시된 반도체 소자와 실질적으로 동일하다.
도 15를 참조하면, 상기 반도체 소자는 기판(100) 상에 제1 도전 라인(104), 선택 소자 패턴(106b) 및 제1 전극(108b)을 포함하는 제1 구조물들(120), 제1 및 제2 절연 패턴(126a, 126b), 가변 저항 패턴들(130) 및 제2 전극(132)을 포함할 수 있다. 상기 제2 전극(132) 상에는 제2 도전 라인(136a)이 구비될 수 있다.
상기 제1 및 제2 절연 패턴(126a, 126b)은 상기 기판(100) 상에서 상기 제1 구조물들(120) 사이를 채우면서 상기 제1 구조물들(120)로부터 돌출될 수 있다.
상기 제1 절연 패턴(126a)은 상기 제2 방향으로 상기 제1 구조물들(120) 사이를 채우고, 상기 제2 절연 패턴(126b)은 상기 제1 방향으로 제1 구조물들(120) 사이를 채울 수 있다. 상기 제1 절연 패턴(126a)은 각각 고립된 필러 형상을 가지면서 서로 이격되게 배치될 수 있다. 상기 제2 절연 패턴(126b)은 상기 제2 방향으로 연장될 수 있다.
상기 제1 절연 패턴(126a)은 제1 상부면을 갖고, 상기 제2 절연 패턴(126b)은 제2 상부면을 가질 수 있다. 상기 제1 및 제2 상부면은 상기 제1 구조물(120)의 상부면보다 높을 수 있다.
상기 가변 저항 패턴(130)은 상기 제1 전극(108b)의 상부면에서 상기 제1 및 제2 절연 패턴(126a, 126b)에 의해 생기는 제1 개구부 내부에 형성될 수 있다.
상기 제2 전극(132) 및 제2 도전 라인(136a)은 적층된 구조를 갖고 상기 제2 방향으로 연장될 수 있다. 상기 제2 전극(132)은 상기 가변 저항 패턴(130) 상에 접촉될 수 있다. 상기 제2 전극(132) 및 제2 도전 라인(136a)은 상기 가변 저항 패턴(130)보다 높게 위치하는 상기 제2 절연 패턴들(126b) 사이의 제2 개구부 내부에 형성될 수 있다.
따라서, 상기 제2 도전 라인(136a)의 상부면은 상기 제2 절연 패턴(126b)의 상부면과 실질적으로 동일한 평면에 있을 수 있다.
도 16은 도 15에 도시된 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 사시도이다.
먼저, 도 4 내지 도 13을 참조로 설명한 것과 실질적으로 동일한 공정을 수행하여 도 13에 도시된 구조를 형성한다. 다만, 상기 제2 하드 마스크막을 형성하는 공정에서 상기 제2 하드 마스크막을 더 두껍게 형성할 수 있다. 예시적인 실시예에서, 상기 제2 하드 마스크막은 제2 전극(132) 및 제2 도전 라인(136a)의 두께의 합보다 더 두껍게 형성할 수 있다. 따라서, 상기 제1 및 제2 절연 패턴(126a, 126b)의 상부면의 높이 차이가 크게 발생하도록 할 수 있다.
도 16을 참조하면, 상기 가변 저항 패턴(130)과 접촉하면서 상기 제2 방향으로 연장되는 제2 전극(132)을 형성한다. 상기 제2 전극(132)은 상기 제2 개구부의 하부를 채우도록 형성될 수 있다.
구체적으로, 상기 제2 개구부 내부를 채우면서 상기 가변 저항 패턴(130) 상에 제2 전극막을 형성한다. 상기 제2 개구부 내부의 일부를 채우도록 상기 제2 전극막을 전면 식각하여 제2 전극(132)을 형성한다. 즉, 상기 제2 전극(132)의 상부면은 상기 제2 절연 패턴(126b)의 상부면보다 낮게 배치될 수 있으며, 상기 제2 전극(132) 상에는 제3 개구부(135)가 형성될 수 있다.
이와같이, 상기 제2 전극(132)은 다마신 방법으로 형성되어 상기 가변 저항 패턴(130)과 셀프 얼라인된다. 따라서, 상기 가변 저항 패턴(130)과 제2 전극(132) 간의 미스 얼라인이 감소될 수 있다.
다시, 도 15를 참조하면, 상기 제3 개구부(135) 내부에 상기 제2 전극(132)과 접촉하면서 상기 제2 방향으로 연장되는 제2 도전 라인(136a)을 형성한다.
구체적으로, 상기 제3 개구부(135) 내부를 채우면서 상기 제2 전극(132) 상에 제2 도전막을 형성한다. 상기 제2 절연 패턴(126a)의 상부면이 노출되도록 상기 제2 도전막을 평탄화하여 상기 제2 도전 라인(136a)을 형성한다. 상기 평탄화는 에치백 또는 화학 기계적 연마를 포함할 수 있다.
이와같이, 상기 제2 도전 라인(136a)은 다마신 방법으로 형성되어 상기 될 수 있다. 또한, 상기 제2 도전 라인(136a)은 상기 제2 전극(132)과 셀프 얼라인되므로, 이들 간의 미스 얼라인이 방지될 수 있다.
도 17은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 사시도이다.
도 17에 도시된 반도체 소자는 상기 제1 및 제2 절연 패턴 측벽에 제1 및 제2 스페이서가 구비되지 않는 것을 제외하고는 도 1 내지 3에 도시된 반도체 소자와 동일하다.
도 17을 참조하면, 상기 반도체 소자는 기판(100) 상에 제1 도전 라인(104)과, 선택 소자 패턴(106b) 및 제1 전극(108b)을 포함하는 제1 구조물들, 제1 및 제2 절연 패턴(126a, 126b), 가변 저항 패턴들(130a) 및 제2 전극(132a)을 포함할 수 있다. 상기 제2 전극(132a) 상에는 제2 도전 라인(136)이 구비될 수 있다.
상기 제1 절연 패턴(126a)은 상기 제2 방향으로 상기 제1 구조물들(120) 사이를 채우고, 상기 제2 절연 패턴(126b)은 상기 제1 방향으로 제1 구조물들(120) 사이를 채울 수 있다. 상기 제1 절연 패턴(126a)은 각각 고립된 필러 형상을 가지면서 서로 이격되게 배치될 수 있다. 상기 제2 절연 패턴(126b)은 상기 제2 방향으로 연장될 수 있다.
상기 가변 저항 패턴(130a)은 상기 제1 전극(108b)의 상부면에서 상기 제1 및 제2 절연 패턴(126a, 126b)에 의해 생기는 제1 개구부 내부에 형성될 수 있다. 예시적인 실시예에서, 상기 가변 저항 패턴(130a)은 상기 제1 전극(108b)의 상부면 전면과 접촉할 수 있다. 또한, 상기 가변 저항 패턴(130a)의 측벽은 상기 제1 및 제2 절연 패턴(126a, 126b)의 측벽과 직접 접촉할 수 있다.
상기 제2 전극(132a)은 상기 가변 저항 패턴(130a) 상에 접촉되고, 상기 가변 저항 패턴(130a)보다 높게 위치하는 상기 제2 절연 패턴들(126b) 사이의 제2 개구부 내부에 형성될 수 있다. 예시적인 실시예에서, 상기 제2 전극(132a)의 측벽은 상기 제2 절연 패턴(126b)의 측벽과 직접 접촉할 수 있다.
도 18은 도 17에 도시된 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 사시도이다.
먼저, 도 4 내지 도 10을 참조로 설명한 것과 실질적으로 동일한 공정을 수행하여 도 10에 도시된 구조를 형성한다.
도 18을 참조하면, 상기 제1 및 제2 하드 마스크(112b, 116a)를 제거한다. 계속하여 상기 식각 저지막 패턴(110b)을 제거한다. 상기 제1 및 제2 하드 마스크(112b, 116a)는 습식 식각 공정을 통해 제거할 수 있다. 상기 식각 저지막 패턴(110b)은 습식 식각 또는 건식 식각 공정을 통해 제거할 수 있다.
상기 공정을 수행하면, 상기 제1 및 제2 절연 패턴(126a, 126b)은 상기 제1 구조물(120) 사이에서 돌출될 수 있다. 상기 제1 하드 마스크(112b) 및 식각 저지막 패턴(110b)이 제거된 부위에는 제1 개구부(127a)가 생성될 수 있다. 상기 제1 개구부(127a)의 저면에는 상기 제1 전극(108b)의 상부면이 노출될 수 있다. 상기 제2 하드 마스크(116a)가 제거된 부위에는 제2 개구부(127b)가 생성될 수 있다. 상기 제2 개구부(127b)는 상기 제1 개구부 (127a)상에 위치하고 상기 제2 방향으로 연장될 수 있다.
이 후, 도 13 및 14를 참조로 설명한 공정들과 이 후 제2 도전 라인을 형성하는 공정들을 동일하게 진행할 수 있다. 즉, 상기 제1 및 제2 스페이서를 형성하는 공정들을 수행하지 않을 수 있다. 따라서, 도 17에 도시된 반도체 소자를 제조할 수 있다.
도 19 내지 21은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 사시도 및 단면도들이다. 도 20 및 21은 도 19의 I-I' 및 II-II'의 단면도이다. 도 19 내지 21에 도시된 반도체 소자는 제2 전극의 형상을 제외하고는 도 1 내지 3에 도시된 반도체 소자와 실질적으로 동일하다.
도 19 내지 21을 참조하면, 상기 반도체 소자는 기판(100) 상에 제1 도전 라인(104), 선택 소자 패턴(106b) 및 제1 전극(108b)을 포함하는 제1 구조물들, 제1 및 제2 절연 패턴(126a, 126c), 가변 저항 패턴들(130) 및 제2 전극(132a)을 포함할 수 있다. 상기 제2 전극(132a) 상에는 제2 도전 라인(136)이 구비될 수 있다.
상기 제1 및 제2 절연 패턴(126a, 126c)은 상기 기판(100) 상에서 상기 제1 구조물들(120) 사이를 채우면서 상기 제1 구조물들(120)로부터 돌출될 수 있다.
상기 제1 절연 패턴(126a)은 상기 제2 방향으로 상기 제1 구조물들(120) 사이를 채우고, 상기 제2 절연 패턴(126c)은 상기 제1 방향으로 제1 구조물들(120) 사이를 채울 수 있다. 상기 제1 절연 패턴(126a)은 각각 고립된 필러 형상을 가지면서 서로 이격되게 배치될 수 있다. 상기 제2 절연 패턴(126c)은 상기 제2 방향으로 연장될 수 있다.
상기 제1 및 제2 절연 패턴(126a, 126c)의 상부면은 실질적으로 동일한 평면을 가질 수 있다. 따라서, 상기 제1 및 제2 절연 패턴(126a, 126c)은 격자 형상을 가질 수 있다. 또한, 상기 제1 전극(108b) 위로 고립된 형상의 제1 개구부가 형성될 수 있다.
예시적인 실시예에서, 상기 제1 및 제2 절연 패턴(126a, 126c)의 측벽에는 스페이서(128)가 구비될 수 있다. 일부 실시예에서, 상기 제1 및 제2 절연 패턴의 측벽에는 스페이서가 구비되지 않을 수도 있다.
상기 가변 저항 패턴(130)은 상기 제1 전극(108b)의 상에서 상기 제1 개구부 하부를 채우도록 형성될 수 있다. 즉, 상기 가변 저항 패턴(130)의 상부면은 상기 제1 및 제2 절연 패턴(126a, 126c)의 상부면보다 낮게 위치할 수 있다.
상기 제2 전극(132a)은 상기 가변 저항 패턴(130) 상에 접촉되고, 상기 제1 개구부를 완전히 채우도록 형성될 수 있다. 예시적인 실시예에서, 상기 제2 전극(132a)의 상부면은 상기 제1 및 제2 절연 패턴(126a, 126c)의 상부면과 실질적으로 동일한 평면에 위치할 수 있다.
따라서, 상기 가변 저항 패턴(130) 및 제2 전극(132a)이 적층된 구조는 고립된 필러 형상을 가질 수 있다.
상기 제2 도전 라인(136)은 상기 제1 절연 패턴(126a) 및 제2 전극 (132a)상에 구비될 수 있다. 상기 제2 도전 라인(136)은 상기 제2 방향으로 나란하게 배치되는 복수의 제2 전극들(132a)과 접촉하면서 상기 제2 방향으로 연장될 수 있다.
도 22 내지 26은 도 19 내지 도 21에 도시된 반도체 소자의 제조 방법을 나타내는 사시도이다.
도 22를 참조하면, 도 4 내지 도 10을 참조로 설명한 것과 실질적으로 동일한 공정을 수행한다.
다만, 상기 제1 하드 마스크막을 형성하는 공정에서 상기 제1 하드 마스크막을 더 두껍게 형성할 수 있다. 예시적인 실시예에서, 상기 제1 하드 마스크막은 가변 저항 패턴(130) 및 제2 전극(132a)의 두께의 합보다 더 두껍게 형성할 수 있다. 따라서, 상기 제1 절연 패턴(126a)의 높이를 증가시킬 수 있다. 또한, 상기 제1 및 제2 절연 패턴(126a, 126c)의 상부면의 높이 차이가 감소되도록 할 수 있다.
도 23을 참조하면, 상기 제1 하드 마스크(112b)의 상부면이 노출되도록 상기 제2 하드 마스크(116a) 및 상기 제2 절연 패턴(126c)의 상부를 평탄화한다. 상기 공정을 수행하면, 상기 제2 절연 패턴(126c)의 상부가 일부 제거됨으로써 상기 제1 및 제2 절연 패턴(126a, 126c)의 상부면은 실질적으로 동일한 평면에 위치할 수 있다. 따라서, 상기 제1 및 제2 절연 패턴(126a, 126c)은 제1 및 제2 방향으로 교차하는 격자 형상을 가질 수 있다. 상기 평탄화는 에치백 또는 화학 기계적 연마를 포함할 수 있다.
도 24를 참조하면, 상기 제1 및 제2 하드 마스크(112b, 116a)를 제거한다. 상기 제1 및 제2 하드 마스크(112b, 116a)는 습식 또는 건식 식각 공정을 통해 제거할 수 있다.
상기 제1 구조물(120)의 상부면 위로 상기 제1 및 제2 절연 패턴(126a, 126c)에 의해 고립되는 부위인 제1 개구부(127c)가 생성될 수 있다.
도 25를 참조하면, 상기 제1 개구부(127c) 측벽에 스페이서(128)를 형성한다. 또한, 상기 제1 개구부(127c) 저면에 상기 제1 전극(108b)이 노출되도록 상기 식각 저지막 패턴(110b)을 제거한다. 상기 제1 개구부(127c)의 하부에 상기 제1 전극(108b)과 접촉하는 가변 저항 패턴(130)을 형성한다.
구체적으로, 상기 제1 개구부(127c)의 내부 표면과 상기 제1 및 제2 절연 패턴(126a, 126c)의 상부면 상에 컨포멀하게 절연 스페이서막을 형성한다. 상기 절연 스페이서막을 이방성 식각하고 계속하여 상기 식각 저지막 패턴을 식각할 수 있다. 따라서, 상기 제1 구조물(120)의 상부면보다 높게 위치하는 상기 제1 및 제2 절연 패턴(126a, 126c)의 측벽에 상기 스페이서(128)를 형성할 수 있다.
상기 제1 개구부(127d) 내부를 채우도록 가변 저항막을 형성한다. 상기 가변 저항막을 전면 식각하여 상기 제1 개구부(127d)의 하부에 가변 저항 패턴(130)을 형성한다. 상기 가변 저항 패턴(130)의 상부면은 상기 제1 및 제2 절연 패턴(126a, 126c)의 상부면보다 낮을 수 있다.
도 26을 참조하면, 상기 제1 개구부(127d) 내부에 상기 가변 저항 패턴(130)의 상부면과 접촉하는 제2 전극(132a)을 형성한다.
구체적으로, 상기 제1 개구부(127d)의 내부를 채우는 제2 전극막을 형성한다. 상기 제1 및 제2 절연 패턴(126a, 126c)의 상부면이 노출되도록 상기 제2 전극막을 평탄화하여 상기 제1 개구부 내에 각각 고립된 형상을 갖는 상기 제2 전극(132a)을 형성한다. 상기 평탄화는 에치백 또는 화학 기계적 연마를 포함할 수 있다.
상기 제2 전극(132a)의 상부면은 상기 제1 및 제2 절연 패턴(126a, 126c)의 상부면과 실질적으로 동일한 평면에 위치할 수 있다.
따라서, 상기 가변 저항 패턴(130) 및 제2 전극(132a)이 적층된 구조는 고립된 필러 형상을 가질 수 있다.
다시 도 19를 참조하면, 상기 제2 전극(132a) 및 제1 절연 패턴(126a) 상에 상기 제2 방향으로 연장되는 제2 도전 라인(136)을 형성한다. 구체적으로, 상기 제2 전극(132a) 및 제1 절연 패턴(126a) 상에 제2 도전막을 형성하고, 상기 제2 도전막을 패터닝하여 상기 제2 도전 라인(136)을 형성할 수 있다.
도 27은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 사시도이다. 도 27은 2층 이상으로 적층되는 메모리 셀들을 구비하는 것을 제외하고는 도 1 내지 3을 참조로 설명한 반도체 소자들과 동일할 수 있다.
도 27을 참조하면, 기판 상에 하부 메모리 셀들을 포함하는 하부 구조물(200a)과 상부 메모리 셀들을 포함하는 상부 구조물(200b)이 적층된다.
상기 하부 구조물(200a)은 제1 도전 라인들(105), 제1 선택 소자 패턴(106b) 및 제1 전극(108b)을 포함하는 제1 구조물들(120), 제1 및 제2 절연 패턴들(126a, 126b), 제1 가변 저항 패턴들(130) 및 제2 전극(132)을 포함할 수 있다.
상기 제1 도전 라인(105)은 제1 방향으로 연장될 수 있다. 예시적인 실시예에서, 상기 제1 도전 라인(105)은 하부 메모리 셀들을 선택하기 위한 제1 비트 라인으로 제공될 수 있다. 상기 제1 도전 라인(105) 상에 형성되는 제1 구조물들(120), 제1 및 제2 절연 패턴(126a, 126b), 제1 가변 저항 패턴(130) 및 제2 전극(132)은 하부 메모리 셀(134)로 제공될 수 있다. 상기 하부 메모리 셀은 도 1 내지 3에서 설명한 것과 메모리 셀들과 실질적으로 동일한 구조를 가질 수 있다.
상기 상부 구조물(200b)은 상기 제2 전극(132) 및 제2 절연 패턴(126b) 상에 구비될 수 있다.
상기 상부 구조물(200b)은 제2 도전 라인들(205), 제2 선택 소자 패턴(206b) 및 제3 전극(208b)을 포함하는 제2 구조물들(220), 제3 및 제4 절연 패턴들(226a, 226b), 제2 가변 저항 패턴(230) 및 제4 전극(232)을 포함할 수 있다. 상기 제4 전극(232) 상에는 제3 도전 라인(234)이 구비될 수 있다.
상기 제2 도전 라인(205)은 상기 제1 도전 라인(105)과 수직한 방향인 제2 방향으로 연장될 수 있다. 상기 제3 도전 라인(234)은 상기 제1 도전 라인(105)과 동일한 제1 방향으로 연장될 수 있다. 예시적인 실시예에서, 상기 제2 도전 라인(205)은 상, 하부 메모리 셀을 선택하기 위한 공통 워드 라인으로 제공될 수 있고, 상기 제3 도전 라인(234)은 상부 메모리 셀을 선택하기 위한 제2 비트 라인으로 제공될 수 있다.
상기 제2 도전 라인(205) 상에 형성되는 제2 선택 소자 패턴(206b), 제3 전극(208b), 제3 및 제4 절연 패턴(226a, 226b), 제2 가변 저항 패턴 (230) 및 제4 전극(232)은 상부 메모리 셀로 제공될 수 있다. 상기 상부 메모리 셀은 도 1 내지 3에서 설명한 메모리 셀들과 실질적으로 동일한 적층 구조를 가질 수 있다. 다만, 상기 상부 구조물(200b)의 제2 도전 라인(205)은 상기 하부 구조물(200a)의 제1 도전 라인(105)과 직교하도록 배치될 수 있다.
따라서, 상기 제1 및 제2 도전 라인(105)이 교차하는 부위의 제3 방향의 사이에는 상기 하부 메모리 셀(134)이 구비되고, 상기 제2 및 제3 도전 라인이 교차하는 부위의 제3 방향 사이에는 상기 상부 메모리 셀이 구비될 수 있다.
상기 반도체 소자는 하부 구조물에 포함되는 상기 제1 전극(108b), 제1 가변 저항 패턴(130) 및 제2 전극(132)이 셀프 얼라인되고, 상부 구조물에 포함되는 제3 전극(208b), 제2 가변 저항 패턴(230) 및 제4 전극(232)이 셀프 얼라인 될 수 있다. 따라서, 상기 반도체 소자는 미스얼라인에 의한 불량이 억제될 수 있다.
도 27에서는 2층으로 메모리 셀들이 적층된 구조를 가진 반도체 소자를 도시하고 있으나, 2층 이상으로 상기 메모리 셀들을 반복 적층한 구조를 가질 수도 있다.
도 27에 도시된 반도체 소자는 도 1 내지 14를 참조로 설명한 것과 동일한 공정들을 반복 수행하여 형성할 수 있다.
구체적으로, 도 4 내지 도 14를 참조로 설명한 공정을 동일하게 형성하여 도 14에 도시된 구조를 형성할 수 있다. 즉, 상기 제1 도전 라인(105) 상에 상기 제1 선택 소자 패턴(106b) 및 제1 전극(108b)을 포함하는 제1 구조물들(120), 제1 및 제2 절연 패턴들(126a, 126b), 제1 가변 저항 패턴(130) 및 제2 전극(132)을 형성할 수 있다.
이 후, 제2 절연 패턴(126b) 및 제2 전극(132) 상에, 다시 제2 도전막, 제2 선택 소자막, 제3 전극막, 제2 식각 저지막 및 제3 하드 마스크막을 순차적으로 형성한다.
또한, 도 5 내지 도 14를 참조로 설명한 공정들을 한번 더 수행할 수 있다. 다만, 상기 제3 및 제4 하드 마스크의 연장 방향이 상기 제1 및 제2 하드 마스크의 연장 방향과 다르게 되도록 형성할 수 있다. 구체적으로, 상기 제3 하드 마스크는 상기 제2 방향으로 연장되도록 형성할 수 있다. 또한, 상기 제4 하드 마스크는 상기 제1 방향으로 연장되도록 형성할 수 있다.
따라서, 상기 제2 절연 패턴(126b) 및 제2 전극(132) 상에, 상기 제2 방향으로 연장되는 제2 도전 라인(205)이 형성되고, 상기 제2 도전 라인(205) 상에는 제2 선택 소자 패턴(206b), 제3 전극(208b), 제3 및 제4 절연 패턴(226a, 226b), 제2 가변 저항 패턴(230) 및 제4 전극(232)을 포함하는 상부 메모리 셀이 형성될 수 있다.
이 후, 상기 제4 전극(232) 및 제4 절연 패턴(226b) 상에 제3 도전막을 형성하고, 상기 제3 도전막을 패터닝하여 상기 제1 방향으로 연장되는 제3 도전 라인(234)을 형성한다.
설명한 것과 같이, 미스 얼라인의 불량을 감소하면서 복층으로 적층된 반도체 소자를 제조할 수 있다.
도 28은 예시적인 실시예들에 따른 정보처리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 28을 참조하면, 상기 정보처리 시스템(500)은 시스템 버스(505)에 전기적으로 연결된 중앙처리장치(CPU)(520), 램(RAM)(530), 사용자 인터페이스(User Interface)(540), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(MODEM)(550) 및 메모리 시스템(510)을 포함할 수 있다. 상기 메모리 시스템(510)은 메모리 소자(512)와 메모리 컨트롤러(511)를 포함할 수 있다. 메모리 소자(512)는 상술한 예시적인 실시예들에 따른 가변 저항 메모리 소자를 포함할 수 있다. 따라서, 상기 중앙처리장치(520)에서 처리된 데이터 또는 외부에서 입력된 고용량의 데이터를 안정적으로 저장할 수 있다. 상기 메모리 컨트롤러(511)는 상기 메모리 소자(512)를 제어할 수 있도록 구성된다. 상기 메모리 소자(512)와 상기 메모리 컨트롤러(511)의 결합에 의해 상기 메모리 시스템(510)은 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD) 등으로 제공될 수 있다. 상기 정보처리 시스템(500)이 모바일 장치인 경우, 정보처리 시스템(500)의 동작 전압을 공급하기 위한 배터리가 추가적으로 제공될 수 있다. 도시되지 않았지만, 예시적인 실시예들에 따른 정보처리 시스템(500)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수도 있다. 이러한, 정보처리 시스템(500)은 모바일 폰, MP3 플레이어, 각종 가전 제품 등에 이용될 수 있다.
전술한 반도체 소자는 고집적도를 갖는 상변화 메모리(PRAM) 장치 등에 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
104 : 제1 도전 라인 106b : 선택 소자
108b : 제1 전극 110b : 식각 저지막 패턴
112b : 제1 하드 마스크 114 : 제1 희생막 패턴
114a : 제2 희생막 패턴 116a : 제2 하드 마스크
120 : 제1 구조물 122 : 제1 트렌치
124 : 제1 갭 126a : 제1 절연 패턴
126b : 제2 절연 패턴 127a : 제1 개구부
127b : 제2 개구부 128a : 제1 스페이서
128b : 제2 스페이서 130 : 가변 저항 패턴
132 : 제2 전극 136 : 제2 도전 라인

Claims (20)

  1. 기판 상에, 제1 방향으로 연장되는 복수의 제1 도전 라인들;
    상기 제1 도전 라인들 상에서 서로 이격하면서 배치되고, 선택 소자 및 제1 전극이 적층되고, 상기 선택 소자 및 제1 전극의 상부면은 평판 형상을 갖는 제1 구조물들;
    상기 기판 상에 상기 제1 구조물들의 상기 제1 방향과 수직한 제2 방향의 사이를 채우면서 상기 제1 구조물들의 상부면보다 높은 제1 상부면을 갖는 제1 절연 패턴;
    상기 기판 상에 상기 제1 구조물들의 제1 방향의 사이를 채우면서 상기 제1 구조물들의 상부면보다 높은 제2 상부면을 갖는 제2 절연 패턴;
    상기 제1 구조물들 상에서, 상기 제1 및 제2 절연 패턴에 의해 생성되는 고립된 개구부들 내부에 배치되는 가변 저항 패턴들; 및
    상기 가변 저항 패턴들 상에 제2 전극을 포함하는 반도체 소자.
  2. 제1항에 있어서, 상기 제1 구조물의 상부면보다 높게 위치하는 상기 제1 및 제2 절연 패턴의 측벽 상에는 각각 제1 및 제2 스페이서가 구비되는 반도체 소자.
  3. 제2 항에 있어서, 상기 가변 저항 패턴의 저면은 상기 제1 구조물의 상부면보다 좁은 면적을 갖는 반도체 소자.
  4. 삭제
  5. 삭제
  6. 제1 항에 있어서, 상기 가변 저항 패턴의 상부면은 상기 제1 절연 패턴의 상부면과 동일한 평면을 갖거나 더 낮게 배치되는 반도체 소자.
  7. 제1 항에 있어서, 상기 제2 전극은 상기 제2 방향으로 연장되는 반도체 소자.
  8. 제1 항에 있어서, 상기 제2 상부면은 상기 제1 상부면보다 더 높고, 상기 제2 전극은 상기 제1 절연 패턴으로부터 돌출된 제2 절연 패턴들 사이에 배치되는 반도체 소자.
  9. 삭제
  10. 삭제
  11. 제1 항에 있어서, 상기 제2 전극 상에는 상기 제2 전극보다 낮은 저항을 갖고 상기 제2 방향으로 연장되는 제2 도전 라인이 더 포함되는 반도체 소자.
  12. 삭제
  13. 삭제
  14. 제1 항에 있어서, 상기 가변 저항 패턴은 칼코겐 화합물을 포함하는 상변화 물질인 반도체 소자.
  15. 삭제
  16. 제1 항에 있어서, 상기 제1 상부면은 상기 제2 상부면과 동일한 평면에 위치하고, 상기 제2 전극은 상기 가변 저항 패턴 상에서 상기 제1 및 제2 절연 패턴에 의해 생성되는 고립된 상기 개구부들 내부에 배치되는 반도체 소자.
  17. 삭제
  18. 제1항에 있어서, 상기 제1 도전 라인의 상기 제2 방향으로의 상부폭과 상기 제1 구조물의 상기 제2 방향으로의 하부폭이 동일한 반도체 소자.
  19. 삭제
  20. 삭제
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