KR20170022061A - 자기 저항 메모리 장치 및 그 제조 방법 - Google Patents
자기 저항 메모리 장치 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20170022061A KR20170022061A KR1020150116550A KR20150116550A KR20170022061A KR 20170022061 A KR20170022061 A KR 20170022061A KR 1020150116550 A KR1020150116550 A KR 1020150116550A KR 20150116550 A KR20150116550 A KR 20150116550A KR 20170022061 A KR20170022061 A KR 20170022061A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- layer
- upper electrode
- pattern
- interlayer insulating
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/80—Constructional details
-
- H01L43/08—
-
- H01L43/02—
-
- H01L43/10—
-
- H01L43/12—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/10—Magnetoresistive devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/80—Constructional details
- H10N50/85—Magnetic active materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
- H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
- H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
Abstract
자기 저항 메모리 장치 제조 방법에서, 기판 상에 순차적으로 적층된 하부 전극, 자기터널접합(MTJ) 구조물 및 상부 전극을 포함하는 메모리 유닛을 형성한다. 메모리 유닛을 커버하면서 순차적으로 적층된 캐핑막, 희생막 및 식각 저지막을 포함하는 보호막 구조물을 기판 상에 형성한다. 보호막 구조물 상에 층간 절연막을 형성한다. 층간 절연막을 부분적으로 제거하여 보호막 구조물을 노출시키는 개구를 형성한다. 노출된 보호막 구조물을 부분적으로 제거하여 상부 전극을 노출시킨다. 노출된 상부 전극 상에 개구를 채우는 배선을 형성한다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 자세하게는 자기 저항 메모리(Magnetoresistive Random Access Memory: MRAM) 장치 및 그 제조 방법에 관한 것이다.
엠램(MRAM) 장치를 제조할 때, 순차적으로 적층된 하부 전극, MTJ 패턴 및 상부 전극을 형성하고, 상기 상부 전극에 전기적으로 연결되는 상부 배선을 형성한다. 이를 위해서, 상기 하부 전극, 상기 MTJ 패턴 및 상기 상부 전극을 각각 포함하는 복수의 구조물들을 커버하는 캐핑막을 형성하고, 상기 캐핑막 상에 층간 절연막을 형성한 다음, 상기 각 구조물들의 상부 전극 상면이 노출되도록 CMP 공정을 수행한다. 그런데, 상기 CMP 공정을 수행하는 동안, 상기 구조물들 중에서 일부는 과 식각되어 상부 전극이 제거될 수 있으며, 이에 따라 하부의 MTJ 패턴에 쇼트가 발생할 수 있다.
본 발명의 일 과제는 우수한 특성을 갖는 자기 저항 메모리 장치를 용이하게 제조하는 방법을 제공하는 것이다.
본 발명의 다른 과제는 우수한 특성을 갖는 자기 저항 메모리 장치를 제공하는 것이다.
상기한 일 과제를 달성하기 위한 예시적인 실시예들에 따른 자기 저항 메모리 장치 제조 방법에서, 기판 상에 순차적으로 적층된 하부 전극, 자기터널접합(MTJ) 구조물 및 상부 전극을 포함하는 메모리 유닛을 형성한다. 상기 메모리 유닛을 커버하면서 순차적으로 적층된 캐핑막, 희생막 및 식각 저지막을 포함하는 보호막 구조물을 상기 기판 상에 형성한다. 상기 보호막 구조물 상에 층간 절연막을 형성한다. 상기 층간 절연막을 부분적으로 제거하여 상기 보호막 구조물을 노출시키는 개구를 형성한다. 상기 노출된 보호막 구조물을 부분적으로 제거하여 상기 상부 전극을 노출시킨다. 상기 노출된 상부 전극 상에 상기 개구를 채우는 배선을 형성한다.
예시적인 실시예들에 있어서, 상기 보호막 구조물 상에 상기 층간 절연막을 형성하기 이전에, 상기 보호막 구조물 중에서 상기 식각 저지막 일부를 제거하여 상기 희생막 일부를 노출시킬 수 있다. 상기 층간 절연막을 부분적으로 제거하여 상기 보호막 구조물을 노출시키는 상기 개구를 형성할 때, 상기 희생막 부분을 노출시키도록 상기 개구를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 보호막 구조물 중에서 상기 식각 저지막 일부를 제거하여 상기 희생막 일부를 노출시킬 때, 상기 식각 저지막에 대해 이방성 식각 공정을 수행할 수 있다. 이에 따라 상기 식각 저지막 중에서 상기 메모리 유닛의 측벽 상에 형성된 부분을 제외한 나머지 부분이 제거되어 적어도 상기 메모리 유닛의 상면에 형성된 상기 희생막 부분이 노출될 수 있다.
예시적인 실시예들에 있어서, 상기 노출된 보호막 구조물을 부분적으로 제거하여 상기 상부 전극을 노출시킬 때, 상기 노출된 희생막 부분을 제거하여 상기 캐핑막 일부를 노출시키고, 상기 노출된 캐핑막 부분을 제거하여 상기 상부 전극을 노출시킬 수 있다.
예시적인 실시예들에 있어서, 상기 희생막은 상기 캐핑막 및 상기 식각 저지막에 대해 식각 선택비를 갖는 물질을 포함할 수 있으며, 이에 따라 상기 노출된 희생막 부분을 제거하여 상기 캐핑막 일부를 노출시킬 때, 상기 식각 저지막 및 상기 캐핑막은 제거되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 층간 절연막을 부분적으로 제거하여 상기 보호막 구조물을 노출시키는 상기 개구를 형성하는 것은 건식 식각 공정에 의해 수행될 수 있고, 상기 노출된 희생막 부분을 제거하여 상기 캐핑막 일부를 노출시키는 것은 습식 식각 공정에 의해 수행될 수 있으며, 상기 노출된 캐핑막 부분을 제거하여 상기 상부 전극을 노출시키는 것은 습식 식각 공정에 의해 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 노출된 희생막 부분을 제거하여 상기 캐핑막 일부를 노출시킬 때, 상기 메모리 유닛의 측벽 상에 형성된 상기 희생막 부분을 제거하여 상기 메모리 유닛의 측벽 상에 형성된 상기 캐핑막 부분을 노출시킬 수 있다.
예시적인 실시예들에 있어서, 상기 층간 절연막을 부분적으로 제거하여 상기 보호막 구조물을 노출시키는 상기 개구를 형성할 때, 상기 희생막 부분 및 상기 메모리 유닛의 측벽 상에 형성된 상기 식각 저지막 부분의 적어도 일부를 노출시키도록 상기 개구를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 층간 절연막을 부분적으로 제거하여 상기 보호막 구조물을 노출시키는 상기 개구를 형성할 때, 상기 메모리 유닛의 상면에 형성된 상기 식각 저지막 부분을 노출시키도록 상기 개구를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 캐핑막은 상기 식각 저지막에 비해 얇은 두께로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 캐핑막 및 상기 식각 저지막은 실질적으로 서로 동일한 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 캐핑막 및 상기 식각 저지막은 실리콘 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 캐핑막 및 상기 식각 저지막은 서로 다른 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 캐핑막 및 상기 식각 저지막은 금속 산화물 및 실리콘 질화물을 각각 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 희생막 및 상기 층간 절연막은 실리콘 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 희생막은 테오스(TEOS) 또는 원자층 증착(ALD) 산화물을 포함할 수 있으며, 상기 층간 절연막은 고밀도 플라스마(HDP) 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 기판 상에 상기 메모리 유닛을 형성할 때, 상기 기판 상에 하부 전극막, MTJ 구조물 막 및 상부 전극막을 순차적으로 형성하고, 상기 상부 전극막을 패터닝하여 상기 상부 전극을 형성하고, 상기 상부 전극을 식각 마스크로 사용하여 상기 MTJ 구조물 막 및 상기 하부 전극막을 순차적으로 식각하여 각각 상기 MTJ 구조물 및 상기 하부 전극을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 상부 전극을 식각 마스크로 사용하여 상기 MTJ 구조물 막 및 상기 하부 전극막을 순차적으로 식각하여 각각 상기 MTJ 구조물 및 상기 하부 전극을 형성함에 따라서, 상기 상부 전극은 상부에서 하부로 갈수록 점차 커지는 폭을 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 상부 전극은 수직 단면이 사다리꼴 형상을 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 상부 전극은 수직 단면이 삼각형에 유사한 형상을 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 노출된 상부 전극 상에 상기 개구를 채우는 상기 배선을 형성할 때, 상기 노출된 상부 전극, 상기 개구의 측벽 및 상기 층간 절연막 상에 배리어막을 형성하고, 상기 배리어막 상에 상기 개구를 채우는 금속막을 형성하고, 상기 층간 절연막 상면이 노출될 때까지 상기 금속막 및 상기 배리어막을 평탄화할 수 있다.
예시적인 실시예들에 있어서, 상기 기판 상에 상기 메모리 유닛을 형성하기 이전에, 상기 기판 상에 워드 라인(word line)을 형성하고, 상기 워드 라인에 인접한 상기 기판 상부에 제1 및 제2 불순물 영역들을 형성하고, 상기 제1 불순물 영역에 전기적으로 연결되는 소스 라인(source line)을 형성하고, 상기 제2 불순물 영역에 전기적으로 연결되는 콘택 플러그를 형성할 수 있다. 이때, 상기 메모리 유닛은 상기 콘택 플러그에 전기적으로 연결되도록 형성될 수 있고, 상기 배선은 비트 라인(bit line) 역할을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 콘택 플러그 상에 도전성 패드를 형성할 수 있으며, 상기 메모리 유닛은 상기 도전성 패드에 접촉하도록 형성될 수 있다.
상기한 일 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 자기 저항 메모리 장치 제조 방법에서, 기판 상에 순차적으로 적층된 자기터널접합(MTJ) 구조물 및 상부 전극을 포함하는 제1 구조물을 형성한다. 상기 제1 구조물을 커버하면서 순차적으로 적층된 제1, 제2 및 제3 막들을 포함하는 막 구조물을 상기 기판 상에 형성한다. 상기 막 구조물 중에서 상기 제3 막 일부를 제거하여 상기 제2 막 일부를 노출시키는 제3 막 패턴을 형성한다. 상기 막 구조물 상에 층간 절연막을 형성한다. 상기 층간 절연막을 부분적으로 제거하여 적어도 상기 제2 막 부분을 노출시키는 개구를 형성한다. 상기 노출된 제2 막 부분을 제거하여 상기 제1 막을 노출시킨다. 상기 노출된 제1 막을 부분적으로 제거하여 상기 상부 전극을 노출시킨다. 상기 노출된 상부 전극 상에 비트 라인을 형성한다.
예시적인 실시예들에 있어서, 상기 제2 막이 상기 제1 막에 대해 갖는 식각 선택비는 상기 제2 막이 상기 층간 절연막에 대해 갖는 식각 선택비보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제3 막들은 각각 실리콘 질화물을 포함할 수 있고, 상기 제2 막 및 상기 층간 절연막은 각각 실리콘 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 막이 상기 제3 막에 대해 갖는 식각 선택비는 상기 제2 막이 상기 층간 절연막에 대해 갖는 식각 선택비보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 층간 절연막을 부분적으로 제거하여 적어도 상기 제2 막 부분을 노출시키는 개구를 형성할 때, 상기 제3 막 패턴의 측벽을 노출시키도록 상기 개구를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 기판 상에 상기 제1 구조물을 형성할 때, 상기 MTJ 구조물 하부에 하부 전극을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 기판 상에 상기 제1 구조물을 형성하기 이전에, 상기 기판 상에 워드 라인을 형성하고, 상기 워드 라인에 인접한 상기 기판 상부에 불순물 영역을 형성하고, 상기 불순물 영역에 전기적으로 연결되는 콘택 플러그를 형성할 수 있다. 이때, 상기 제1 구조물은 상기 콘택 플러그에 전기적으로 연결되도록 형성될 수 있다.
상기한 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 자기 저항 메모리 장치는, 기판 상에 순차적으로 적층된 하부 전극, 자기터널접합(MTJ) 구조물 및 상부 전극을 포함하는 메모리 유닛, 상기 메모리 유닛의 측벽 상에 순차적으로 적층된 제1, 제2 및 제3 막 패턴들을 포함하는 보호막 패턴 구조물, 및 상기 상부 전극 상에 형성된 배선을 포함한다. 이때, 상기 제2 막 패턴의 최상면의 높이는 상기 상부 전극의 최상면의 높이보다 낮고, 상기 제3 막 패턴의 최상면의 높이는 상기 상부 전극의 최상면보다 높다.
예시적인 실시예들에 있어서, 상기 제1 막 패턴의 최상면의 높이는 상기 상부 전극의 저면의 높이보다 높을 수 있다.
예시적인 실시예들에 있어서, 상기 제2 막 패턴의 최상면의 높이는 상기 상부 전극의 저면의 높이보다 높을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 막 패턴의 최상면의 높이는 상기 상부 전극의 최상면의 높이보다 낮을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 막 패턴의 최상면의 높이는 상기 제2 막 패턴의 최상면의 높이와 실질적으로 동일할 수 있다.
예시적인 실시예들에 있어서, 상기 상부 전극은 상부에서 하부로 갈수록 점차 커지는 폭을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 상부 전극은 수직 단면이 사다리꼴 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 상부 전극은 수직 단면이 삼각형에 유사한 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제2 막 패턴은 상기 각 제1 및 제3 막 패턴들에 대해 식각 선택비를 갖는 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 막 패턴은 실리콘 산화물을 포함할 수 있고, 상기 각 제1 및 제3 막 패턴들은 실리콘 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 막 패턴은 실리콘 산화물을 포함할 수 있고, 상기 제1 막 패턴은 금속 산화물을 포함하며, 상기 제3 막 패턴은 실리콘 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 배선은 금속 패턴 및 상기 금속 패턴의 측벽 및 저면을 커버하는 배리어 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 배리어 패턴은 상기 제3 막 패턴의 상부를 감쌀 수 있다.
예시적인 실시예들에 있어서, 상기 배리어 패턴은 상기 상부 전극의 상면 및 측벽 일부를 커버할 수 있다.
예시적인 실시예들에 있어서, 상기 자기 저항 메모리 장치는, 상기 기판 상에 형성된 워드 라인, 상기 워드 라인에 인접한 상기 기판 상부에 형성된 제1 및 제2 불순물 영역들, 상기 제1 불순물 영역에 전기적으로 연결된 소스 라인, 및 상기 제2 불순물 영역 및 상기 메모리 유닛을 서로 전기적으로 연결시키는 콘택 플러그를 더 포함할 수 있으며, 상기 배선은 비트 라인 역할을 수행할 수 있다.
상기한 다른 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 자기 저항 메모리 장치는, 기판 상에 형성되어 내부에 콘택 플러그를 수용하는 제1 층간 절연막, 상기 제1 층간 절연막 상에 순차적으로 적층된 하부 전극, 자기터널접합(MTJ) 구조물 및 상부 전극을 포함하며 상기 콘택 플러그에 전기적으로 연결된 메모리 유닛, 적어도 상기 메모리 유닛의 측벽을 커버하면서 상기 층간 절연막 상에 형성되며, 순차적으로 적층된 캐핑막 패턴, 절연막 패턴 및 식각 저지막 패턴을 포함하는 보호막 패턴 구조물, 상기 보호막 패턴 구조물 상에 형성된 제2 층간 절연막, 및 상기 제2 층간 절연막 및 상기 보호막 패턴 구조물을 관통하여 상기 상부 전극 상면에 접촉하는 배선을 포함한다. 이때, 상기 절연막 패턴은 상기 캐핑막 패턴 및 상기 식각 저지막 패턴에 대해 식각 선택비를 갖는 물질을 포함한다.
예시적인 실시예들에 있어서, 상기 절연막 패턴은 실리콘 산화물을 포함할 수 있고, 상기 캐핑막 패턴은 실리콘 질화물 혹은 금속 산화물을 포함할 수 있으며, 상기 식각 저지막 패턴은 실리콘 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 보호막 패턴 구조물은 상기 상부 전극의 상면 일부도 커버할 수 있다.
상기한 다른 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 자기 저항 메모리 장치는, 기판 상에 순차적으로 적층된 하부 전극, 자기터널접합(MTJ) 구조물 및 상부 전극을 포함하는 메모리 유닛, 상기 메모리 유닛의 측벽 상에 순차적으로 적층된 캐핑막 패턴 및 식각 저지막 패턴을 포함하는 보호막 패턴 구조물, 및 상기 상부 전극 상에 형성된 배선을 포함한다. 이때, 상기 캐핑막 패턴 및 상기 식각 저지막 패턴 사이에는 에어 갭이 형성된다.
예시적인 실시예들에 있어서, 상기 캐핑막 패턴의 최상면의 높이는 상기 상부 전극의 저면의 높이보다는 높고 상기 상부 전극의 최상면의 높이보다는 낮을 수 있으며, 상기 식각 저지막 패턴의 최상면의 높이는 상기 상부 전극의 최상면 높이보다 높을 수 있다.
예시적인 실시예들에 있어서, 상기 에어 갭의 상면의 높이는 상기 캐핑막 패턴 최상면의 높이와 실질적으로 동일할 수 있다.
예시적인 실시예들에 있어서, 상기 기판 상에 형성되어 내부에 콘택 플러그를 수용하는 층간 절연막을 더 포함할 수 있으며, 상기 메모리 유닛은 상기 층간 절연막 상에 형성되어 상기 콘택 플러그에 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 캐핑막 패턴은 상기 층간 절연막 상에도 형성될 수 있으며, 상기 자기 저항 메모리 장치는 상기 층간 절연막 상에 형성된 상기 캐핑막 패턴 부분의 상면 및 상기 식각 저지막 패턴의 저면 사이에 형성된 절연막 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 배선은 상기 절연막 패턴 및 상기 캐핑막 패턴을 관통하여 상기 층간 절연막 상면에 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 배선은 상기 식각 저지막 패턴의 일 측벽을 커버할 수 있다.
예시적인 실시예들에 따른 자기 저항 메모리 장치의 제조 방법에서, 하부 전극, MTJ 구조물 및 상부 전극을 포함하는 메모리 유닛의 상면 및 측벽을 커버하도록 순차적으로 적층된 캐핑막, 희생막 및 식각 저지막을 포함하는 보호막 구조물을 형성하고, 상기 보호막 구조물 상에 형성되는 제2 층간 절연막 및 상기 보호막 구조물을 부분적으로 제거하여 상기 상부 전극을 노출시키는 개구를 형성한 후, 상기 제2 개구를 채우도록 배선을 형성할 수 있다. 이에 따라, 상기 상부 전극을 노출시키기 위해서, 예를 들어 화학 기계적 연마(CMP) 공정과 같은 평탄화 공정을 수행하지 않으므로, 복수의 메모리 유닛들 상면에 접촉하는 배선을 형성하더라도 이들 중 일부, 예를 들어 가장자리에 형성된 각 메모리 유닛들에 포함된 상부 전극이 식각되어 손상되지 않을 수 있다. 따라서 상기 상부 전극의 하부에 형성된 상기 MTJ 구조물의 전기적인 쇼트도 방지될 수 있다.
또한, 상부 전극과 하부의 MTJ 구조물이 정확히 정렬되지 않더라도, 상기 상부 전극을 노출시키는 개구를 형성한 후 상기 상부 전극을 형성하므로, 상기 상부 전극과 상기 MTJ 구조물을 서로 정렬하기 위한 정렬 마진을 증가시킬 수 있다.
도 1 내지 도 7은 예시적인 실시예들에 따른 자기 저항 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 8 내지 도 10은 예시적인 실시예들에 따른 자기 저항 메모리 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 11 내지 도 13은 예시적인 실시예들에 따른 자기 저항 메모리 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 14 내지 도 16은 예시적인 실시예들에 따른 자기 저항 메모리 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 17 내지 도 22는 예시적인 실시예들에 따른 자기 저항 메모리 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 23 내지 도 74는 예시적인 실시예들에 따른 자기 저항 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도 및 평면도들이다.
도 8 내지 도 10은 예시적인 실시예들에 따른 자기 저항 메모리 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 11 내지 도 13은 예시적인 실시예들에 따른 자기 저항 메모리 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 14 내지 도 16은 예시적인 실시예들에 따른 자기 저항 메모리 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 17 내지 도 22는 예시적인 실시예들에 따른 자기 저항 메모리 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 23 내지 도 74는 예시적인 실시예들에 따른 자기 저항 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도 및 평면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1 내지 도 7은 예시적인 실시예들에 따른 자기 저항 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 1을 참조하면, 기판(100) 상에 제1 층간 절연막(110)을 형성하고, 제1 층간 절연막(110)을 관통하여 기판(100) 상면에 접촉하는 콘택 플러그(120)를 형성한다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
도시되지는 않았으나, 기판(100) 상에는 각종 소자, 예를 들어, 워드 라인(word line), 트랜지스터, 다이오드, 소스/드레인 층, 소스 라인(source line), 배선 등이 형성될 수 있다.
제1 층간 절연막(110)은 기판(100) 상에 형성되어 상기 각종 소자를 커버할 수 있다. 제1 층간 절연막(110)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
콘택 플러그(120)는 제1 층간 절연막(110)을 관통하여 기판(100) 상면을 노출시키는 제1 개구(도시되지 않음)를 형성하고, 상기 제1 개구를 채우는 도전막을 기판(100) 및 제1 층간 절연막(110) 상에 형성한 후, 제1 층간 절연막(110) 상면이 노출될 때까지 상기 도전막 상부를 평탄화함으로써 형성할 수 있다. 상기 도전막은 예를 들어, 텅스텐, 티타늄, 탄탈륨 등의 금속, 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물, 혹은 도핑된 폴리실리콘을 포함하도록 형성될 수 있다.
이후, 제1 층간 절연막(110) 상에 콘택 플러그(120) 상면에 접촉하며 순차적으로 적층된 하부 전극(130), 자기터널접합(Magnetic Tunnel Junction: MTJ) 구조물(170) 및 상부 전극(180)을 포함하는 메모리 유닛을 형성할 수 있다. 일 실시예에 있어서, MTJ 구조물(170)은 순차적으로 적층된 고정막 패턴 구조물(140), 터널 배리어막 패턴(150) 및 자유막 패턴(160)을 포함할 수 있다.
구체적으로, 제1 층간 절연막(110) 및 콘택 플러그(120) 상에 하부 전극막, 고정막 구조물, 터널 배리어막, 자유막 및 상부 전극막을 순차적으로 형성하고, 사진 식각 공정을 통해 상기 상부 전극막을 패터닝하여 상부 전극(180)을 형성한다. 이후 상부 전극(180)을 식각 마스크로 사용하는 건식 식각 공정을 통해 상기 자유막, 상기 터널 배리어막, 상기 고정막 구조물 및 상기 하부 전극막을 순차적으로 패터닝함으로써, 콘택 플러그(120) 상에 순차적으로 적층된 하부 전극(130), 고정막 패턴 구조물(140), 터널 배리어막 패턴(150) 및 자유막 패턴(160)을 포함하는 상기 메모리 유닛을 형성할 수 있다.
상기 하부 및 상부 전극막들은 금속 또는 금속 질화물을 사용하여 형성할 수 있다.
한편, 상기 하부 전극막 상에 배리어막(도시되지 않음)을 더 형성하여, 이후 형성되는 상기 고정막 구조물에 포함되는 금속의 이상 성장을 방지할 수도 있다. 상기 배리어막은 비정질 금속 혹은 금속 질화물, 예를 들어 탄탈륨, 탄탈륨 질화물, 티타늄, 티타늄 질화물 등을 포함하도록 형성할 수 있다.
일 실시예에 있어서, 상기 고정막 구조물은 고정막(pinning layer), 하부 강자성막, 반강자성 커플링 스페이서 막, 상부 강자성막을 포함할 수 있다.
이때, 상기 고정막은 예를 들어, 망간철(FeMn), 망간이리듐(IrMn), 망간백금(PtMn), 산화망간(MnO), 황화망간(MnS), 텔루르망간(MnTe), 불화망간(MnF2), 불화철(FeF2), 염화철(FeCl2), 산화철(FeO), 염화코발트(CoCl2), 산화코발트(CoO), 염화니켈(NiCl2), 산화니켈(NiO), 크롬(Cr) 등을 포함하도록 형성할 수 있다. 상기 상부 및 하부 강자성막들은 예를 들어, 철(Fe), 니켈(Ni) 및 코발트(Co) 중 적어도 하나를 포함하는 강자성체를 포함하도록 형성할 수 있다. 상기 반강자성 커플링 스페이서 막은 예를 들어, 루테늄(Ru), 이리듐(Ir) 또는 로듐(Rh) 중 적어도 하나를 포함하도록 형성할 수 있다.
또한, 상기 터널 배리어막은 예를 들어, 알루미늄 산화물 또는 마그네슘 산화물을 포함하도록 형성할 수 있다.
상기 자유막은 예를 들어, 철(Fe), 니켈(Ni) 및 코발트(Co) 중 적어도 하나를 포함하는 강자성체를 포함하도록 형성할 수 있다.
상부 전극(180)을 식각 마스크로 사용하는 상기 건식 식각 공정은, 예를 들어 플라스마 반응 식각 공정 혹은 스퍼터링 공정을 포함할 수 있다. 상기 플라스마 반응 식각 공정의 경우, 불소 함유 가스 및 암모니아(NH3) 가스를 포함하는 식각 가스와, 상부 전극(180)의 소모를 억제하기 위한 산소 가스를 반응 가스로 사용하여 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 메모리 유닛은 상부에서 하부로 갈수록 점차 커지는 폭을 갖도록 형성될 수 있으며, 특히 상부 전극(180) 역시 상부에서 하부로 갈수록 점차 커지는 폭을 갖도록 형성될 수 있다. 일 실시예에 있어서, 상부 전극(180)은 수직 단면이 사다리꼴 형상을 갖도록 형성될 수 있다.
MTJ 구조물(170) 및 상기 메모리 유닛의 구성 및 이를 형성하는 공정은 예시적으로 설명한 상기 구성 및 공정에 한정되지 않으며, 다양한 변형 실시예들이 가능하다.
한편 도면상에서는 상기 메모리 유닛의 저면이 콘택 플러그(120) 상면보다 넓은 면적을 갖도록 형성된 것이 도시되어 있으나 반드시 이에 한정되지는 않으며, 상기 메모리 유닛의 저면은 콘택 플러그(120) 상면과 실질적으로 동일한 면적을 갖도록 형성될 수도 있다. 혹은, 콘택 플러그(120)와 상기 메모리 유닛 사이에는 도전성 패드(도시되지 않음)가 더 형성될 수도 있다.
도 2를 참조하면, 상기 메모리 유닛을 커버하는 보호막 구조물을 제1 층간 절연막(110) 상에 형성한다.
예시적인 실시예들에 있어서, 상기 보호막 구조물은 상기 메모리 유닛 및 제1 층간 절연막(110) 상에 순차적으로 적층된 캐핑막(190), 희생막(200) 및 식각 저지막(210)을 포함하도록 형성될 수 있다.
이때, 캐핑막(190)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있고, 희생막(200)은 캐핑막(190) 및 식각 저지막(210)에 대해 식각 선택비를 갖는 물질, 예를 들어 실리콘 산화물을 포함하도록 형성될 수 있으며, 식각 저지막(210)은 이후 형성되는 제2 층간 절연막(220, 도 4 참조)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물을 포함하도록 형성될 수 있다.
특히, 희생막(200)은 이후 식각 공정에 의해 적어도 부분적으로 제거되므로, 쉽게 제거될 수 있도록 막질이 단단하지 않은 산화물, 예를 들어 테오스(Tetra Ethyl Ortho Silicate: TEOS) 혹은 원자층 증착(Atomic Layer Deposition: ALD) 산화물을 포함할 수 있다. 한편, 캐핑막(190)은 실리콘 질화물 대신에, 예를 들어, 알루미늄 산화물과 같은 금속 산화물을 포함하도록 형성될 수도 있다.
예시적인 실시예들에 있어서, 캐핑막(190)은 이후 식각 공정에 의해 쉽게 제거될 수 있도록, 희생막(200) 및 식각 저지막(210)에 비해 얇은 두께로 형성될 수 있다.
도 3을 참조하면, 상기 메모리 유닛 상면에 형성된 식각 저지막(210) 부분을 제거하여 하부의 희생막(200) 일부를 노출시킬 수 있다.
예시적인 실시예들에 있어서, 식각 저지막(210)에 대해 이방성 식각 공정을 수행함으로써, 상기 메모리 유닛 상면에 형성된 식각 저지막(210) 부분을 제거할 수 있으며, 이때 제1 층간 절연막(110) 상면에 형성된 식각 저지막(210) 부분도 함께 제거될 수 있다. 이에 따라, 식각 저지막(210)은 상기 메모리 유닛 측벽 상에만 잔류할 수 있으며, 이하에서는 이를 식각 저지막 패턴(215)으로 지칭하기로 한다.
식각 저지막 패턴(215)이 상기 메모리 유닛 측벽 상에만 잔류함에 따라, 적어도 상기 메모리 유닛 상면에 형성된 희생막(200) 부분이 노출될 수 있다.
도 4를 참조하면, 상기 보호막 구조물 상에 제2 층간 절연막(220)을 형성한다.
예시적인 실시예들에 있어서, 제2 층간 절연막(220)은 상기 메모리 유닛 상에 형성된 희생막(200) 부분의 상면보다 높은 상면을 갖도록 형성될 수 있다. 제2 층간 절연막(220)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다. 일 실시예에 있어서, 제2 층간 절연막(220)은 희생막(200)보다는 단단한 막질을 갖는 산화물, 예를 들어, 고밀도 플라스마(High Density Plasma: HDP) 산화물을 포함하도록 형성될 수 있다.
도 5를 참조하면, 제2 층간 절연막(220)을 관통하여 상기 보호막 구조물 일부를 노출시키는 제2 개구(230)를 형성할 수 있다.
예시적인 실시예들에 있어서, 건식 식각 공정을 수행하여 제2 층간 절연막(220)을 부분적으로 제거함으로써, 도 3을 참조로 설명한 공정에서 식각 저지막(210)을 부분적으로 제거하여 노출된 상기 희생막(200) 부분을 노출시킬 수 있다. 이후, 습식 식각 공정을 더 수행하여 상기 노출된 희생막(200) 부분을 제거함으로써, 하부의 캐핑막(190)을 노출시킬 수 있다. 이에 따라, 희생막(200)은 희생막 패턴(205)으로 변환될 수 있다. 희생막 패턴(205)은 산화물과 같은 절연 물질을 포함하므로, 단순히 절연막 패턴으로 지칭될 수도 있다.
상기 건식 공정을 수행함에 따라, 적어도 상기 메모리 유닛 상면에 형성된 상기 희생막(200) 부분이 노출될 수 있으며, 이후 상기 습식 공정을 수행하여 희생막(200)을 부분적으로 제거함에 따라 상기 메모리 유닛 상면에 형성된 캐핑막(190) 부분이 노출될 수 있다.
예시적인 실시예들에 있어서, 상기 건식 공정을 수행함에 따라, 상기 메모리 유닛 상면에 형성된 희생막(200) 부분뿐만 아니라 상기 메모리 유닛 측벽에 형성된 식각 저지막 패턴(215)의 일부까지도 노출될 수 있으며, 이후 상기 습식 공정을 수행하여 희생막(200)을 부분적으로 제거함에 따라 상기 메모리 유닛 측벽에 형성된 캐핑막(190)의 일부도 노출될 수 있다. 다만, 희생막(200) 중에서 상부 전극(180)의 저면보다 낮은 부분은 제거되지 않을 수 있으며, 이에 따라 희생막 패턴(205)의 최상면은 상부 전극(180)의 저면보다는 높도록 형성될 수 있다. 한편, 식각 저지막 패턴(215)은 제2 층간 절연막(220)에 대해 식각 선택비를 갖는 물질, 예를 들어 실리콘 질화물을 포함하므로, 상기 건식 식각 공정에서 식각 저지막 패턴(215) 일부가 노출되더라도 제거되지 않을 수 있다.
이와는 달리, 건식 식각 공정만을 수행함으로써 제2 층간 절연막(220) 및 희생막(200)을 함께 제거할 수도 있다. 즉, 제2 층간 절연막(220) 및 희생막(200)은 공통적으로 실리콘 산화물을 포함할 수 있으며, 이에 따라 이들을 함께 건식 식각 공정을 통해 제거할 수도 있다.
한편, 희생막(200)은 캐핑막(190) 및 식각 저지막 패턴(215)에 대해 식각 선택비를 갖는 물질을 포함하므로, 상기 식각 공정에서 캐핑막(190) 및 식각 저지막 패턴(215)은 제거되지 않을 수 있다.
도 6을 참조하면, 상기 노출된 캐핑막(190) 부분을 제거하여 상부 전극(180)을 노출시킬 수 있으며, 이에 따라 캐핑막(190)은 캐핑막 패턴(195)으로 변환될 수 있다.
예시적인 실시예들에 있어서, 습식 식각 공정을 수행함으로써 상기 노출된 캐핑막(190) 부분을 제거할 수 있다. 이에 따라, 희생막 패턴(205)에 의해 커버되지 않은 캐핑막(190) 부분이 제거될 수 있다.
일 실시예에 있어서, 상기 메모리 유닛, 즉 상부 전극(180)의 상면에 형성된 캐핑막(190) 부분이 제거될 수 있으며, 이에 따라 상부 전극(180)의 상면이 노출될 수 있다. 다른 실시예에 있어서, 상기 메모리 유닛, 즉 상부 전극(180)의 측벽에 형성된 캐핑막(190) 일부도 함께 제거될 수 있으며, 이에 따라 상부 전극(180)의 상면뿐만 아니라 측벽 일부도 노출될 수 있다. 일 실시예에 있어서, 상기 식각 공정에 의해 형성되는 캐핑막 패턴(195)의 최상면은 희생막 패턴(205)의 최상면과 실질적으로 동일한 높이를 가질 수 있다.
캐핑막(190)은 매우 얇게 형성되므로 짧은 시간에 제거될 수 있다. 이에 따라, 상기 식각 공정에서 하부의 상부 전극(180)이 손상되지 않을 수 있다. 한편, 캐핑막(190)이 식각 저지막 패턴(215)과 같이 실리콘 질화물을 포함하는 경우, 상기 식각 공정에서 식각 저지막 패턴(215)도 부분적으로 제거될 수 있다. 하지만, 캐핑막(190)은 식각 저지막 패턴(215)에 비해 얇게 형성되므로, 상기 식각 공정에서 식각 저지막 패턴(215)은 거의 제거되지 않을 수 있다. 이에 따라, 식각 저지막 패턴(215)의 최상면은 상부 전극(180)의 최상면보다 높게 형성될 수 있다.
한편, 상기 메모리 유닛 측벽 상에 순차적으로 적층된 캐핑막 패턴(195), 희생막 패턴(205) 및 식각 저지막 패턴(215)은 보호막 패턴 구조물을 형성할 수 있다.
도 7을 참조하면, 제2 개구(230)를 채우는 배선(260)을 상기 메모리 유닛, 즉 상부 전극(180) 상에 형성할 수 있다.
예시적인 실시예들에 있어서, 상부 전극(180), 제2 개구(230)의 측벽 및 제2 층간 절연막(220) 상에 배리어막을 형성하고, 상기 배리어막 상에 제2 개구(230)를 채우는 금속막을 형성한 후, 제2 층간 절연막(220) 상면이 노출될 때까지 상기 금속막 및 상기 배리어막을 평탄화함으로써 배리어 패턴(240) 및 금속 패턴(250)을 포함하는 배선(260)을 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정을 통해 수행될 수 있다.
예시적인 실시예들에 있어서, 제2 개구(230)에 의해 상부 전극(180)뿐만 아니라 상기 보호막 패턴 구조물도 부분적으로 노출될 수 있으므로, 배선(260)은 상부 전극(180) 및 상기 보호막 패턴 구조물의 상면과 접촉하도록 형성될 수 있다.
상기 배리어막은 예를 들어, 탄탈륨 질화물, 티타늄 질화물 등과 같은 금속 질화물 및/또는 탄탈륨, 티타늄 등과 같은 금속을 포함하도록 형성될 수 있으며, 상기 금속막은 예를 들어, 텅스텐, 구리, 알루미늄 등과 같은 금속을 포함하도록 형성될 수 있다.
전술한 공정들을 수행함으로써, 상기 자기 저항 메모리 장치가 완성될 수 있다. 도시하지는 않았으나, 상기 자기 저항 메모리 장치는 복수 개의 메모리 유닛들을 포함하도록 형성될 수 있으며, 상기 복수의 메모리 유닛들에 공통적으로 접촉하도록 배선(260)이 형성될 수 있다. 이때, 배선(260)은 상기 자기 저항 메모리 장치의 비트 라인(bit line) 역할을 수행할 수 있다.
전술한 바와 같이, 하부 전극(130), MTJ 구조물(170) 및 상부 전극(180)을 포함하는 상기 메모리 유닛의 상면 및 측벽을 커버하도록 순차적으로 적층된 캐핑막(190), 희생막(200) 및 식각 저지막(210)을 포함하는 상기 보호막 구조물을 형성하고, 상기 보호막 구조물 상에 형성되는 제2 층간 절연막(220) 및 상기 보호막 구조물을 부분적으로 제거하여 상부 전극(180)을 노출시키는 제2 개구(230)를 형성한 후, 제2 개구(230)를 채우도록 배선(260)을 형성할 수 있다. 이에 따라, 상부 전극(180)을 노출시키기 위해서, 예를 들어 화학 기계적 연마(CMP) 공정과 같은 평탄화 공정을 수행하지 않으므로, 복수의 메모리 유닛들 상면에 접촉하는 배선(260)을 형성하더라도 이들 중 일부, 예를 들어 가장자리에 형성된 각 메모리 유닛들에 포함된 상부 전극(180)이 식각되어 손상되는 경우가 발생하지 않을 수 있다. 따라서 상부 전극(180)의 하부에 형성된 MTJ 구조물(170)의 전기적인 쇼트도 방지될 수 있다.
또한, 상기 보호막 구조물 상에 제2 층간 절연막(220)을 형성하기 이전에, 상기 메모리 유닛 상면에 형성된 식각 저지막(210) 부분을 제거하여 희생막(200) 일부를 미리 노출시킨다. 이에 따라, 제2 층간 절연막(220)을 부분적으로 제거하여 상부 전극(180)을 노출시키기 위해 형성되는 제2 개구(230)는 상기 메모리 유닛의 상면뿐만 아니라 측벽에 형성된 상기 보호막 구조물 부분을 노출시키도록 넓게 형성될 수도 있다.
즉, 제2 층간 절연막(220)을 건식 식각함으로써 형성되는 제2 개구(230)에 의해 상기 희생막(200) 부분이 노출되기만 한다면 이에 의해 상기 메모리 유닛의 측벽 상에 형성된 식각 저지막 패턴(215)이 노출되더라도, 식각 저지막 패턴(215)이 제2 층간 절연막(220)에 대해 식각 선택비를 갖는 물질을 포함하므로 상기 건식 식각 공정에서 제거되지 않을 수 있다. 이에 따라, 이후 습식 식각 공정에 의해 상기 메모리 유닛의 상면에 형성된 상기 희생막(200) 부분이 제거되더라도, 상기 메모리 유닛의 측벽에 형성된 희생막(200) 부분은 식각 저지막 패턴(215)에 의해 커버되어 제거되지 않을 수 있으며, 결국 상기 메모리 유닛의 측벽은 손상되지 않을 수 있다. 따라서 제2 개구(230)는 상기 메모리 유닛 상면뿐만 아니라 측벽까지도 노출시키도록 형성해도 무방하므로, 이를 형성하기 위한 공정 마진이 커질 수 있다.
도 8 내지 도 10은 예시적인 실시예들에 따른 자기 저항 메모리 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 자기 저항 메모리 장치 제조 방법은 도 1 내지 도 7을 참조로 설명한 자기 저항 메모리 장치 제조 방법에 포함된 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이에 대한 자세한 설명은 생략한다.
먼저 도 1 내지 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이후, 도 8을 참조하면, 도 5를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행함으로써 제2 개구(230)를 형성한다.
다만, 도 5에서와는 달리, 상기 메모리 유닛의 측벽에 형성된 희생막(200) 부분 모두가 제거될 수 있다. 즉, 먼저 건식 식각 공정을 수행하여 제2 층간 절연막(220)을 부분적으로 제거함으로써, 상기 메모리 유닛 상면에 형성된 희생막(200) 부분을 노출시킨 후, 습식 식각 공정을 더 수행하여 상기 노출된 희생막(200) 부분을 제거함으로써, 하부의 캐핑막(190)을 노출시킬 수 있다. 이때, 상기 메모리 유닛 상면에 형성된 희생막(200) 부분뿐만 아니라 상기 메모리 유닛 측벽에 형성된 희생막(200) 부분 전체가 제거될 수 있으며, 이에 따라 잔류하는 희생막 패턴(205)은 제1 층간 절연막(110) 상부에만 형성될 수 있다.
결국, 제2 층간 절연막(220) 및 희생막(200)이 제거되어 형성되는 제2 개구(230)의 하부는 상기 메모리 유닛의 하부 측벽에 인접하도록 형성될 수 있다. 따라서 상기 메모리 유닛 상면뿐만 아니라 그 측벽 상에 형성된 캐핑막(190) 부분도 노출될 수 있다.
도 9를 참조하면, 도 6을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
즉, 상부 전극(180)의 상면 및/또는 측벽 상부 상에 형성된 캐핑막(190) 부분을 습식 식각 공정을 통해 제거함으로써 캐핑막 패턴(195)을 형성할 수 있으며, 이에 따라 상부 전극(180)의 상면 및/또는 측벽 상부를 노출시킬 수 있다. 이와는 달리, 상기 캐핑막(190) 부분은 건식 식각 공정을 통해 제거될 수도 있다.
예시적인 실시예들에 있어서, 상기 메모리 유닛 상면뿐만 아니라 그 측벽 상에 형성된 캐핑막(190) 부분이 모두 노출되었으나, 상기 메모리 유닛 측벽 상에 형성된 상기 캐핑막(190) 부분과 식각 저지막 패턴(215) 사이에는 좁은 공간만이 형성되어 있으므로, 상기 메모리 유닛의 측벽 상에 형성된 캐핑막(190) 부분은 상부를 제외하고는 제거되지 않고 잔류할 수 있다. 일 실시예에 있어서, 상기 메모리 유닛 측벽을 커버하는 캐핑막 패턴(195)의 최상면은 상부 전극(180)의 저면보다 높은 높이를 가질 수 있다.
도 10을 참조하면, 도 7을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 제2 개구(230)를 채우며 배리어 패턴(240) 및 금속 패턴(250)을 포함하는 배선(260)이 상부 전극(180) 및 상기 보호막 패턴 구조물 상에 형성될 수 있다. 다만, 배선(260) 즉 배리어 패턴(240)은 상기 메모리 유닛의 하부 측벽에 인접한 제2 개구(230)의 하부는 채우지 않을 수 있으며, 이는 에어 갭(270)으로 지칭될 수 있다. 일 실시예에 있어서, 에어 갭(270)의 상면은 캐핑막 패턴(195)의 최상면과 실질적으로 동일한 높이를 가질 수 있다.
도 11 내지 도 13은 예시적인 실시예들에 따른 자기 저항 메모리 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 자기 저항 메모리 장치 제조 방법은 도 1 내지 도 7을 참조로 설명한 자기 저항 메모리 장치 제조 방법이 포함하는 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이에 대한 자세한 설명은 생략한다.
먼저 도 1 내지 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이후, 도 11을 참조하면, 도 5를 참조로 설명한 공정과 유사한 공정을 수행함으로써, 제3 개구(235)를 형성한다.
하지만 도 5에 도시된 제2 개구(230)와는 달리, 제3 개구(235)는 상기 메모리 유닛 상면에 형성된 희생막(200) 부분뿐만 아니라, 상기 메모리 유닛 측벽에 형성된 식각 저지막 패턴(215), 나아가 식각 저지막 패턴(215)의 외측벽에 인접하는 제1 층간 절연막(110) 상면에 형성된 희생막(200) 부분도 노출시킬 수 있으며, 이에 따라 상기 메모리 유닛의 상면 및 측벽과, 제1 층간 절연막(110) 상면에 각각 형성된 희생막(200) 부분들도 제거될 수 있다.
즉, 제3 개구(235)는 상기 메모리 유닛 상면에 형성된 희생막(200) 부분을 노출시켜 이를 제거하도록 제2 개구(230)를 형성하는 과정에서 미스 얼라인이 발생하여 형성된 것일 수 있다. 하지만 예시적인 실시예들에 있어서, 식각 저지막 패턴(215)은 제2 층간 절연막(220) 및/또는 희생막(200)에 대해 식각 선택비를 갖는 물질을 포함하므로, 제3 개구(235)에 의해 노출되더라도 이를 형성하는 식각 공정에서 제거되지 않을 수 있다.
이에 따라, 제2 층간 절연막(220) 및 희생막(200)이 제거되어 형성되는 제2 개구(230)의 하부는 상기 메모리 유닛의 하부 측벽에 인접하는 부분, 및 식각 저지막 패턴(215)의 외측벽에 인접하는 부분을 포함하도록 형성될 수 있다. 따라서 상기 메모리 유닛 상면뿐만 아니라 그 측벽 상에 형성된 캐핑막(190) 부분도 노출될 수 있다.
도 12를 참조하면, 도 6을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
즉, 상부 전극(180)의 상면 및/또는 측벽 상부 상에 형성된 캐핑막(190) 부분을 습식 식각 공정을 통해 제거함으로써 캐핑막 패턴(195)을 형성할 수 있으며, 이에 따라 상부 전극(180)의 상면 및/또는 측벽 상부를 노출시킬 수 있다. 이와는 달리, 상기 캐핑막(190) 부분은 건식 식각 공정을 통해 제거될 수도 있다.
예시적인 실시예들에 있어서, 상기 메모리 유닛 상면뿐만 아니라 그 측벽 상에 형성된 캐핑막(190) 부분이 모두 노출되었으나, 상기 메모리 유닛 측벽 상에 형성된 상기 캐핑막(190) 부분과 식각 저지막 패턴(215) 사이에는 좁은 공간만이 형성되어 있으므로, 상기 메모리 유닛의 측벽 상에 형성된 캐핑막(190) 부분은 상부를 제외하고는 제거되지 않고 잔류할 수 있다. 일 실시예에 있어서, 상기 메모리 유닛 측벽을 커버하는 캐핑막 패턴(195)의 최상면은 상부 전극(180)의 저면보다 높은 높이를 가질 수 있다. 다만, 제1 층간 절연막(110) 상면에 형성된 캐핑막(190) 부분은 제거될 수도 있다.
도 13을 참조하면, 도 7을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 제2 개구(230)를 채우며 배리어 패턴(240) 및 금속 패턴(250)을 포함하는 배선(260)이 상부 전극(180) 및 상기 보호막 패턴 구조물 상에 형성될 수 있다. 다만, 배선(260) 즉 배리어 패턴(240)은 상기 메모리 유닛의 하부 측벽에 인접한 제2 개구(230)의 하부는 채우지 않을 수 있으며, 이는 에어 갭(270)으로 지칭될 수 있다. 일 실시예에 있어서, 에어 갭(270)의 상면은 캐핑막 패턴(195)의 최상면과 실질적으로 동일한 높이를 가질 수 있다.
한편, 배선(260)의 하부는 식각 저지막 패턴(215)의 외측벽을 커버하도록 형성될 수 있으며, 제1 층간 절연막(110)의 상면에 접촉할 수 있다.
도 14 내지 도 16은 예시적인 실시예들에 따른 자기 저항 메모리 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 자기 저항 메모리 장치 제조 방법은 도 1 내지 도 7을 참조로 설명한 자기 저항 메모리 장치 제조 방법이 포함하는 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이에 대한 자세한 설명은 생략한다.
먼저 도 1, 도 2 및 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 즉, 기판(100) 상에 콘택 플러그(120)를 수용하는 제1 층간 절연막(110)을 형성하고, 콘택 플러그(120) 상면에 접촉하는 메모리 유닛을 형성한 후, 상기 메모리 유닛을 커버하는 보호막 구조물을 형성한다. 이후, 상기 보호막 구조물에 포함된 식각 저지막(210) 일부를 제거하지 않은 채, 상기 보호막 구조물 상에 제2 층간 절연막(220)을 형성한다.
이후, 제2 층간 절연막(220)을 부분적으로 제거하여 상기 메모리 유닛 상면에 형성된 식각 저지막(210) 부분을 노출시키는 제4 개구(237)를 형성한다.
도 15를 참조하면, 도 6을 참조로 설명한 공정과 유사한 공정을 수행한다.
즉, 상기 노출된 식각 저지막(210) 부분을 제거하고, 그 하부에 형성된 희생막(200) 부분 및 캐핑막(190) 부분을 순차적으로 제거하여 상부 전극(180) 상면을 노출시킨다.
이에 따라, 캐핑막(190), 희생막(200) 및 식각 저지막(210)은 각각 캐핑막 패턴(195), 희생막 패턴(205) 및 식각 저지막 패턴(215)으로 변환될 수 있다.
식각 저지막(210), 희생막(200) 및 캐핑막(190)은 각각 건식 식각 공정 혹은 습식 식각 공정에 의해 제거될 수 있다.
도 16을 참조하면, 도 7을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 제4 개구(237)를 채우며 배리어 패턴(240) 및 금속 패턴(250)을 포함하는 배선(260)이 상부 전극(180) 상에 형성될 수 있다.
본 실시예에 따른 자기 저항 메모리 장치 제조 방법에서는, 상기 보호막 구조물 상에 제2 층간 절연막(220)을 형성하기 이전에, 식각 저지막(210)을 부분적으로 제거하여 하부의 희생막(200) 일부를 노출시키는 공정을 수행하지 않는다. 이에 따라, 만약 제4 개구(237)가 상기 메모리 유닛의 상면뿐만 아니라 측벽 상에 형성된 상기 보호막 구조물까지도 노출시키는 경우, 이후 식각 저지막(210), 희생막(200) 및 캐핑막(190)을 순차적으로 제거하는 공정에 의해 상기 메모리 유닛의 측벽이 노출될 수 있으며, 이에 따라 상기 메모리 유닛에 포함된 MTJ 구조물(170)에 전기적인 쇼트가 발생할 수 있다. 따라서 본 실시예에서 제4 개구(237)는 상기 메모리 유닛 상면에 형성된 상기 보호막 구조물 부분만을 노출시키도록 형성될 수 있다.
도 17 내지 도 22는 예시적인 실시예들에 따른 자기 저항 메모리 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 자기 저항 메모리 장치 제조 방법은 도 1 내지 도 7을 참조로 설명한 자기 저항 메모리 장치 제조 방법이 포함하는 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이에 대한 자세한 설명은 생략한다.
먼저 도 1을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정들을 수행한다.
다만, 상부 전극(180)을 식각 마스크로 사용하는 식각 공정을 통해 메모리 유닛을 형성할 때, 상부 전극(180)이 식각되어 수직 단면이 삼각형에 유사한 형상을 가질 수 있다.
도 18을 참조하면, 도 2 및 도 3을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 상기 메모리 유닛을 커버하는 보호막 구조물을 형성한 후, 상기 보호막 구조물의 식각 저지막(210)을 이방성 식각함으로써 식각 저지막 패턴(215)을 형성할 수 있으며, 이에 따라 상기 메모리 유닛 최상면 부근의 희생막(200) 부분이 노출될 수 있다.
도 19를 참조하면, 도 4 내지 도 6을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정들을 수행한다.
즉, 상기 보호막 구조물 상에 제2 층간 절연막(220)을 형성하고, 제2 층간 절연막(220) 및 상기 메모리 유닛 최상면 부근의 희생막(200) 부분을 제거하여 상기 메모리 유닛 최상면 부근을 커버하는 캐핑막(190) 부분을 노출시키는 제2 개구(230)를 형성한 후, 상기 캐핑막(190) 부분을 제거한다.
이에 따라, 상기 메모리 유닛 즉, 상부 전극(180)의 최상면 부근이 노출될 수 있다.
한편, 도 20을 참조하면, 캐핑막(190)이 부분적으로 제거될 때, 상기 노출된 상부 전극(180)의 최상면 부근도 함께 제거될 수도 있다.
즉, 상부 전극(180)의 수직 단면이 삼각형에 유사한 형상을 가짐에 따라 상부가 매우 작은 폭을 가질 수 있으며, 이에 따라 캐핑막(190)을 제거할 때 상기 상부 전극(180)의 상부가 함께 제거될 수 있다. 특히, 캐핑막(190)이 실리콘 질화물 대신에 예를 들어, 알루미늄 산화물과 같은 금속 산화물을 포함하는 경우, 금속을 포함하는 상부 전극(180)이 함께 제거될 가능성이 높아진다.
일 실시예에 있어서, 상부 전극(180)의 상부가 제거되어 그 상면이 캐핑막 패턴(195) 및/또는 희생막 패턴(205)의 상면과 실질적으로 동일한 높이를 가질 수 있으며, 이에 따라 결과적으로 상부 전극(180)은 수직 단면이 사다리꼴 형상을 가질 수 있다. 다만, 다른 실시예에 있어서, 캐핑막(190)을 제거할 때 상부 전극(180)의 상부가 부분적으로만 제거될 수도 있으며, 이에 따라 그 상면이 캐핑막 패턴(195) 및/또는 희생막 패턴(205)의 상면보다는 높은 높이를 가질 수도 있다.
도 21 및 도 22를 참조하면, 각각 도 19 및 도 20을 참조로 설명한 공정들 이후에 도 7을 참조로 설명한 공정을 수행함으로써, 제2 개구(230)를 채우는 배선(260)을 형성하여 상기 자기 메모리 장치를 완성할 수 있다.
도 23 내지 도 74는 예시적인 실시예들에 따른 자기 저항 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도 및 평면도들이다. 구체적으로 도 24-25, 27, 29-30, 32-33, 35, 37, 39, 41-43, 46, 48-49, 52, 54, 56, 58-60, 62-65, 67, 69, 71, 및 73-74는 수직 단면도들이고, 도 44 및 50은 수평 단면도들이며, 도 23, 26, 28, 31, 34, 36, 38, 40, 45, 47, 51, 53, 55, 57, 61, 66, 68, 70 및 72는 평면도들이다.
이때, 도 24-26, 29-30, 32-33, 35, 37, 39, 41-43, 46, 48-49, 52, 58, 62, 65, 67, 69, 71 및 73-74는 A-A'선을 따라 절단한 수직 단면도들이고, 도 54, 56, 59 및 63은 B-B'선을 따라 절단한 수직 단면도들이며, 도 60 및 64는 C-C'선을 따라 절단한 수직 단면도들이고, 도 44는 D-D'선을 따라 절단한 수평 단면도이며, 도 50은 E-E'선을 따라 절단한 수평 단면도이다.
상기 자기 저항 메모리 장치 제조 방법은 도 1 내지 도 7을 참조로 설명한 자기 저항 메모리 장치 제조 방법이 포함하는 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이에 대한 자세한 설명은 생략한다.
도 23 및 도 24를 참조하면, 기판(300)의 제1 영역(I) 상부에 불순물들을 주입하여 불순물 영역(303)을 형성한 후, 기판(300) 상에 소자 분리막(310)을 형성하여, 기판(300)을 액티브 영역(305)과 필드 영역으로 구분한다.
기판(300)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(300)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다. 또한, 기판(300)은 메모리 셀들이 형성되는 제1 영역(I) 및 주변 회로들이 형성되는 제2 영역(II)으로 구분될 수 있다.
상기 불순물들은 예를 들어, 인, 비소와 같은 n형 불순물들 혹은 붕소, 갈륨과 같은 p형 불순물들을 포함할 수 있다. 불순물 영역(303)은 상기 메모리 셀들의 소스/드레인 기능을 할 수 있다.
소자 분리막(310)은 에스티아이(Shallow Trench Isolation: STI) 공정을 통해 형성될 수 있다. 구체적으로, 기판(300) 상부에 제1 트렌치(도시되지 않음)를 형성하고, 상기 제1 트렌치를 충분히 채우는 절연막을 기판(300) 상에 형성한 후, 기판(300) 상면이 노출될 때까지 상기 절연막 상부를 평탄화함으로써 소자 분리막(310)을 형성할 수 있다. 상기 절연막은 화학기상증착(Chemical Vapor Deposition: CVD) 공정 혹은 고밀도 플라스마 화학기상증착(High Density Plasma Chemical Vapor Deposition: HDP-CVD) 공정 등을 통하여 형성될 수 있다. 일 실시예에 따르면, 소자 분리막(310) 형성 이전에, 상기 제1 트렌치 내벽 상에 질화물을 사용하여 라이너(도시되지 않음)를 더 형성할 수도 있다.
한편, 소자 분리막(310) 형성 이전에 불순물 영역(303)을 형성하는 대신에, 소자 분리막(310) 형성 이후에 불순물 영역(303)을 형성할 수도 있다.
이후, 기판(300) 상부를 부분적으로 제거하여 제2 트렌치(307)를 형성한다.
예시적인 실시예들에 따르면, 기판(300) 상에 제1 마스크 막을 형성한 후 사진 식각 공정을 통해 상기 제1 마스크 막을 패터닝함으로써 제1 마스크(320)를 형성한다. 이후, 제1 마스크(320)를 식각 마스크로 사용하여 기판(300) 상부를 식각함으로써 제2 트렌치(307)를 형성할 수 있다. 예시적인 실시예들에 있어서, 제2 트렌치(307)는 기판(300) 상면에 평행한 제1 방향으로 연장되도록 형성될 수 있으며, 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 복수 개로 형성될 수 있다. 일 실시예에 있어서, 소자 분리막(310)에 의해 구분되는 각 액티브 영역(305) 내에 2개의 제2 트렌치들(307)이 형성될 수 있다.
상기 제1 마스크 막은 예를 들어, 실리콘 산화물을 사용하여 형성될 수 있다.
도 25를 참조하면, 기판(300)의 제2 트렌치(307)의 내벽 상에 제1 게이트 절연막(330)을 형성하고, 제2 트렌치(307)를 충분히 매립하는 제1 게이트 전극막(340)을 제1 게이트 절연막(330) 및 제1 마스크(320) 상에 형성한다.
예시적인 실시예들에 따르면, 제1 게이트 절연막(330)은 제2 트렌치(307)에 의해 노출된 기판(300) 상부에 대해 열산화(thermal oxidation) 공정 또는 라디칼 산화(radical oxidation) 공정을 수행하여 형성될 수 있다. 다른 실시예들에 따르면, 제1 게이트 절연막(330)은 화학기상증착(CVD) 공정 등을 통해 실리콘 산화막 혹은 금속 산화막을 제2 트렌치(307)의 내벽 및 제1 마스크(320) 상에 증착하고, 제1 마스크(320) 상의 상기 실리콘 산화막 혹은 상기 금속 산화막 부분을 제거함으로써 형성될 수 있다. 이때, 상기 금속 산화막은 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등을 포함하도록 형성될 수 있다.
제1 게이트 전극막(340)은 예를 들어, 텅스텐(W), 티타늄 질화물(TiN), 탄탈륨 질화막(TaN) 등과 같은 금속, 금속 질화물 및/또는 금속 실리사이드를 사용하여 원자층 증착(Atomic Layer Deposition: ALD) 공정, 물리기상증착(Physical Vapor Deposition: PVD) 공정 등을 통해 형성될 수 있다.
도 26 및 도 27을 참조하면, 제1 게이트 전극막(340)의 상부를 제거하여, 제2 트렌치(307) 내부를 부분적으로 매립하는 제1 게이트 전극(345)을 형성하고, 제2 트렌치(307)의 나머지 부분을 채우는 제1 캐핑막(350)을 제1 게이트 전극(345), 제1 게이트 절연막(330) 및 제1 마스크(320) 상에 형성한다.
예시적인 실시예들에 따르면, 제1 마스크(320)의 상면이 노출될 때까지 제1 게이트 전극막(340)의 상부를 화학 기계적 연마(CMP) 공정을 통해 평탄화하고, 제2 트렌치(307) 상부에 형성된 제1 게이트 전극막(340)의 부분을 이방성 식각 공정을 통해 더 제거함으로써 제1 게이트 전극(345)을 형성할 수 있다. 이에 따라, 제1 게이트 전극(345)은 제2 트렌치(307)의 하부를 채울 수 있다. 예시적인 실시예들에 있어서, 제1 게이트 전극(345)은 상기 제1 방향을 따라 각각 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
제1 캐핑막(350)은 예를 들어, 실리콘 산화물 혹은 실리콘 질화물을 포함하도록 형성될 수 있다.
도 28 및 도 29를 참조하면, 기판(300)의 상면이 노출될 때까지 제1 캐핑막(350)의 상부 및 제1 마스크(320)를 화학 기계적 연마(CMP) 공정을 통해 제거하여 제1 캐핑막 패턴(355)을 형성한다.
이에 따라, 제1 캐핑막 패턴(355)은 제2 트렌치(307)의 상부를 채울 수 있다. 예시적인 실시예들에 있어서, 제1 캐핑막 패턴(355)은 상기 제1 방향을 따라 각각 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
제1 게이트 절연막(330), 제1 게이트 전극(345) 및 제1 캐핑막 패턴(355)은 제1 게이트 구조물을 형성할 수 있으며, 이는 기판(300)의 제2 트렌치(307)를 채우는 매립 게이트 구조물로 형성될 수 있다. 이때, 상기 제1 게이트 구조물은 상기 제1 방향으로 연장되고 상기 제2 방향을 따라 복수 개로 형성될 수 있으며, 상기 자기 메모리 장치의 워드 라인(word line) 역할을 수행할 수 있다. 한편, 상기 제1 게이트 구조물 및 불순물 영역(303)은 트랜지스터를 형성할 수 있다.
도 30을 참조하면, 상기 제1 게이트 구조물, 기판(300) 및 소자 분리막(310) 상에 제2 게이트 절연막(360), 제2 게이트 전극막(370), 제3 게이트 전극막(380) 및 제2 마스크막(390)을 순차적으로 형성한다.
제2 게이트 절연막(360)은 예를 들어, 실리콘 산화물을 포함하도록 형성할 수 있고, 제2 게이트 전극막(370)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함하도록 형성할 수 있으며, 제3 게이트 전극막(380)은 예를 들어, 금속 및/또는 금속 질화물을 포함하도록 형성할 수 있고, 제2 마스크막(390)은 예를 들어, 실리콘 질화물을 포함하도록 형성할 수 있다.
도 31 및 도 32를 참조하면, 제1 포토레지스트 패턴(도시되지 않음)을 사용하는 사진 식각 공정을 통해 제2 마스크막(390)을 패터닝하여, 기판(300)의 제2 영역(II) 상에 제2 마스크(395)를 형성한 후, 이를 식각 마스크로 사용하여 하부의 제3 및 제2 게이트 전극막들(380, 370)을 식각함으로써, 각각 제3 게이트 전극(385) 및 제2 게이트 전극(375)을 형성한다.
이때, 제2 게이트 절연막(360)은 패터닝되지 않고 기판(300), 소자 분리막(310) 및 상기 제1 게이트 구조물 상에 잔류할 수도 있고, 경우에 따라서는 제3 및 제2 게이트 전극막들(380, 370)과 함께 패터닝되어, 기판(300)의 제1 영역(I)으로부터 제거될 수도 있다.
한편, 기판(300)의 제2 영역(II) 상에 순차적으로 적층된 제2 게이트 절연막(360), 제2 게이트 전극(375), 제3 게이트 전극(385) 및 제2 마스크(395)는 제2 게이트 구조물을 형성할 수 있으며, 이때 제2 게이트 전극(375), 제3 게이트 전극(385) 및 제2 마스크(395)는 설명의 편의상 제2 게이트 전극 구조물로 지칭될 수 있다.
도 33을 참조하면, 제2 게이트 절연막(360) 및 상기 제2 게이트 전극 구조물 상에 제1 식각 저지막(400)을 형성하고, 제1 식각 저지막(400) 상에 상기 제2 게이트 구조물을 커버할 수 있도록 상기 제2 게이트 구조물 상면보다 충분히 높은 상면을 갖는 제1 층간 절연막(410)을 형성한다.
제1 식각 저지막(400)은 예를 들어, 실리콘 질화물을 포함하도록 형성할 수 있으며, 제1 층간 절연막(410)은 예를 들어, 실리콘 산화물을 포함하도록 형성할 수 있다. 이에 따라, 제1 식각 저지막(400)은 제2 마스크(395)와 실질적으로 동일한 물질을 포함하여 이에 병합될 수도 있다.
한편, 기판(300)의 제1 영역(I) 상에 형성된 제1 층간 절연막(410) 부분은 이후 수행되는 공정들에서 대부분 제거될 수 있으며, 이에 따라 일종의 희생막의 기능을 수행할 수 있다.
도 34 및 도 35를 참조하면, 사진 식각 공정을 수행하여 제1 층간 절연막(410)을 패터닝함으로써 제1 층간 절연막 패턴(415)을 형성할 수 있다.
이때, 제1 층간 절연막 패턴(415)에는 제1 식각 저지막(400) 상면을 노출시키는 제5 개구들(411)이 형성될 수 있으며, 각 제5 개구들(411)은 각 액티브 영역(305) 내에서 서로 인접하는 2개의 상기 제1 게이트 구조물들 및 이들 사이의 기판(300) 부분에 오버랩될 수 있다.
한편 전술한 바와 같이, 기판(300)의 제1 영역(I) 상에 형성된 제1 층간 절연막 패턴(415) 부분은 이후 수행되는 공정(도 38 및 도 39 참조)에서 대부분 제거될 수 있으므로(단, 기판(300)의 제2 영역(II) 상에 형성된 제1 층간 절연막 패턴(415) 부분은 잔류할 수 있음), 이하에서는 제1 층간 절연막 패턴(415)을 제1 희생막 패턴(415)으로도 지칭하기로 한다.
도 36 및 도 37을 참조하면, 각 제5 개구들(411)의 측벽 상에 제1 스페이서(450)를 형성한다.
제1 스페이서들(450)은 제5 개구들(411)의 측벽, 제5 개구들(411)에 의해 노출된 제1 식각 저지막(400) 상면 및 제1 희생막 패턴(415) 상에 제1 스페이서 막을 형성하고, 상기 제1 스페이서 막을 이방성 식각함으로써 형성할 수 있다.
상기 제1 스페이서 막은 예를 들어 실리콘 질화물을 포함하도록 형성할 수 있으며, 원자층 증착(ALD) 공정에 의해 형성될 수 있다.
예시적인 실시예들에 있어서, 각 제1 스페이서들(450)은 상기 제1 게이트 구조물에 오버랩되도록 형성될 수 있다. 이때, 각 제5 개구들(411) 내에서 서로 마주보도록 형성되는 제1 스페이서(450) 부분들은 상기 제2 방향을 따라 제1 거리만큼 서로 이격될 수 있다. 일 실시예에 있어서, 상기 제1 거리는 상기 제1 게이트 구조물의 상기 제2 방향으로의 폭과 유사한 값을 가질 수 있다.
한편, 하나의 제5 개구(411) 내에는 상면에서 보았을 때 폐곡선을 이루도록 하나의 제1 스페이서(450)가 형성될 수 있다. 즉, 각 제1 스페이서(450)는 상기 제1 방향으로 각각 연장되는 두 개의 부분들과, 이들을 서로 연결하는 두 개의 부분들을 포함할 수 있다. 이하에서는 설명의 편의상, 상기 제1 방향으로 각각 연장되는 두 개의 부분들을 별개의 제1 스페이서들(450)로 지칭하기로 한다. 이에 따라, 각 제5 개구들(411) 내에 형성된 제1 스페이서들(450)은 상기 제2 방향을 따라 상기 제1 거리로 서로 이격될 수 있다.
도 38 및 도 39를 참조하면, 제1 희생막 패턴(415)의 일부 상에 제3 마스크(460)를 형성하고, 제3 마스크(460)에 의해 커버되지 않는 제1 희생막 패턴(415) 부분을 제거함으로써, 제1 식각 저지막(400)의 일부 상면을 노출시키는 제6 개구들(413)을 형성한다.
예시적인 실시예들에 있어서, 제3 마스크(460)는 제2 영역(II) 및 이에 인접하는 제1 영역(I) 일부에 형성된 제1 희생막 패턴(415) 부분을 커버하도록 형성되며, 제1 영역(I)의 중앙부는 노출시키도록 형성될 수 있다. 일 실시예에 있어서, 제3 마스크(460)는 제2 영역(II)과, 제1 영역(I)의 제1 스페이서들(450) 중 최외곽 제1 스페이서(450)의 외곽에 형성된 제1 희생막 패턴(415) 부분을 커버하도록 형성된다.
예시적인 실시예들에 있어서, 제3 마스크(460)에 의해 커버되지 않는 상기 제1 희생막 패턴(415) 부분은 예를 들어, 불산을 식각액으로 사용하는 습식 식각 공정을 통해 제거될 수 있다.
제1 영역(I)의 제1 희생막 패턴(415)이 제거됨에 따라, 제1 스페이서들(450)은 제거된 제1 희생막 패턴(415)의 폭만큼 상기 제2 방향을 따라 제2 거리만큼 서로 이격될 수 있다. 즉, 제6 개구(413)에 의해 서로 이격되는 제1 스페이서들(450)의 이격 거리는 상기 제2 거리일 수 있다. 이때, 상기 제2 거리는 상기 제1 거리보다 클 수 있다.
결국, 상기 제2 방향을 따라 복수 개로 형성된 제1 스페이서들(450)은 상기 제1 거리 혹은 상기 제2 거리만큼 서로 이격될 수 있다. 구체적으로, 상기 제2 방향을 따라 홀수 번째의 제1 스페이서들(450)과 짝수 번째의 제1 스페이서들(450)은 상기 제1 거리로 서로 이격될 수 있고, 상기 제2 방향을 따라 짝수 번째의 제1 스페이서들(450)과 홀수 번째의 제1 스페이서들(450)은 상기 제1 거리보다 큰 상기 제2 거리로 서로 이격될 수 있다.
도 40 및 도 41을 참조하면, 제3 마스크(460)를 제거한 후, 제1 스페이서들(450)에 접촉하는 제2 스페이서들(470)을 기판(300) 상에 형성한다.
예시적인 실시예들에 있어서, 제2 스페이서들(470)은 제1 스페이서들(450)을 커버하는 제2 스페이서 막을 제1 식각 저지막(400) 및 제1 희생막 패턴(415) 상에 형성한 후, 이를 이방성 식각함으로써 형성될 수 있다.
상기 제2 스페이서 막은 예를 들어, 실리콘 산화물을 포함하도록 형성할 수 있으며, 이에 따라 제1 희생막 패턴(415)에 접촉하는 상기 제2 스페이서 막 부분은 제1 희생막 패턴(415)에 병합될 수도 있다. 예시적인 실시예들에 있어서, 상기 제2 스페이서 막은 원자층 증착(ALD) 공정에 의해 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 스페이서 막은 상기 제1 거리만큼 서로 이격된 제1 스페이서들(450) 사이의 공간을 채울 수 있으며, 상기 제2 거리만큼 서로 이격된 제1 스페이서들(450) 사이의 제1 식각 저지막(400) 일부는 커버하고 일부는 노출시킬 수 있다.
도 42를 참조하면, 각 제6 개구들(413) 내의 제2 스페이서들(470) 사이 공간을 채우는 충전막(480)을 제1 식각 저지막(400), 제1 및 제2 스페이서들(450, 470), 및 제1 희생막 패턴(415) 상에 형성한다.
예시적인 실시예들에 있어서, 충전막(480)은 제1 스페이서들(450)과 실질적으로 동일한 물질, 예를 들어 실리콘 질화물을 포함하도록 형성될 수 있으며, 원자층 증착(ALD) 공정 혹은 화학기상증착(CVD) 공정을 통해 형성될 수 있다.
도 43 및 도 44를 참조하면, 충전막(480) 상부, 제1 및 제2 스페이서들(450, 470) 상부 및 제1 희생막 패턴(415)의 상부를 평탄화하여 제1 및 제2 패턴들(485, 475)을 형성한 후, 제1 및 제2 패턴들(485, 475) 및 제1 희생막 패턴(415) 상에 제2 캐핑막(490)을 형성한다.
예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 통해 수행될 수 있다.
상기 평탄화 공정에 의해, 제1 스페이서들(450) 및 충전막(480)이 제1 패턴들(485)로 변환될 수 있고, 제2 스페이서들(470)이 제2 패턴들(475)로 변환될 수 있다. 이에 따라, 각 제1 및 제2 패턴들(485, 275)은 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 교대로 반복적으로 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 패턴들(485) 중 일부는 상기 제1 게이트 구조물에 오버랩될 수 있고, 제1 패턴들(485) 중 나머지 일부는 소자 분리막(310)에 오버랩될 수 있다. 예시적인 실시예들에 있어서, 제2 패턴들(475)은 상기 제1 게이트 구조물에 인접한 불순물 영역(303)에 오버랩되도록 형성될 수 있다.
한편, 제1 패턴들(485)은 예를 들어, 실리콘 질화물을 포함할 수 있고, 제2 패턴들(475)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 또한, 제2 캐핑막(490)은 예를 들어 실리콘, 질화물을 포함할 수 있으며, 이에 따라 제2 패턴들(475)과 병합될 수도 있다.
도 45 및 도 46을 참조하면, 제2 포토레지스트 패턴(495)을 제2 캐핑막(490) 상에 형성한 후, 이를 식각 마스크로 사용하여 제2 캐핑막(490) 및 그 하부의 제1 및 제2 패턴들(485, 275) 상부를 식각함으로써 리세스들(487)을 형성한다.
예시적인 실시예들에 있어서, 제2 포토레지스트 패턴(495)은 상기 제1 방향으로 각각 연장되고 상기 제2 방향을 따라 복수 개로 형성된 제7 개구들(497)을 포함할 수 있다. 이때, 각 제7 개구들(497)은 각 액티브 영역들(305) 내에서 서로 인접하는 상기 제1 게이트 구조물들 사이의 기판(300) 상에 형성된 제2 패턴(475) 및 이에 인접하는 제1 패턴들(485) 일부에 오버랩될 수 있다. 이에 따라, 상기 식각 공정을 수행함에 따라 형성되는 리세스들(487)에 의해, 제2 패턴들(475) 중에서 상기 제2 방향을 따라 3의 배수 번째의 제2 패턴들(475)이 노출될 수 있다. 예시적인 실시예들에 있어서, 상기 식각 공정은 건식 식각 공정에 의해 수행될 수 있다.
도 47 및 도 48을 참조하면, 리세스들(487)에 의해 노출된 제2 패턴들(475)을 제거한 후, 그 하부의 제1 식각 저지막(400) 부분 및 제2 게이트 절연막(360) 부분도 제거하여, 기판(300) 상부를 노출시키며 리세스들(487)에 각각 연통되는 제8 개구들(417)을 형성한다.
예시적인 실시예들에 있어서, 상기 노출된 제2 패턴들(475)은 예를 들어, 불산을 식각액으로 사용하는 습식 식각 공정을 통해 제거될 수 있으며, 그 하부의 제1 식각 저지막(400) 및 제2 게이트 절연막(360)은 건식 식각 공정을 통해 제거될 수 있다.
각 제8 개구들(417)은 상기 제1 방향을 따라 연장되도록 형성될 수 있다.
도 49 및 도 50을 참조하면, 제2 포토레지스트 패턴(495)을 제거한 후, 각 제8 개구들(417)을 채우는 소스 라인(500)을 형성하고, 각 리세스들(487)을 채우는 제3 캐핑막 패턴(510)을 형성한다.
소스 라인들(500)은 제8 개구들(417) 및 리세스들(487)을 채우는 제1 도전막을 상기 노출된 기판(300) 상부에 형성하고, 상기 제1 도전막 상부를 제거함으로써 형성될 수 있다. 예시적인 실시예들에 있어서, 각 리세스들(487) 내에 형성된 상기 제1 도전막 부분을 전부 제거함으로써, 각 소스 라인들(500)은 각 제8 개구들(417)만을 채우도록 형성될 수 있다. 이와는 달리, 각 리세스들(487) 내에 형성된 상기 제1 도전막 부분의 일부만을 제거함으로써, 각 소스 라인들(500)은 각 제8 개구들(417) 및 각 리세스들(487)의 하부를 채우도록 형성될 수도 있다. 상기 제1 도전막은 예를 들어, 텅스텐, 티타늄, 탄탈륨 등의 금속, 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물, 혹은 도핑된 폴리실리콘을 포함하도록 형성될 수 있다.
각 소스 라인들(500)은 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 각 소스 라인들(500)은 서로 인접하는 상기 제1 게이트 구조물들 사이의 기판(300) 및 소자 분리막(310) 상에 형성될 수 있다.
제3 캐핑막 패턴(510)은 리세스들(487)을 채우는 제3 캐핑막을 소스 라인들(500) 및 제2 캐핑막(490) 상에 형성하고, 상기 제3 캐핑막의 상부를 평탄화함으로써 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 평탄화 공정은 제2 캐핑막(490)이 노출될 때까지 수행될 수 있다. 상기 제3 캐핑막은 예를 들어, 실리콘 질화물을 포함하도록 형성할 수 있으며, 이에 따라 제1 패턴들(485) 및/또는 제2 캐핑막(490)에 병합될 수도 있다.
도 51 및 도 52를 참조하면, 제2 캐핑막(490), 제3 캐핑막 패턴(510) 및 제1 희생막 패턴(415) 상에 제4 마스크(520)를 형성한다.
예시적인 실시예들에 있어서, 제4 마스크(520)는 상기 제2 방향으로 각각 연장되고 상기 제1 방향을 따라 복수 개로 형성된 제9 개구들(525)을 포함할 수 있다. 각 제9 개구들(525)은 제1 영역(I)에 형성되며, 하부의 제2 캐핑막(490), 제3 캐핑막 패턴(510) 및 제1 희생막 패턴(415)을 부분적으로 노출시킬 수 있다. 예시적인 실시예들에 있어서, 각 제9 개구들(525)은 기판(300)의 필드 영역 즉, 소자 분리막(310)에 오버랩되도록 형성될 수 있다.
예시적인 실시예들에 있어서, 미세한 폭을 갖는 제9 개구들(525)을 포함하는 제4 마스크(520)는 소위 더블 패터닝 기술(Double Patterning Technology: DPT)에 의해 형성될 수 있다. 제4 마스크(520)는 실리콘 질화물 및 실리콘 산화물과 식각 선택비를 갖는 물질, 예를 들어 폴리실리콘을 포함하도록 형성할 수 있다.
도 53 및 도 54를 참조하면, 제4 마스크(520)를 식각 마스크로 사용하여 하부의 제2 캐핑막(490) 및 제2 패턴들(475)을 식각한다.
예시적인 실시예들에 있어서, 상기 식각 공정은 건식 식각 공정을 통해 수행될 수 있다. 상기 건식 식각 공정을 수행할 때, 제2 패턴들(475)에 인접한 제1 패턴들(485) 일부 및 제3 캐핑막 패턴(510) 일부도 함께 식각될 수 있으나, 소스 라인들(500)은 제3 캐핑막 패턴(510)에 의해 보호되므로 식각되지 않을 수 있다.
한편, 상기 건식 식각 공정 시, 제2 패턴들(475) 하부의 제1 식각 저지막(400), 제2 게이트 절연막(360) 및 소자 분리막(310) 일부도 함께 제거될 수 있으며, 이에 따라 소자 분리막(310) 상부를 노출시키는 제10 개구들(418)이 형성될 수 있다.
도 55 및 도 56을 참조하면, 제10 개구들(418)을 채우는 제3 패턴들(530)을 형성한다.
제3 패턴들(530)은 제10 개구들(418)을 충분히 채우는 제1 절연막을 소자 분리막(310), 제1 패턴들(485), 제3 캐핑막 패턴(510) 및 제4 마스크(520) 상에 형성한 후, 상기 제1 절연막을 평탄화함으로써 형성할 수 있다. 일 실시예에 있어서, 상기 평탄화 공정은 제4 마스크(520)의 상부가 제거될 때까지 수행될 수 있다. 상기 제1 절연막은 예를 들어, 실리콘 질화물을 포함하도록 형성할 수 있으며, 이에 따라 제1 패턴들(485), 제3 캐핑막 패턴(510) 및 제2 캐핑막(490)에 병합될 수도 있다.
예시적인 실시예들에 있어서, 각 제3 패턴들(530)은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
이에 따라, 제2 패턴들(475)의 측벽은 제1 및 제3 패턴들(485, 330)에 의해 둘러싸일 수 있다.
도 57 내지 도 60을 참조하면, 제3 포토레지스트 패턴(540)을 제2 캐핑막(490), 제3 패턴들(530) 및 제4 마스크(520) 상에 형성한 후, 이를 식각 마스크로 사용하여 제2 캐핑막(490), 제3 패턴들(530), 제3 캐핑막 패턴(510) 및 제4 마스크(520)를 부분적으로 식각함으로써, 제2 패턴들(475)을 노출시킨다.
제3 포토레지스트 패턴(540)은 제2 영역(II)과 이에 인접하는 제1 영역(I) 일부를 커버하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 제3 포토레지스트 패턴(540)은 제2 영역(II)과, 제1 영역(I)에서 상기 제2 방향을 따라 제2 영역(II)에 가장 근접한 소스 라인(500)의 일부를 커버하고, 상기 제1 방향을 따라 제2 영역(II)에 가장 근접한 제3 패턴(530)의 일부를 커버하도록 형성될 수 있다. 이에 따라 상기 식각 공정에서 제2 영역(II)의 제1 희생막 패턴(415)이 식각되지 않고 보호될 수 있다.
제3 포토레지스트 패턴(540)을 사용하는 건식 식각 공정을 수행함으로써, 제1 영역(I)에서 제1 및 제3 패턴들(485, 330)에 의해 측벽이 둘러싸인 제2 패턴들(475)이 노출될 수 있다. 한편, 상기 식각 공정 시, 제3 캐핑막 패턴(510) 상부가 제거되어 그 상면이 제1 내지 제3 패턴들(485, 275, 330)의 상면과 실질적으로 동일하게 될 수 있다.
이후 상기 노출된 제2 패턴들(475) 및 그 하부의 제1 식각 저지막(400) 및 제2 게이트 절연막(360)을 제거하여 기판(300) 상면을 노출시키는 제11 개구들(419)을 형성한다.
예시적인 실시예들에 있어서, 상기 노출된 제2 패턴들(475)은 예를 들어, 불산을 식각액으로 사용하는 습식 식각 공정을 통해 제거될 수 있으며, 제1 식각 저지막(400) 및 제2 게이트 절연막(360)은 건식 식각 공정을 통해 제거될 수 있다.
도 61 내지 도 64를 참조하면, 각 제11 개구들(419)을 채우는 콘택 플러그(550)를 형성한다.
콘택 플러그들(550)은 제11 개구들(419)을 채우는 제2 도전막을 기판(300), 제1 및 제3 패턴들(485, 330), 제3 캐핑막 패턴(510) 및 제4 마스크(520) 상에 형성하고, 상기 제2 도전막 상부를 평탄화하여 형성할 수 있다. 예시적인 실시예들에 있어서, 콘택 플러그들(550)의 상면은 제1 및 제3 패턴들(485, 330) 및 제3 캐핑막 패턴(510)의 상면과 실질적으로 동일한 높이로 형성될 수 있다.
상기 제2 도전막은 예를 들어, 텅스텐, 티타늄, 탄탈륨 등의 금속, 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물, 혹은 도핑된 폴리실리콘을 포함하도록 형성될 수 있다.
콘택 플러그들(550)은 상기 각 제1 및 제2 방향들을 따라 복수 개로 형성될 수 있으며, 각 콘택 플러그들(550)은 기판(300)의 불순물 영역(303)에 접촉하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 각 제1 방향으로 연장되는 2개의 소스 라인들(500) 사이에 상기 제2 방향을 따라 2개의 콘택 플러그들(550)이 형성될 수 있다.
도 65를 참조하면, 제1 및 제3 패턴들(485, 330), 제3 캐핑막 패턴(510), 콘택 플러그들(550) 및 제4 마스크(520) 상에 도전성 패드막(560)을 형성한다.
도전성 패드막(560)은 텅스텐, 티타늄, 탄탈륨 등의 금속, 혹은 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함하도록 형성될 수 있다.
도 66 및 도 67을 참조하면, 제5 마스크(570)를 도전성 패드막(560) 상에 형성한 후, 이를 식각 마스크로 사용하여 도전성 패드막(560)을 패터닝함으로써, 도전성 패드들(565)을 형성한다.
예시적인 실시예들에 있어서, 도전성 패드들(565)은 콘택 플러그들(550)을 커버하도록 형성될 수 있으며, 상기 제2 방향을 따라 각 콘택 플러그들(550)에 비해 큰 폭을 갖도록 형성될 수 있다.
한편, 콘택 플러그들(550) 사이의 공간은 제12 개구(567)로 도시되고 있다.
도 68및 도 69를 참조하면, 제12 개구(567)를 채우는 제2 절연막(580)을 형성한다.
제2 절연막(580)은 예를 들어, 실리콘 질화물을 포함하도록 형성할 수 있다.
도 70 및 도 71을 참조하면, 도 1을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 각 도전성 패드들(565) 상면에 접촉하며 순차적으로 적층된 하부 전극(630), 자기터널접합(MTJ) 구조물(670) 및 상부 전극(680)을 포함하는 메모리 유닛을 도전성 패드들(565) 및 제2 절연막(580) 상에 형성한다. 일 실시예에 있어서, MTJ 구조물(670)은 순차적으로 적층된 고정막 패턴 구조물(640), 터널 배리어막 패턴(650) 및 자유막 패턴(660)을 포함할 수 있다.
도 72 내지 도 74를 참조하면, 도 2 내지 도 7을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 자기 저항 메모리 장치를 완성할 수 있다.
즉, 상기 각 메모리 유닛들의 측벽을 커버하며 순차적으로 적층된 제4 캐핑막, 제2 희생막 및 제2 식각 저지막을 포함하는 보호막 구조물을 도전성 패드들(565) 및 제2 절연막(580) 상에 형성하고, 상기 보호막 구조물 중에서 상기 제2 식각 저지막 일부를 제거하여 상기 제2 희생막 일부를 노출시킨 후, 상기 보호막 구조물 상에 제2 층간 절연막(720)을 형성한다. 이후, 제2 층간 절연막(720) 및 상기 각 메모리 유닛들 상면에 형성된 상기 제2 희생막 부분을 제거하여 하부의 캐핑막 부분을 노출시키는 개구를 형성한 후, 상기 노출된 캐핑막 부분을 제거하여 하부의 상부 전극(680)을 노출시킨다. 이후, 상기 노출된 상부 전극(680) 상에 상기 개구를 채우는 배선(760)을 형성할 수 있다.
이에 따라, 상기 각 메모리 유닛들의 측벽에는 순차적으로 적층된 제4 캐핑막 패턴(695), 제2 희생막 패턴(705) 및 제2 식각 저지막 패턴(715)을 포함하는 보호막 패턴 구조물이 형성될 수 있으며, 상기 제2 방향으로 연장되어 상기 각 메모리 유닛들 상면에 접촉하는 배선(760)은 금속 패턴(750), 및 금속 패턴(750)의 저면 및 측벽을 커버하는 배리어 패턴(740)을 포함하도록 형성될 수 있다. 이때, 배선(760)은 상기 제1 방향을 따라 복수 개로 형성될 수 있으며, 각 배선들(760)은 상기 자기 저항 메모리 장치의 비트 라인 역할을 수행할 수 있다.
상기 자기 저항 메모리 장치는 복수의 메모리 유닛들을 포함할 수 있으며, 상기 메모리 유닛들 상에 공통적으로 접촉하는 배선(760)을 형성하기 위해서, 예를 들어 화학 기계적 연마(CMP) 공정과 같은 평탄화 공정을 수행하지 않는다. 이에 따라, 상기 복수의 메모리 유닛들 중 일부, 예를 들어 가장자리에 형성된 메모리 유닛들에 각각 포함된 상부 전극(680)이 식각되어 손상되지 않을 수 있으며, 상부 전극(680)의 하부에 형성된 MTJ 구조물(670)의 전기적인 쇼트도 방지될 수 있다.
100, 300: 기판
110, 410: 제1 층간 절연막
120, 550: 콘택 플러그 220, 720: 제2 층간 절연막
130, 630: 하부 전극 140, 640: 고정막 패턴 구조물
150, 650: 터널 배리어막 패턴 160, 660: 자유막 패턴
170, 670: MTJ 구조물 180, 680: 상부 전극
190: 캐핑막 195: 캐핑막 패턴
200: 희생막 205: 희생막 패턴
210: 식각 저지막 215: 식각 저지막 패턴
230, 235, 237: 제2 내지 제4 개구
240, 740: 배리어 패턴 250, 750: 금속 패턴
260, 760: 배선 270: 에어 갭
303: 불순물 영역 305: 액티브 영역
307: 제2 트렌치 310: 소자 분리막
320, 395, 460, 520, 570: 제1 내지 제5 마스크
330, 360: 제1, 제2 게이트 절연막
340, 370, 380: 제1 내지 제3 게이트 전극막
345, 375, 385: 제1 내지 제3 게이트 전극
350, 490: 제1, 제2 캐핑막 400: 제1 식각 저지막
415, 705: 제1, 제2 희생막 패턴
450, 470: 제1, 제2 스페이서 480: 충전막
485, 475, 530: 제1 내지 제3 패턴
495, 540: 제2, 제3 포토레지스트 패턴
500: 소스 라인 510, 695: 제3, 제4 캐핑막 패턴
565: 도전성 패드 580: 제2 절연막
715: 제2 식각 저지막 패턴
120, 550: 콘택 플러그 220, 720: 제2 층간 절연막
130, 630: 하부 전극 140, 640: 고정막 패턴 구조물
150, 650: 터널 배리어막 패턴 160, 660: 자유막 패턴
170, 670: MTJ 구조물 180, 680: 상부 전극
190: 캐핑막 195: 캐핑막 패턴
200: 희생막 205: 희생막 패턴
210: 식각 저지막 215: 식각 저지막 패턴
230, 235, 237: 제2 내지 제4 개구
240, 740: 배리어 패턴 250, 750: 금속 패턴
260, 760: 배선 270: 에어 갭
303: 불순물 영역 305: 액티브 영역
307: 제2 트렌치 310: 소자 분리막
320, 395, 460, 520, 570: 제1 내지 제5 마스크
330, 360: 제1, 제2 게이트 절연막
340, 370, 380: 제1 내지 제3 게이트 전극막
345, 375, 385: 제1 내지 제3 게이트 전극
350, 490: 제1, 제2 캐핑막 400: 제1 식각 저지막
415, 705: 제1, 제2 희생막 패턴
450, 470: 제1, 제2 스페이서 480: 충전막
485, 475, 530: 제1 내지 제3 패턴
495, 540: 제2, 제3 포토레지스트 패턴
500: 소스 라인 510, 695: 제3, 제4 캐핑막 패턴
565: 도전성 패드 580: 제2 절연막
715: 제2 식각 저지막 패턴
Claims (20)
- 기판 상에 순차적으로 적층된 하부 전극, 자기터널접합(MTJ) 구조물 및 상부 전극을 포함하는 메모리 유닛을 형성하고;
상기 메모리 유닛을 커버하면서 순차적으로 적층된 캐핑막, 희생막 및 식각 저지막을 포함하는 보호막 구조물을 상기 기판 상에 형성하고;
상기 보호막 구조물 상에 층간 절연막을 형성하고;
상기 층간 절연막을 부분적으로 제거하여 상기 보호막 구조물을 노출시키는 개구를 형성하고;
상기 노출된 보호막 구조물을 부분적으로 제거하여 상기 상부 전극을 노출시키고; 그리고
상기 노출된 상부 전극 상에 상기 개구를 채우는 배선을 형성하는 것을 포함하는 자기 저항 메모리 장치 제조 방법. - 제1항에 있어서, 상기 보호막 구조물 상에 상기 층간 절연막을 형성하기 이전에, 상기 보호막 구조물 중에서 상기 식각 저지막 일부를 제거하여 상기 희생막 일부를 노출시키는 것을 더 포함하며,
상기 층간 절연막을 부분적으로 제거하여 상기 보호막 구조물을 노출시키는 상기 개구를 형성하는 것은 상기 희생막 부분을 노출시키도록 상기 개구를 형성하는 것을 포함하는 자기 저항 메모리 장치 제조 방법. - 제2항에 있어서, 상기 보호막 구조물 중에서 상기 식각 저지막 일부를 제거하여 상기 희생막 일부를 노출시키는 것은 상기 식각 저지막에 대해 이방성 식각 공정을 수행하는 것을 포함하며,
이에 따라 상기 식각 저지막 중에서 상기 메모리 유닛의 측벽 상에 형성된 부분을 제외한 나머지 부분이 제거되어 적어도 상기 메모리 유닛의 상면에 형성된 상기 희생막 부분이 노출되는 것을 포함하는 자기 저항 메모리 장치 제조 방법. - 제2항에 있어서, 상기 노출된 보호막 구조물을 부분적으로 제거하여 상기 상부 전극을 노출시키는 것은,
상기 노출된 희생막 부분을 제거하여 상기 캐핑막 일부를 노출시키고; 그리고
상기 노출된 캐핑막 부분을 제거하여 상기 상부 전극을 노출시키는 것을 포함하는 자기 저항 메모리 장치 제조 방법. - 제4항에 있어서, 상기 층간 절연막을 부분적으로 제거하여 상기 보호막 구조물을 노출시키는 상기 개구를 형성하는 것은 건식 식각 공정에 의해 수행되고,
상기 노출된 희생막 부분을 제거하여 상기 캐핑막 일부를 노출시키는 것은 습식 식각 공정에 의해 수행되며,
상기 노출된 캐핑막 부분을 제거하여 상기 상부 전극을 노출시키는 것은 습식 식각 공정에 의해 수행되는 자기 저항 메모리 장치 제조 방법. - 제2항에 있어서, 상기 층간 절연막을 부분적으로 제거하여 상기 보호막 구조물을 노출시키는 상기 개구를 형성하는 것은 상기 희생막 부분 및 상기 메모리 유닛의 측벽 상에 형성된 상기 식각 저지막 부분의 적어도 일부를 노출시키도록 상기 개구를 형성하는 것을 포함하는 자기 저항 메모리 장치 제조 방법.
- 제1항에 있어서, 상기 캐핑막은 상기 식각 저지막에 비해 얇은 두께로 형성되는 자기 저항 메모리 장치 제조 방법.
- 제1항에 있어서, 상기 캐핑막 및 상기 식각 저지막은 실리콘 질화물을 포함하는 자기 저항 메모리 장치 제조 방법.
- 제1항에 있어서, 상기 희생막 및 상기 층간 절연막은 실리콘 산화물을 포함하는 자기 저항 메모리 장치 제조 방법.
- 제1항에 있어서, 상기 기판 상에 상기 메모리 유닛을 형성하는 것은,
상기 기판 상에 하부 전극막, MTJ 구조물 막 및 상부 전극막을 순차적으로 형성하고;
상기 상부 전극막을 패터닝하여 상기 상부 전극을 형성하고; 그리고
상기 상부 전극을 식각 마스크로 사용하여 상기 MTJ 구조물 막 및 상기 하부 전극막을 순차적으로 식각하여 각각 상기 MTJ 구조물 및 상기 하부 전극을 형성하는 것을 포함하는 자기 저항 메모리 장치 제조 방법. - 기판 상에 순차적으로 적층된 자기터널접합(MTJ) 구조물 및 상부 전극을 포함하는 제1 구조물을 형성하고;
상기 제1 구조물을 커버하면서 순차적으로 적층된 제1, 제2 및 제3 막들을 포함하는 막 구조물을 상기 기판 상에 형성하고;
상기 막 구조물 중에서 상기 제3 막 일부를 제거하여 상기 제2 막 일부를 노출시키는 제3 막 패턴을 형성하고;
상기 막 구조물 상에 층간 절연막을 형성하고;
상기 층간 절연막을 부분적으로 제거하여 적어도 상기 제2 막 부분을 노출시키는 개구를 형성하고;
상기 노출된 제2 막 부분을 제거하여 상기 제1 막을 노출시키고;
상기 노출된 제1 막을 부분적으로 제거하여 상기 상부 전극을 노출시키고; 그리고
상기 노출된 상부 전극 상에 비트 라인을 형성하는 것을 포함하는 자기 저항 메모리 장치 제조 방법. - 제11항에 있어서, 상기 제1 및 제3 막들은 각각 실리콘 질화물을 포함하고, 상기 제2 막 및 상기 층간 절연막은 각각 실리콘 산화물을 포함하는 자기 저항 메모리 장치 제조 방법.
- 제11항에 있어서, 상기 층간 절연막을 부분적으로 제거하여 적어도 상기 제2 막 부분을 노출시키는 개구를 형성하는 것은 상기 제3 막 패턴의 측벽을 노출시키도록 상기 개구를 형성하는 것을 포함하는 자기 저항 메모리 장치 제조 방법.
- 기판 상에 순차적으로 적층된 하부 전극, 자기터널접합(MTJ) 구조물 및 상부 전극을 포함하는 메모리 유닛;
상기 메모리 유닛의 측벽 상에 순차적으로 적층된 제1, 제2 및 제3 막 패턴들을 포함하는 보호막 패턴 구조물; 및
상기 상부 전극 상에 형성된 배선을 포함하며,
상기 제2 막 패턴의 최상면의 높이는 상기 상부 전극의 최상면의 높이보다 낮고, 상기 제3 막 패턴의 최상면의 높이는 상기 상부 전극의 최상면보다 높은 자기 저항 메모리 장치. - 제14항에 있어서, 상기 제1 막 패턴의 최상면의 높이는 상기 상부 전극의 저면의 높이보다 높은 자기 저항 메모리 장치.
- 제14항에 있어서, 상기 제2 막 패턴의 최상면의 높이는 상기 상부 전극의 저면의 높이보다 높은 자기 저항 메모리 장치.
- 제14항에 있어서, 상기 제1 막 패턴의 최상면의 높이는 상기 제2 막 패턴의 최상면의 높이와 실질적으로 동일한 자기 저항 메모리 장치.
- 제14항에 있어서, 상기 제2 막 패턴은 실리콘 산화물을 포함하고, 상기 각 제1 및 제3 막 패턴들은 실리콘 질화물을 포함하는 자기 저항 메모리 장치.
- 기판 상에 형성되어 내부에 콘택 플러그를 수용하는 제1 층간 절연막;
상기 제1 층간 절연막 상에 순차적으로 적층된 하부 전극, 자기터널접합(MTJ) 구조물 및 상부 전극을 포함하며 상기 콘택 플러그에 전기적으로 연결된 메모리 유닛;
적어도 상기 메모리 유닛의 측벽을 커버하면서 상기 층간 절연막 상에 형성되며, 순차적으로 적층된 캐핑막 패턴, 절연막 패턴 및 식각 저지막 패턴을 포함하는 보호막 패턴 구조물;
상기 보호막 패턴 구조물 상에 형성된 제2 층간 절연막; 및
상기 제2 층간 절연막 및 상기 보호막 패턴 구조물을 관통하여 상기 상부 전극 상면에 접촉하는 배선을 포함하며,
상기 절연막 패턴은 상기 캐핑막 패턴 및 상기 식각 저지막 패턴에 대해 식각 선택비를 갖는 물질을 포함하는 자기 저항 메모리 장치. - 기판 상에 순차적으로 적층된 하부 전극, 자기터널접합(MTJ) 구조물 및 상부 전극을 포함하는 메모리 유닛;
상기 메모리 유닛의 측벽 상에 순차적으로 적층된 캐핑막 패턴 및 식각 저지막 패턴을 포함하는 보호막 패턴 구조물; 및
상기 상부 전극 상에 형성된 배선을 포함하며,
상기 캐핑막 패턴 및 상기 식각 저지막 패턴 사이에는 에어 갭이 형성된 자기 저항 메모리 장치.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150116550A KR102326547B1 (ko) | 2015-08-19 | 2015-08-19 | 자기 저항 메모리 장치 및 그 제조 방법 |
| US15/146,355 US10056543B2 (en) | 2015-08-19 | 2016-05-04 | Magnetoresistive random access memory device having magnetic tunnel junction and method of manufacturing the same |
| US16/045,824 US10833250B2 (en) | 2015-08-19 | 2018-07-26 | Magnetoresistive random access memory device and method of manufacturing the same |
| US17/038,779 US11462679B2 (en) | 2015-08-19 | 2020-09-30 | Magnetoresistive random access memory device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150116550A KR102326547B1 (ko) | 2015-08-19 | 2015-08-19 | 자기 저항 메모리 장치 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20170022061A true KR20170022061A (ko) | 2017-03-02 |
| KR102326547B1 KR102326547B1 (ko) | 2021-11-15 |
Family
ID=58157925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020150116550A KR102326547B1 (ko) | 2015-08-19 | 2015-08-19 | 자기 저항 메모리 장치 및 그 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (3) | US10056543B2 (ko) |
| KR (1) | KR102326547B1 (ko) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018182663A1 (en) * | 2017-03-31 | 2018-10-04 | Intel Corporation | Spintronic memory with metal oxide cap layer |
| KR20190059214A (ko) * | 2017-11-22 | 2019-05-30 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 자기 랜덤 액세스 메모리 및 그 제조 방법 |
| KR20190135903A (ko) * | 2018-05-29 | 2019-12-09 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 스페이서를 포함한 mram mtj 최상부 전극과 금속층간 계면을 위한 기술들 |
| KR20200044298A (ko) * | 2018-10-19 | 2020-04-29 | 삼성전자주식회사 | 반도체 장치 |
| KR20210038821A (ko) * | 2019-09-30 | 2021-04-08 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | Mram을 위한 스페이서 방식 및 방법 |
| KR20210053230A (ko) * | 2019-10-30 | 2021-05-11 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 메모리 디바이스 형성을 위한 에칭 정지 층 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160073796A (ko) * | 2014-12-17 | 2016-06-27 | 에스케이하이닉스 주식회사 | 전자 장치 및 그 제조 방법 |
| US9716222B1 (en) * | 2016-04-15 | 2017-07-25 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure and method for manufacturing the same |
| US10096649B2 (en) * | 2016-08-04 | 2018-10-09 | Qualcomm Incorporated | Reducing or avoiding metal deposition from etching magnetic tunnel junction (MTJ) devices, including magnetic random access memory (MRAM) devices |
| KR20180062812A (ko) * | 2016-12-01 | 2018-06-11 | 삼성전자주식회사 | 이종의 메모리 소자들을 포함하는 집적회로 소자 및 그 제조 방법 |
| KR102401181B1 (ko) | 2017-10-11 | 2022-05-24 | 삼성전자주식회사 | 정보 저장 패턴을 포함하는 반도체 소자 |
| US10622551B2 (en) | 2017-11-29 | 2020-04-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Manufacturing techniques and devices for magnetic tunnel junction devices |
| US11374170B2 (en) * | 2018-09-25 | 2022-06-28 | Applied Materials, Inc. | Methods to form top contact to a magnetic tunnel junction |
| US10714681B2 (en) * | 2018-10-19 | 2020-07-14 | International Business Machines Corporation | Embedded magnetic tunnel junction pillar having reduced height and uniform contact area |
| US11508782B2 (en) * | 2018-10-25 | 2022-11-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Hard mask for MTJ patterning |
| US11165017B2 (en) * | 2019-03-15 | 2021-11-02 | International Business Machines Corporation | Replacement bottom electrode structure process to form misalignment tolerate MRAM with high yield |
| CN112310144A (zh) * | 2019-07-29 | 2021-02-02 | 联华电子股份有限公司 | 半导体结构及其制作方法 |
| KR20210017001A (ko) * | 2019-08-06 | 2021-02-17 | 삼성전자주식회사 | 자기 저항 메모리 소자의 제조 방법 |
| US11195993B2 (en) | 2019-09-16 | 2021-12-07 | International Business Machines Corporation | Encapsulation topography-assisted self-aligned MRAM top contact |
| US11088202B2 (en) * | 2019-09-23 | 2021-08-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming memory cell |
| CN112635659B (zh) * | 2019-10-09 | 2023-03-24 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| KR20210061870A (ko) * | 2019-11-20 | 2021-05-28 | 삼성전자주식회사 | 자기 저항 메모리 소자 및 임베디드 소자 |
| US11145676B1 (en) * | 2020-05-22 | 2021-10-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory device and multi-level memory cell having ferroelectric storage element and magneto-resistive storage element |
| US11322543B2 (en) * | 2020-05-27 | 2022-05-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for MRAM top electrode connection |
| US11937512B2 (en) | 2021-06-02 | 2024-03-19 | International Business Machines Corporation | Magnetic tunnel junction device with air gap |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130032775A1 (en) * | 2011-08-01 | 2013-02-07 | Kimihiro Satoh | MRAM with sidewall protection and method of fabrication |
| US20140087483A1 (en) * | 2012-09-25 | 2014-03-27 | Kabushiki Kaisha Toshiba | Manufacturing method of magnetoresistive effect element and manufacturing apparatus of magnetoresistive effect element |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10043947A1 (de) | 2000-09-06 | 2002-04-04 | Infineon Technologies Ag | Integrierte Schaltungsanordnung |
| US6780652B2 (en) | 2001-03-15 | 2004-08-24 | Micron Technology, Inc. | Self-aligned MRAM contact and method of fabrication |
| US6713310B2 (en) * | 2002-03-08 | 2004-03-30 | Samsung Electronics Co., Ltd. | Ferroelectric memory device using via etch-stop layer and method for manufacturing the same |
| US6812040B2 (en) | 2002-03-12 | 2004-11-02 | Freescale Semiconductor, Inc. | Method of fabricating a self-aligned via contact for a magnetic memory element |
| US6783995B2 (en) | 2002-04-30 | 2004-08-31 | Micron Technology, Inc. | Protective layers for MRAM devices |
| CN100541819C (zh) | 2003-06-24 | 2009-09-16 | 国际商业机器公司 | 用于磁性随机存取存储装置的自对准导电线及其形成方法 |
| US6977181B1 (en) | 2004-06-17 | 2005-12-20 | Infincon Technologies Ag | MTJ stack with crystallization inhibiting layer |
| US7132342B1 (en) * | 2004-12-03 | 2006-11-07 | National Semiconductor Corporation | Method of reducing fringing capacitance in a MOSFET |
| JP2006210511A (ja) * | 2005-01-26 | 2006-08-10 | Oki Electric Ind Co Ltd | 半導体装置 |
| TWI292606B (en) | 2006-01-11 | 2008-01-11 | Ind Tech Res Inst | Method of forming a self-aligned contact via for a magnetic random access memory |
| US7723128B2 (en) | 2008-02-18 | 2010-05-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | In-situ formed capping layer in MTJ devices |
| US8802451B2 (en) | 2008-02-29 | 2014-08-12 | Avalanche Technology Inc. | Method for manufacturing high density non-volatile magnetic memory |
| US8563225B2 (en) | 2008-05-23 | 2013-10-22 | International Business Machines Corporation | Forming a self-aligned hard mask for contact to a tunnel junction |
| US8598562B2 (en) * | 2011-07-01 | 2013-12-03 | Micron Technology, Inc. | Memory cell structures |
| US9461066B2 (en) * | 2012-08-10 | 2016-10-04 | Boe Technology Group Co., Ltd. | Thin film transistor and method of manufacturing the same, array substrate and display device |
| US8772888B2 (en) * | 2012-08-10 | 2014-07-08 | Avalanche Technology Inc. | MTJ MRAM with stud patterning |
| TWI553880B (zh) * | 2014-05-22 | 2016-10-11 | 群創光電股份有限公司 | 薄膜電晶體基板及其製作方法及顯示器 |
| US9806254B2 (en) * | 2015-06-15 | 2017-10-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | Storage device with composite spacer and method for manufacturing the same |
-
2015
- 2015-08-19 KR KR1020150116550A patent/KR102326547B1/ko active IP Right Grant
-
2016
- 2016-05-04 US US15/146,355 patent/US10056543B2/en active Active
-
2018
- 2018-07-26 US US16/045,824 patent/US10833250B2/en active Active
-
2020
- 2020-09-30 US US17/038,779 patent/US11462679B2/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130032775A1 (en) * | 2011-08-01 | 2013-02-07 | Kimihiro Satoh | MRAM with sidewall protection and method of fabrication |
| US20140087483A1 (en) * | 2012-09-25 | 2014-03-27 | Kabushiki Kaisha Toshiba | Manufacturing method of magnetoresistive effect element and manufacturing apparatus of magnetoresistive effect element |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018182663A1 (en) * | 2017-03-31 | 2018-10-04 | Intel Corporation | Spintronic memory with metal oxide cap layer |
| KR20190059214A (ko) * | 2017-11-22 | 2019-05-30 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 자기 랜덤 액세스 메모리 및 그 제조 방법 |
| US11189658B2 (en) | 2017-11-22 | 2021-11-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Magnetic random access memory and manufacturing method thereof |
| US11805658B2 (en) | 2017-11-22 | 2023-10-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Magnetic random access memory and manufacturing method thereof |
| KR20190135903A (ko) * | 2018-05-29 | 2019-12-09 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 스페이서를 포함한 mram mtj 최상부 전극과 금속층간 계면을 위한 기술들 |
| KR20200044298A (ko) * | 2018-10-19 | 2020-04-29 | 삼성전자주식회사 | 반도체 장치 |
| KR20210038821A (ko) * | 2019-09-30 | 2021-04-08 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | Mram을 위한 스페이서 방식 및 방법 |
| KR20210053230A (ko) * | 2019-10-30 | 2021-05-11 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 메모리 디바이스 형성을 위한 에칭 정지 층 |
Also Published As
| Publication number | Publication date |
|---|---|
| US11462679B2 (en) | 2022-10-04 |
| US20210083171A1 (en) | 2021-03-18 |
| US10056543B2 (en) | 2018-08-21 |
| US20180351080A1 (en) | 2018-12-06 |
| US10833250B2 (en) | 2020-11-10 |
| US20170054070A1 (en) | 2017-02-23 |
| KR102326547B1 (ko) | 2021-11-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102326547B1 (ko) | 자기 저항 메모리 장치 및 그 제조 방법 | |
| KR102101407B1 (ko) | 자기 저항 메모리 장치 및 그 제조 방법 | |
| US10193060B2 (en) | Magnetoresistive random access memory device and method of manufacturing the same | |
| US7622307B2 (en) | Semiconductor devices having a planarized insulating layer and methods of forming the same | |
| KR102575405B1 (ko) | 자기 저항 메모리 소자 및 그 제조 방법 | |
| KR101713871B1 (ko) | 자기 저항 메모리 장치 및 그 제조 방법 | |
| US10134980B2 (en) | Magnetoresistive random access memory device | |
| KR20150015920A (ko) | 자기 메모리 장치 및 그 제조 방법 | |
| US11758825B2 (en) | Method of manufacturing magnetoresistive random access memory device | |
| US20150188037A1 (en) | Magnetoresistive random access memory devices and methods of manufacturing the same | |
| KR20170082732A (ko) | 반도체 장치 및 이의 제조 방법 | |
| KR20150085911A (ko) | 자기 저항 메모리 장치 및 그 제조 방법 | |
| KR102237706B1 (ko) | 자기 메모리 장치 | |
| KR102482371B1 (ko) | Mtj 구조물 및 이를 포함하는 자기 저항 메모리 장치 | |
| KR20150015949A (ko) | 트랜지스터 및 이의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |