KR20210061870A - 자기 저항 메모리 소자 및 임베디드 소자 - Google Patents

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KR20210061870A
KR20210061870A KR1020190149919A KR20190149919A KR20210061870A KR 20210061870 A KR20210061870 A KR 20210061870A KR 1020190149919 A KR1020190149919 A KR 1020190149919A KR 20190149919 A KR20190149919 A KR 20190149919A KR 20210061870 A KR20210061870 A KR 20210061870A
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insulating layer
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김우진
김용재
이길호
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삼성전자주식회사
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Abstract

자기 저항 메모리 소자는 기판 상에 제1 층간 절연막이 구비된다. 상기 제1 층간 절연막을 관통하는 하부 전극 콘택들이 구비된다. 상기 하부 전극 콘택들 상에, 하부 전극, 자기터널접합(MTJ) 구조물 및 상부 전극이 적층되는 제1 구조물들이 각각 구비된다. 상기 제1 구조물들 및 제1 층간 절연막 상에, 상기 제1 구조물 사이의 갭을 채우는 제2 층간 절연막이 구비된다. 상기 제2 층간 절연막 상에, 상기 제2 층간 절연막과 직접 접촉하고, 상기 제2 층간 절연막보다 낮은 유전율을 갖는 제3 층간 절연막이 구비된다. 상기 제3 층간 절연막 및 제2 층간 절연막을 관통하여 상기 상부 전극과 접하는 비트 라인을 포함한다. 자기 저항 메모리 소자는 우수한 전기적 특성을 가질 수 있다.

Description

자기 저항 메모리 소자 및 임베디드 소자 {A MAGNETORESISTIVE RANDOM ACCESS DEVICE and A embedded device}
본 발명은 반도체 소자에 관한 것으로, 보다 자세하게는 자기 저항 메모리(Magnetoresistive Random Access Memory: MRAM)소자 및 자기 저항 메모리 및 로직 소자를 포함하는 임베디드 소자에 관한 것이다.
자기 저항 메모리 소자는 MTJ 구조물 및 상부 전극의 적층 구조물 및 상기 상부 전극과 전기적으로 연결되는 비트 라인이 구비될 수 있다. 상기 저항 메모리 소자가 고집적화됨에 따라, 상기 비트 라인들 사이의 기생 커패시턴스가 증가될 수 있다. 이에 따라, 상기 저항 메모리 소자의 동작 특성이 저하될 수 있다.
본 발명의 일 과제는 우수한 동작 특성을 갖는 자기 저항 메모리 소자를 제공하는 것이다.
본 발명의 일 과제는 우수한 동작 특성을 갖는 임베디드 소자를 제공하는 것이다.
상기한 일 과제를 달성하기 위한 예시적인 실시예들에 따른 자기 저항 메모리 소자는 기판 상에 제1 층간 절연막이 구비된다. 상기 제1 층간 절연막을 관통하는 하부 전극 콘택들이 구비된다. 상기 하부 전극 콘택들 상에, 하부 전극, 자기터널접합(MTJ) 구조물 및 상부 전극이 적층되는 제1 구조물들이 각각 구비된다. 상기 제1 구조물들 및 제1 층간 절연막 상에, 상기 제1 구조물 사이의 갭을 채우는 제2 층간 절연막이 구비된다. 상기 제2 층간 절연막 상에, 상기 제2 층간 절연막과 직접 접촉하고, 상기 제2 층간 절연막보다 낮은 유전율을 갖는 제3 층간 절연막이 구비된다. 상기 제3 층간 절연막 및 제2 층간 절연막을 관통하여 상기 상부 전극과 접하는 비트 라인을 포함한다.
상기한 일 과제를 달성하기 위한 예시적인 실시예들에 따른 자기 저항 메모리 소자는, 기판 상에 하부 층간 절연막 및 하부 배선이 구비된다. 상기 하부 층간 절연막 및 하부 배선 상에 제1 층간 절연막이 구비된다. 상기 제1 층간 절연막을 관통하는 하부 전극 콘택들이 구비된다. 상기 하부 전극 콘택들 상에, 하부 전극, 자기터널접합(MTJ) 구조물 및 상부 전극이 적층되는 제1 구조물들이 구비된다. 상기 제1 층간 절연막의 상부면과 상기 제1 구조물들 표면을 덮는 캡핑막이 구비된다. 상기 캡핑막 상에 상기 제1 구조물 사이의 갭을 채우고 산화물을 포함하는 제2 층간 절연막이 구비된다. 상기 제2 층간 절연막 상에 구비되고, 상기 제2 층간 절연막과 직접 접촉하고, 상기 제2 층간 절연막보다 낮은 유전율을 갖는 산화물을 포함하는 제3 층간 절연막이 구비된다. 상기 제3 층간 절연막, 제2 층간 절연막 및 캡핑막을 관통하여 상기 상부 전극과 접하는 비트 라인이 구비된다. 상기 제1 구조물들 사이에 배치되는 상기 제1 층간 절연막의 상부면에는 상기 제1 구조물들의 저면보다 낮은 리세스부를 포함한다.
상기한 일 과제를 달성하기 위한 예시적인 실시예들에 따른 임베디드 소자는, 제1 영역 및 제2 영역을 포함하는 기판 상에 제1 층간 절연막이 구비된다. 상기 제1 영역의 제1 층간 절연막을 관통하는 하부 전극 콘택들이 구비된다. 상기 하부 전극 콘택들 상에, 하부 전극, 자기터널접합(MTJ) 구조물 및 상부 전극이 적층되는 제1 구조물들이 구비된다. 상기 제1 및 제2 영역 상의 상기 제1 층간 절연막의 상부면과 상기 제1 구조물들 표면을 덮는 캡핑막이 구비된다. 상기 캡핑막 상에 상기 제1 구조물 사이의 갭을 채우고 산화물을 포함하는 제2 층간 절연막이 구비된다. 상기 제2 층간 절연막 상에, 상기 제2 층간 절연막과 직접 접촉하고, 상기 제2 층간 절연막보다 낮은 유전율을 갖는 산화물을 포함하는 제3 층간 절연막이 구비된다. 상기 제1 영역 상의 제3 층간 절연막 및 제2 층간 절연막을 관통하여 상기 상부 전극과 접하는 비트 라인이 구비된다. 상기 제2 영역 상의 제3 층간 절연막, 제2 층간 절연막, 캡핑막 및 제1 층간 절연막을 관통하는 비아 콘택이 구비된다.
상기 자기 저항 메모리 소자는 상기 비트 라인들 사이에서의 기생 커패시턴스가 감소될 수 있다. 따라서, 자기 저항 메모리 소자는 우수한 전기적 특성을 가질 수 있다.
도 1은 예시적인 실시예들에 따른 자기 저항 메모리 소자를 설명하기 위한 단면도이다.
도 2는 예시적인 실시예들에 따른 자기 저항 메모리 소자를 설명하기 위한 단면도이다.
도 3 내지 도 12는 예시적인 실시예들에 따른 자기 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 13은 예시적인 실시예들에 따른 자기 저항 메모리 소자 및 로직 소자를 포함하는 임베디드 소자를 설명하기 위한 단면도이다.
도 14 내지 도 18은 예시적인 실시예들에 따른 자기 저항 메모리 소자 및 로직 소자를 포함하는 임베디드 소자의 제조 방법을 설명하기 위한 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 자기 저항 메모리 소자를 설명하기 위한 단면도이다.
도 1을 참조하면, 상기 자기 저항 메모리 소자는 기판(100) 상에 제1 층간 절연막(106), 하부 전극 콘택(110), 하부 전극(112a), MTJ 구조물(136), 중간 전극(116a) 및 상부 전극(118a)이 구비될 수 있다. 또한, 캡핑막(140), 제2 층간 절연막(142), 제3 층간 절연막(144) 및 비트 라인(150)이 포함될 수 있다. 상기 자기 저항 메모리 소자는 하부 층간 절연막(102) 및 하부 배선(104)이 더 포함될 수 있다.
상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
상기 기판(100) 상에 회로 패턴들(도시안됨)이 구비될 수 있다. 상기 기판(100) 상에는 상기 회로 패턴들을 덮는 상기 하부 층간 절연막(102)이 구비될 수 있다.
예시적인 실시예에서, 상기 회로 패턴들은 트랜지스터 및 배선 등을 포함할 수 있다. 상기 하부 층간 절연막(102)은 실리콘 산화물을 포함할 수 있다.
상기 하부 층간 절연막(102)의 내부 및 상부에는 상기 하부 배선(104)이 구비될 수 있다.
예시적인 실시예에서, 적어도 일부의 하부 배선(104)의 상부면은 상기 하부 층간 절연막(102)의 상부면과 동일한 평면에 위치할 수 있다. 따라서, 상기 하부 층간 절연막(102)의 상부면에서 상기 하부 배선(104)의 상부면이 노출될 수 있다. 상기 하부 배선(104)은 베리어 금속 패턴(104a) 및 금속 패턴(104b)을 포함할 수 있다. 상기 베리어 금속 패턴(104a)은 예를 들어, 텅스텐 질화물, 탄탈륨 질화물, 티타늄 질화물 등과 같은 금속 질화물 및/또는 탄탈륨, 티타늄 등과 같은 금속을 포함할 수 있고, 상기 금속 패턴(104b)은 예를 들어, 텅스텐, 구리, 알루미늄 등을 포함할 수 있다.
상기 하부 배선(104) 상에 상기 제1 층간 절연막(106)이 구비될 수 있다. 상기 제1 층간 절연막(106)은 실리콘 산화물을 포함할 수 있다.
상기 제1 층간 절연막(106)을 관통하여 상기 하부 배선(104)의 상부면과 접촉하는 하부 전극 콘택(110)이 구비될 수 있다. 예시적인 실시예에서, 도시하지는 않았지만, 상기 하부 층간 절연막(102) 및 제1 층간 절연막(106) 사이에 식각 저지막이 더 구비될 수도 있다.
예시적인 실시예에서, 상기 하부 전극 콘택(110)은 제1 베리어 패턴(110a) 및 제1 도전 패턴(110b)을 포함할 수 있다. 상기 제1 베리어 패턴(110a)은 예를 들어, 텅스텐 질화물, 탄탈륨 질화물, 티타늄 질화물 등과 같은 금속 질화물 및/또는 탄탈륨, 티타늄 등과 같은 금속을 포함할 수 있고, 상기 제1 도전 패턴(110b)은 저저항을 갖는 금속 물질, 예를 들어, 텅스텐, 구리, 알루미늄 등을 포함할 수 있다.
상기 하부 전극 콘택(110) 상에는 제1 구조물(138)이 구비될 수 있다. 상기 제1 구조물(138)은 상기 하부 전극(112a), MTJ 구조물(136), 중간 전극(116a) 및 상부 전극(118a)이 순차적으로 적층된 필러 형상을 가질 수 있다.
일부 예시적인 실시예에서, 상기 제1 구조물(138)내에 상기 중간 전극이 포함되지 않을 수도 있다.
예시적인 실시예에서, 상기 제1 구조물(138)의 측벽은 하방으로 갈수록 폭이 증가되도록 경사를 가질 수 있다. 일부 실시예에서, 상기 제1 구조물(138)의 측벽은 수직일 수도 있다.
예시적인 실시예에서, 상기 제1 구조물(138)은 상기 하부 전극 콘택(110)의 상부면을 완전하게 덮으면서 상기 하부 전극 콘택(110)과 인접하는 제1 층간 절연막(106) 상에 구비될 수 있다.
상기 제1 구조물들(138) 사이에 배치되는 상기 제1 층간 절연막(106)의 상부면은 상기 하부 전극 콘택(110)의 상기 제1 구조물(138)의 저면보다 낮을 수 있다. 따라서, 상기 제1 구조물들(138) 사이에 배치되는 상기 제1 층간 절연막(106)의 상부면에는 리세스부를 포함할 수 있다.
상기 하부 전극(112a)은 티타늄, 탄탈륨 등과 같은 금속 또는 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물 중의 적어도 하나를 포함할 수 있다.
상기 MTJ 구조물(136)은 적층된 제1 자성 패턴(136a), 터널 베리어 패턴(136b) 및 제2 자성 패턴(136c)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 자성 패턴(136a)은 자화방향이 고정된 고정층으로 제공될 수 있다. 예시적인 실시예에서, 상기 제1 자성 패턴(136a)은 고정 패턴, 하부 강자성 패턴, 반강자성 커플링 스페이서 패턴, 상부 강자성 패턴을 포함할 수 있다. 이 때, 상기 고정 패턴은 예를 들어, 망간철(FeMn), 망간이리듐(IrMn), 망간백금(PtMn), 산화망간(MnO), 황화망간(MnS), 텔루르망간(MnTe), 불화망간(MnF2), 불화철(FeF2), 염화철(FeCl2), 산화철(FeO), 염화코발트(CoCl2), 산화코발트(CoO), 염화니켈(NiCl2), 산화니켈(NiO), 크롬(Cr) 등을 포함하도록 형성할 수 있다. 상기 상부 및 하부 강자성 패턴들은 예를 들어, 철(Fe), 니켈(Ni) 및 코발트(Co) 중 적어도 하나를 포함하는 강자성체를 포함하도록 형성할 수 있다. 상기 반강자성 커플링 스페이서 패턴은 예를 들어, 루테늄(Ru), 이리듐(Ir) 또는 로듐(Rh) 중 적어도 하나를 포함하도록 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 자성 패턴(136c)은 자화방향이 가변적인 자유층으로 제공될 수 있다. 이 경우, 제2 자성 패턴(136c)은 철(Fe), 코발트(Co), 니켈(Ni), 크롬(Cr), 백금(Pt) 등과 같은 강자성체를 포함할 수 있다. 제2 자성 패턴(136c)은 붕소(B) 또는 실리콘(Si)을 더 포함할 수도 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다. 예를 들면, 제2 자성 패턴(136c)은 CoFe, NiFe, FeCr, CoFeNi, PtCr, CoCrPt, CoFeB, NiFeSiB, CoFeSiB 등과 같은 복합 물질을 포함할 수 있다.
상기 터널 베리어 패턴(136b)은 제1 및 제2 자성 패턴들(136a, 136c) 사이에 배치될 수 있다. 이에 따라, 제1 및 제2 자성 패턴들(136a, 136c)은 서로 직접적으로 접촉하지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 터널 베리어 패턴(136b)은 절연성을 갖는 금속 산화물을 포함할 수 있다. 예를 들어, 상기 터널 베리어 패턴(136b)은 마그네슘 산화물(MgOx) 또는 알루미늄 산화물(AlOx)을 포함할 수 있다.
상기 중간 전극(116a)은 티타늄, 탄탈륨 등과 같은 금속 또는 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물 중의 적어도 하나를 포함할 수 있다.
상기 상부 전극(118a)은 텅스텐, 구리, 백금, 니켈, 은, 금 등을 포함할 수 있다. 일 예로, 상기 상부 전극(118a)은 텅스텐으로 형성될 수 있다.
상기 캡핑막(140)은 상기 제1 구조물(138) 및 상기 제1 층간 절연막(106)의 표면 상에 컨포멀하게 형성될 수 있다. 상기 캡핑막(140)은 실질적으로 균일한 두께를 가질 수 있다. 상기 캡핑막(140)은 상기 제1 구조물(138)의 측벽과 접촉하여 상기 제1 구조물(138)을 보호할 수 있다. 상기 캡핑막(140)은 예를들어, 실리콘 질화물 또는 실리콘 산 질화물을 포함할 수 있다.
상기 제1 층간 절연막(106) 상에 형성된 캡핑막(140)의 상부면은 상기 제1 구조물(138)의 저면보다 낮아서 리세스된 형상을 가질 수 있다. 즉, 상기 제1 층간 절연막 상부면의 리세스부에 의해, 상기 캡핑막(140) 상에도 리세스부가 포함될 수 있다. 상기 리세스부는 상기 리세스부의 최하부로부터 상기 제1 구조물(138)의 저면까지 제1 높이(t1)를 가질 수 있다.
상기 캡핑막(140) 상에는 상기 제2 층간 절연막(142)이 구비될 수 있다. 상기 제2 층간 절연막(142)의 상부면은 실질적으로 평탄할 수 있다.
상기 제2 층간 절연막(142)은 상기 제1 구조물(138)들 사이의 갭을 채울 수 있다. 상기 제2 층간 절연막(142)은 실리콘 산화물과 같은 산화물을 포함할 수 있다. 상기 제2 층간 절연막(142)은 제1 유전율을 가질 수 있고, 예를들어, 상기 제1 유전율은 3.9 이하일 수 있다.
상기 제2 층간 절연막(142)은 예를들어, HDP-CVD 공정을 통해 형성되는 실리콘 산화막을 포함할 수 있다. 상기 HDP-CVD 공정은 증착 및 일부 식각 공정이 반복적으로 수행되면서 막이 형성되므로, 목표한 두께 이상으로 막을 증착하는 경우 상기 막의 상부면은 높은 평탄도를 가질 수 있다.
예시적인 실시예에서, 상기 제1 구조물(138)의 저면으로부터 제2 층간 절연막(142)의 상부면까지의 높이(t2)는 상기 제1 높이(t1)의 2배보다 더 클 수 있다. 예시적인 실시예에서, 상기 제2 층간 절연막(142)의 상부면은 상기 제1 구조물(138)의 상부면보다 높을 수 있다.
상기 제2 층간 절연막(142) 상에 직접 접촉하는 상기 제3 층간 절연막(144)이 구비된다. 상기 제3 층간 절연막(144)은 상기 제2 층간 절연막(142)과 다른 증착 공정을 통해 형성되는 산화물을 포함할 수 있다.
예시적인 실시예에서, 상기 제3 층간 절연막(144)은 저유전막을 포함할 수 있다. 상기 제3 층간 절연막(144)은 상기 제1 유전율보다 낮은 제2 유전율을 가질 수 있다. 예를들어, 상기 제3 층간 절연막(144)은 대략 3.5 이하의 유전율을 가질 수 있다.
일 예로, 상기 제3 층간 절연막(144)은 실리콘 산화물, 플루오르화된 실리콘 산화물(SiOF), 탄소 도핑된 산화물등을 포함할 수 있다. 일 예로, 상기 제3 층간 절연막(144)은 다공성 산화물을 포함할 수 있다.
예시적인 실시예에서, 도시되지는 않았지만, 상기 제3 층간 절연막(144)은 복수의 저유전막들이 적층된 구조를 가질 수도 있다.
예시적인 실시예에서, 상기 캡핑막(140) 상에 형성되는 절연막들은 실리콘 질화물보다 낮은 유전율을 가질 수 있다. 상기 제2 층간 절연막(142) 및 제3 층간 절연막(144) 사이에는 예를들어, 실리콘 질화물을 포함하는 식각 저지막이 구비되지 않을 수 있다.
예시적인 실시예에서, 상기 제3 층간 절연막(144)의 높이(t4)는 상기 제1 구조물(138)의 최상부면 상에 위치하는 상기 제2 층간 절연막(142)의 높이(t3)보다 더 높을 수 있다. 그러나, 상기 제3 층간 절연막(144)의 높이는 이에 한정되지는 않는다.
상기 비트 라인(150)은 상기 제3 층간 절연막(144), 제2 층간 절연막(142) 및 상기 캡핑막(140)을 관통하여 상기 상부 전극(118a)과 접할 수 있다. 상기 비트 라인(150)은 상기 기판(100)의 상부면과 수평한 제1 방향으로 연장될 수 있다. 상기 비트 라인(150)의 저면은 상기 제1 방향으로 배치되는 복수의 상부 전극들(118a)과 접할 수 있다.
예시적인 실시예에서, 상기 비트 라인(150)은 상기 상부 전극(118a)의 상부면 및 상부 측벽과 접촉될 수 있다. 이 경우, 상기 상부 전극(118a)의 상부면 및 상부 측벽 상에는 캡핑막(140)이 형성되지 않을 수 있다. 상기 비트 라인(150)의 최하부면은 상기 상부 전극(118a)의 상부면보다 낮게 위치할 수 있다. 따라서, 상기 상부 전극(118a)은 상기 비트 라인(150)의 최하부면으로부터 돌출될 수 있다.
예시적인 실시예에서, 상기 비트 라인(150)의 하부 폭은 상기 상부 전극(118a)의 최상부의 폭보다 더 넓을 수 있다.
상기 비트 라인(150)은 제2 베리어 패턴(150a) 및 제2 금속 패턴(150b)을 포함할 수 있다.
상기 제2 베리어 패턴(150a)은 예를 들어, 텅스텐 질화물, 탄탈륨 질화물, 티타늄 질화물 등과 같은 금속 질화물 및/또는 탄탈륨, 티타늄 등과 같은 금속을 포함할 수 있고, 상기 제2 도전 패턴(150b)은 저저항을 갖는 금속 물질, 예를 들어, 텅스텐, 구리, 알루미늄 등을 포함할 수 있다.
상기 비트 라인들(150)의 사이에는 실리콘 산화물을 포함하는 제2 층간 절연막(142) 및 제3 층간 절연막(144)이 구비될 수 있다. 상기 비트 라인들(150)의 사이에는 예를들어 실리콘 질화물을 포함하는 식각 저지막이 구비되지 않을 수 있다.
이와 같이, 상기 비트 라인들(150) 사이에는 실리콘 산화물보다 높은 유전율을 가지는 절연 물질이 구비되지 않을 수 있다. 또한, 상기 비트 라인들(150) 사이에는 저유전율을 갖는 제3 층간 절연막(144)이 포함됨으로써, 상기 비트 라인들(150) 사이의 간격이 감소되더라도 상기 비트 라인들(150) 사이에서 기생 커패시턴스가 감소될 수 있다.
도 2는 예시적인 실시예들에 따른 자기 저항 메모리 소자를 설명하기 위한 단면도이다.
도 2는 비트 라인의 형상을 제외하고는 도 1에 도시된 자기 저항 메모리 소자와 동일하다. 그러므로, 비트 라인 부위에 대해서만 설명한다.
도 2를 참조하면, 상기 비트 라인(150)은 상기 상부 전극(118a)의 상부면과 접촉할 수 있다. 이 경우, 상기 상부 전극(118a)의 상부면에는 상기 캡핑막(140)이 형성되지 않을 수 있다. 상기 캡핑막(140)은 상기 제1 구조물(136)의 측벽 및 제1 층간 절연막(106)을 덮을 수 있다.
상기 비트 라인(150)의 최하부면은 상기 상부 전극(118a)의 상부면과 실질적으로 동일한 평면에 위치할 수 있다.
예시적인 실시예에서, 상기 비트 라인(150)의 하부 폭은 상기 상부 전극(118a)의 최상부의 폭과 동일하거나 더 좁은 폭을 가질 수 있다.
도 3 내지 도 12는 예시적인 실시예들에 따른 자기 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 기판(100) 상에 회로 패턴들(도시안됨)을 형성하고, 상기 회로 패턴들을 덮는 하부 층간 절연막(102)을 형성한다.
상기 하부 층간 절연막(102)의 상부에 트렌치를 형성하고, 상기 트렌치 내부에 하부 배선(104)을 형성한다. 상기 하부 배선(104)은 금속물질을 포함할 수 있다.
상기 하부 층간 절연막(102) 및 하부 배선(104) 상에 제1 층간 절연막(106)을 형성한다. 상기 제1 층간 절연막(106)을 관통하는 하부 전극 콘택(110)을 형성한다. 상기 하부 전극 콘택(110)은 상기 하부 배선(104)과 접촉할 수 있다.
예시적인 실시예에서, 도시하지는 않았지만, 상기 하부 층간 절연막(102) 및 제1 층간 절연막(106) 사이에 식각 저지막을 형성할 수 있다.
상기 하부 전극 콘택(110)을 형성하는 방법으로, 상기 제1 층간 절연막(106) 상에 식각 마스크(도시안됨)를 형성하고, 이를 식각 마스크로 사용하여 상기 제1 층간 절연막(106)을 건식 식각함으로써 콘택홀을 형성할 수 있다. 상기 건식 식각 공정은 예를 들어, 반응성 이온 식각 공정과 같은 화학적 식각 공정을 통해 수행할 수 있다.
상기 콘택홀의 표면 및 상기 제1 층간 절연막(106) 상에 제1 베리어막을 형성한다. 상기 제1 베리어막 상에 상기 콘택홀의 내부를 채우는 제1 도전막을 형성한다. 이 후, 상기 제1 층간 절연막(106)의 표면이 노출되도록 상기 제1 베리어막 및 제1 도전막을 평탄화하여, 상기 콘택홀 내부에 제1 베리어 패턴(110a) 및 제1 도전 패턴(110b)을 포함하는 상기 하부 전극 콘택(110)을 형성할 수 있다.
도 4를 참조하면, 상기 제1 층간 절연막(106) 및 하부 전극 콘택(110) 상에 하부 전극막(112), MTJ막(114) 및 중간 전극막(116)을 순차적으로 형성한다. 상기 중간 전극막(116) 상에, 상부 전극막(118) 및 접착막(120) 순차적으로 형성한다. 상기 접착막(120) 상에 마스크 패턴(130a)을 형성한다.
상기 MTJ막(114)은 적층된 제1 자성막(114a), 터널 베리어막(114b) 및 제2 자성막(114c)을 포함할 수 있다.
일부 예시적인 실시예에서, 상기 중간 전극막(116)은 형성되지 않을 수도 있다.
상기 접착막(120)은 상부에 마스크 패턴(130a)을 용이하게 접착시키기 위하여 제공될 수 있다. 예시적인 실시예에서, 상기 접착막(120)은 실리콘 질화물, 실리콘 산 질화물 등과 같은 질화물을 포함할 수 있다.
상기 마스크 패턴(130a)은 상기 하부 전극 콘택(110)과 대향하도록 배치될 수 있다. 상기 마스크 패턴(130a)은 필러 형상을 가질 수 있다. 예시적인 실시예에서, 복수개의 마스크 패턴들(130a)이 규칙적으로 배치될 수 있다. 예시적인 실시예에서, 상기 마스크 패턴(130a)은 실리콘 산화물을 포함할 수 있다.
도 5를 참조하면, 상기 마스크 패턴(130a)을 식각 마스크로 사용하여 상기 접착막(120) 및 상부 전극막(118)을 이방성 식각한다. 상기 이방성 식각 공정은 반응성 이온 식각(RIE, reactive ion etching) 공정을 포함할 수 있다. 상기 식각 공정을 수행하면, 상기 중간 전극막(116) 상에 상부 전극(118a) 및 접착막 패턴(120a)이 형성될 수 있다.
도시하지는 않았지만, 상기 식각 공정을 수행하는 동안, 상기 마스크 패턴(130a)의 전부 또는 일부가 제거될 수 있다.
도 6을 참조하면, 상기 상부 전극(118a), 접착막 패턴(120a) 및 마스크 패턴(130a)이 적층된 구조를 식각 마스크로 이용하여 상기 중간 전극막(116), MTJ막(114) 및 하부 전극막(112)을 순차적으로 식각한다. 계속하여, 상기 제1 층간 절연막(106)의 상부가 일부 식각되도록 오버 에치한다.
상기 식각 공정을 통해, 상기 제1 층간 절연막 상에는 하부 전극(112a), MTJ 구조물(136), 중간 전극(116a) 및 상부 전극(118a)의 적층되는 제1 구조물(138)이 형성될 수 있다. 또한, 상기 제1 구조물(138) 사이의 제1 층간 절연막(106)의 상부면에는 리세스부가 형성될 수 있다.
상기 제1 구조물(138)은 상기 하부 전극 콘택(110)과 접촉하는 필러 형상을 가질 수 있다. 상기 MTJ 구조물(136)은 순차적으로 적층된 제1 자성 패턴(136a), 터널 베리어 패턴(136b) 및 제2 자성 패턴(136c)을 포함할 수 있다.
예시적인 실시예에서, 상기 제1 구조물(138)의 측벽은 하방으로 갈수록 폭이 증가되도록 경사를 가질 수 있다. 일부 실시예에서, 상기 제1 구조물(138)의 측벽은 수직일 수도 있다.
상기 식각 공정에서, 상기 마스크 패턴(130a) 및 접착막 패턴(120a)은 모두 제거될 수 있다. 예시적인 실시예에서, 상기 상부 전극(118a)의 상부도 일부 식각될 수 있다.
상기 식각 공정에서, 상기 제1 층간 절연막(106)의 상부를 일부 식각함으로써, 상기 제1 구조물(138)이 노드 분리되지 않는 불량이 감소될 수 있다. 상기 식각 공정을 수행하면, 상기 제1 구조물(138)의 사이의 상기 제1 층간 절연막(106)의 상부면의 높이는 상기 제1 구조물(138)의 저면보다 낮을 수 있다.
상기 식각 공정은 이온빔 식각(IBE) 공정과 같은 물리적 식각 공정을 포함할 수 있다. 일 예로, 상기 식각 공정은 아르곤 이온 스퍼터링 방식의 식각을 포함할 수 있다. 예시적인 실시예에서, 상기 식각 공정은 식각 소스로 사용되는 이온빔의 입사각을 변경시키면서 수행할 수 있다.
구체적으로, 상기 중간 전극막(116), MTJ막(114) 및 하부 전극막(112)을 식각하여 상기 막들을 분리시키는 제1 식각 공정을 수행한다. 상기 제1 식각 공정은 예를들어, 기판(100) 상부 표면에 대해 70도 이상의 고각으로 이온빔이 입사될 수 있다. 상기 제1 식각 공정을 수행할 때 스퍼터링된 금속성 물질들이 패터닝된 구조물의 측벽에 재증착될 수 있다. 따라서, 상기 제1 식각 공정을 수행하여 패터닝한 이 후에 상기 재증착된 금속 물질을 제거하기 위한 제2 식각 공정을 더 수행할 수 있다. 상기 제2 식각 공정은 예를들어, 상기 기판(100) 상부 표면에 대해 70도 이하의 저각으로 이온빔이 입사될 수 있다.
이와같이, 상기 제1 및 제2 식각 공정에서 상기 이온빔은 상기 기판(100) 상부 표면에 대해 각도를 가지면서 노출된 막들의 상부면으로 입사될 수 있다.
도 7을 참조하면, 상기 제1 구조물(138) 및 제1 층간 절연막(106)의 표면 상에 컨포멀하게 캡핑막(140)을 형성한다. 상기 캡핑막(140)은 상기 제1 구조물(138) 및 제1 층간 절연막(106)의 상부면을 덮을 수 있다.
예시적인 실시예에서, 상기 캡핑막(140)은 균일한 두께를 가지면서 형성될 수 있다. 상기 캡핑막(140)은 상기 제1 구조물(138)에 포함되는 MTJ 구조물(136)의 측벽을 보호할 수 있다.
예시적인 실시예에서, 상기 캡핑막(140)은 원자층 적층법 또는 화학 기상 증착법으로 형성할 수 있다. 상기 캡핑막(140)은 예를들어, 실리콘 질화물을 포함할 수 있다.
예시적인 실시예에서, 상기 제1 층간 절연막(106) 상에 형성된 캡핑막(140)의 상부면은 상기 제1 구조물(138)의 저면보다 낮아서, 리세스된 형상을 가질 수 있다. 즉, 상기 제1 층간 절연막의 상부면의 리세스부에 의해, 상기 캡핑막(140) 상에도 리세스부가 형성될 수 있다. 상기 리세스부는 상기 리세스부의 최하부로부터 상기 제1 구조물(138)의 저면까지 제1 높이(t1)를 가질 수 있다.
도 8을 참조하면, 상기 캡핑막(140) 상에 제2 층간 절연막(142)을 형성한다. 상기 제2 층간 절연막(142)은 상기 제1 구조물(138)들 사이의 갭을 채우도록 형성할 수 있다. 상기 제2 층간 절연막(142)은 실리콘 산화물과 같은 산화물을 포함할 수 있다. 상기 제2 층간 절연막(142)은 제1 유전율을 가질 수 있다.
상기 제2 층간 절연막(142)은 갭필 특성이 우수하면서도 하부 구조와 상관없이 막의 상부면이 평탄하게 형성되는 증착 공정을 통해 형성할 수 있다. 또한, 상기 제2 층간 절연막(142)을 형성하는 동안, 하부의 MTJ 구조물(136)의 특성이 변화되지 않아야 한다. 따라서, 상기 제2 층간 절연막(142)의 증착 공정은 약500℃이하의 공정에서 수행되어야 하며, 바람직하게는 400℃이하의 공정에서 수행될 수 있다.
예시적인 실시예에서, 상기 제2 층간 절연막(142)은 HDP-CVD 공정을 통해 형성되는 실리콘 산화막을 포함할 수 있다. 상기 HDP-CVD 공정은 증착 및 일부 식각 공정이 반복적으로 수행되면서 막이 형성되므로, 목표한 두께 이상으로 막을 증착하는 경우 상기 막의 상부면은 높은 평탄도를 가질 수 있다.
예시적인 실시예에서, 상기 제1 구조물(138)의 저면으로부터 제2 층간 절연막(142)의 상부면까지의 높이(t2)는 상기 제1 높이(t1)의 2배보다 더 클 수 있다.
예시적인 실시예에서, 상기 제2 층간 절연막(142)의 상부면은 상기 제1 구조물(138)의 상부면보다 높을 수 있다.
상기 제2 층간 절연막(142)의 상부면이 평탄하게 형성되므로, 별도의 평탄화 공정을 수행하지 않을 수 있다.
도 9를 참조하면, 상기 제2 층간 절연막(142) 상에 직접 접촉하는 제3 층간 절연막(144)을 형성한다.
상기 제3 층간 절연막(144)은 상기 제2 층간 절연막(142)과 다른 증착 공정을 통해 형성되는 산화물을 포함할 수 있다.
예시적인 실시예에서, 상기 제3 층간 절연막(144)은 저유전막을 포함할 수 있다. 상기 제3 층간 절연막(144)은 상기 제1 유전율보다 낮은 제2 유전율을 가질 수 있다.
일 예로, 상기 제3 층간 절연막(144)은 실리콘 산화물, 플루오르화된 실리콘 산화물(SiOF), 탄소 도핑된 산화물등을 포함할 수 있다. 일 예로, 상기 제3 층간 절연막(144)은 다공성 산화물을 포함할 수 있다.
예시적인 실시예에서, 도시되지는 않았지만, 상기 제3 층간 절연막(144)은 복수의 저유전막들을 적층하여 형성될 수도 있다.
상기 제3 층간 절연막(144)이 상기 제2 층간 절연막(142)보다 저유전율을 가지므로, 상기 제3 층간 절연막(144)의 높이가 증가될수록 후속 공정에서 형성되는 비트 라인들 사이에서의 기생 커패시턴스가 감소될 수 있다.
예시적인 실시예에서, 상기 제3 층간 절연막(144)의 높이(t4)는 상기 제1 구조물(138)의 최상부면 상에 위치하는 상기 제2 층간 절연막(142)의 높이(t3)보다 더 높을 수 있다. 따라서, 상기 기생 커패시턴스의 감소 효과가 커질 수 있다. 그러나, 상기 제3 층간 절연막(144)의 높이는 이에 한정되지는 않는다.
도 10을 참조하면, 상기 제3 층간 절연막(144), 제2 층간 절연막(142) 및 캡핑막(140)을 식각하여 상기 상부 전극(118a)을 노출하는 트렌치(146)를 형성할 수 있다.
상기 트렌치(146)는 상기 기판(100) 상부면과 수평한 제1 방향으로 연장되는 라인 형상을 가질 수 있다. 따라서, 상기 트렌치(146)의 저면에는 상기 제1 방향으로 복수의 상부 전극들이 노출될 수 있다.
예시적인 실시예에서, 상기 트렌치(146)의 하부 폭은 상기 상부 전극(118a)의 최상부 폭보다 더 넓을 수 있다. 이 경우, 상기 트렌치(146)를 형성하는 공정에서, 상기 상부 전극(118a)의 상부면 및 상기 상부 전극(118a)의 상부 측벽 상에 형성되는 캡핑막(140)까지 일부 제거될 수 있다. 따라서, 상기 트렌치(146)의 저면에는 상기 상부 전극(118a)의 상부면 및 상부 측벽이 노출될 수 있다. 또한, 상기 트렌치(146)의 저면으로부터 상기 상부 전극(118a)의 상부가 돌출될 수 있다.
일부 실시예에서, 도 11을 참조하면, 상기 트렌치(146)의 하부 폭은 상기 상부 전극(118a)의 최상부 폭과 동일하거나 더 좁을 수 있다. 이 경우, 상기 트렌치(146)를 형성하는 공정에서, 상기 상부 전극(118a)의 상부면 상에 형성되는 캡핑막(140)이 제거될 수 있다. 따라서, 상기 트렌치(146)의 저면에는 상기 상부 전극(118a)의 상부면이 노출될 수 있다. 도 11에 도시된 것과 같이, 상기 트렌치(146)를 형성하는 경우, 후속의 비트 라인 형성 공정을 통해 도 2에 도시된 자기 저항 메모리 소자가 제조될 수 있다.
도 12를 참조하면, 상기 트렌치(146) 내부에 비트 라인(150)을 형성할 수 있다. 상기 비트 라인(150)은 제2 베리어 패턴(150a) 및 제2 금속 패턴(150b)을 포함할 수 있다.
예시적인 실시예에서, 상기 비트 라인(150)은 상기 상부 전극(118a)의 상부면 및 측벽과 접촉될 수 있다. 상기 비트 라인(150)의 최하부면은 상기 상부 전극(118a)의 상부면보다 낮게 위치할 수 있다. 따라서, 상기 상부 전극(118a)은 상기 비트 라인(150)의 최하부면으로부터 돌출될 수 있다.
예시적인 실시예에서, 상기 비트 라인(150)의 하부 폭은 상기 상부 전극(118a)의 최상부의 폭보다 더 넓을 수 있다.
이와 같이, 상기 비트 라인들(150) 사이에는 실리콘 산화물보다 높은 유전율을 가지는 절연 물질, 예를들어 실리콘 질화물이 구비되지 않을 수 있다. 또한, 상기 비트 라인들 사이에 저유전막이 포함됨으로써, 상기 비트 라인들 사이의 기생 커패시턴스가 감소될 수 있다.
도 13은 예시적인 실시예들에 따른 자기 저항 메모리 소자 및 로직 소자를 포함하는 임베디드 소자를 설명하기 위한 단면도이다.
도 13을 참조하면, 기판(100)은 저항 메모리가 형성되는 제1 영역 및 로직 회로들이 형성되는 제2 영역이 포함될 수 있다.
상기 제1 영역의 기판(100) 상에는 자기 저항 메모리 소자가 형성될 수 있다. 예시적인 실시예에서, 도시된 것과 같이, 상기 제1 영역의 기판(100) 상에는 도 2에 도시된 자기 저항 메모리 소자가 형성될 수 있다. 일부 실시예에서, 상기 제1 영역의 기판(100) 상에는 도 1에 도시된 자기 저항 메모리 소자가 형성될 수 있다.
상기 제2 영역의 기판(100) 상에는 로직 소자를 구성하는 회로 패턴들(도시안됨)이 형성될 수 있다.
상기 제2 영역의 기판(100) 상에 상기 제1 영역의 기판(100) 상에 형성되는 일부 구성요소들이 동일하게 형성될 수 있다. 예시적인 실시예에서, 상기 제2 영역의 기판(100) 상에 상기 하부 층간 절연막(102), 하부 배선(104), 제1 층간 절연막(106), 캡핑막(140), 제2 층간 절연막(142) 및 제3 층간 절연막(144)이 형성될 수 있다. 상기 하부 층간 절연막(102), 하부 배선(104), 제1 층간 절연막(106), 캡핑막(140), 제2 층간 절연막(142) 및 제3 층간 절연막(144)은 도 1을 참조로 설명한 것들과 각각 동일할 수 있다.
상기 제2 영역의 기판(100) 상에는 로직 소자들이 형성되므로, 상기 하부 전극 콘택(110) 및 제1 구조물(138)이 포함되지 않을 수 있다. 그러므로, 상기 캡핑막(140), 제2 층간 절연막(142) 및 제3 층간 절연막(144)의 상부면은 실질적으로 평탄할 수 있다. 또한, 상기 제2 영역의 기판(100) 상에는 상기 비트 라인(150)이 포함되지 않을 수 있다.
상기 제1 및 제2 영역의 기판(100) 상에 형성된 제3 층간 절연막(144) 및 비트 라인(150) 상에는 제4 층간 절연막(160)이 형성될 수 있다. 상기 제4 층간 절연막(160)은 실리콘 산화물을 포함할 수 있다.
상기 제2 영역의 기판(100) 상에는 상기 제4 층간 절연막(160), 제3 층간 절연막(144), 제2 층간 절연막(142), 캡핑막(140) 및 제1 층간 절연막(106)을 관통하여 상기 하부 배선(104)과 접촉하는 비아 콘택(162)이 구비될 수 있다. 도시하지는 않았지만, 상기 비아 콘택(162) 상에 상부 배선들이 더 구비될 수 있다.
상기 제2 영역의 기판(100)에서, 상기 캡핑막(140) 상에는 제2 층간절연막(142), 제3 층간 절연막(144) 및 제4 층간 절연막(160)이 구비된다. 상기 캡핑막(140) 상에 형성되는 절연막들은 실리콘 질화물보다 낮은 유전율을 가질 수 있다. 상기 제2 층간 절연막(142) 및 제3 층간 절연막(144) 사이에는 예를들어, 실리콘 질화물을 포함하는 식각 저지막이 구비되지 않을 수 있다.
따라서, 상기 캡핑막(140) 상에 위치하는 상기 비아 콘택들(162) 사이와 비트 라인(150) 사이에는 실리콘 산화물보다 높은 유전율을 가지는 절연 물질이 구비되지 않을 수 있다. 또한, 상기 비아 콘택들(162) 사이 및 비트 라인(150) 사이에는 저유전율을 갖는 제3 층간 절연막(144)이 포함됨으로써, 상기 비아 콘택들(162) 사이 및 비트 라인(150) 사이에서 기생 커패시턴스가 감소될 수 있다. 그러므로, 상기 자기 저항 메모리 및 로직 소자의 동작 특성이 향상될 수 있다.
도 14 내지 도 18은 예시적인 실시예들에 따른 자기 저항 메모리 소자 및 로직 소자를 포함하는 임베디드 소자의 제조 방법을 설명하기 위한 단면도이다.
도 14를 참조하면, 제1 영역 및 제2 영역을 포함하는 기판(100) 상에 회로 패턴들을 형성하고, 상기 회로 패턴들을 덮는 하부 층간 절연막(102)을 형성한다. 상기 하부 층간 절연막(102) 내에 하부 배선들(104)을 형성한다.
상기 하부 층간 절연막(102) 및 하부 배선(104) 상에 제1 층간 절연막(106)을 형성한다.
상기 제1 영역의 기판(100) 상에 형성되는 제1 층간 절연막(106)을 관통하는 하부 전극 콘택(110)을 형성한다. 따라서, 상기 하부 전극 콘택(110)은 상기 제1 영역의 기판(100) 상에만 형성될 수 있다.
상기 하부 전극 패턴(110)은 상기 하부 배선(104)과 접촉할 수 있다. 예시적인 실시예에서, 도시하지는 않았지만, 상기 하부 층간 절연막(102) 및 제1 층간 절연막(106) 사이에 식각 저지막을 형성할 수 있다.
이 후, 상기 제1 층간 절연막(106) 및 하부 전극 콘택(110) 상에 하부 전극막(112), MTJ막(114) 및 중간 전극막(116)을 순차적으로 형성한다. 상기 중간 전극막(116) 상에, 상부 전극막(118) 및 접착막(120) 순차적으로 형성한다. 상기 접착막(120) 상에 마스크 패턴(130a)을 형성한다.
상기 마스크 패턴(130a)은 상기 하부 전극 콘택(110)과 대향하도록 배치될 수 있다. 따라서, 상기 마스크 패턴(130a)은 상기 제1 영역의 기판(100) 상에만 형성될 수 있다.
도 15를 참조하면, 상기 마스크 패턴(130a)을 식각 마스크로 사용하여 상기 접착막(120) 및 상부 전극막(118)을 이방성 식각하여 접착막 패턴 및 상부 전극(118a)을 형성한다. 상기 상부 전극(118a), 접착막 패턴 및 마스크 패턴이 적층된 구조를 식각 마스크로 이용하여 상기 중간 전극막(116), MTJ막(114) 및 하부 전극막(112)을 순차적으로 식각한다. 계속하여, 상기 제1 층간 절연막(106)의 상부가 식각되도록 오버 에치한다. 상기 식각 공정은 도 5 및 도 6을 참조로 설명한 것과 실질적으로 동일할 수 있다.
상기 식각 공정을 통해, 상기 제1 영역의 기판(100) 상에는 제1 층간 절연막(106) 상에는 하부 전극(112a), MTJ 구조물(136), 중간 전극(116a) 및 상부 전극(118a)의 적층되는 제1 구조물(138)이 형성될 수 있다.
상기 제2 영역의 기판(100) 상의 상기 중간 전극막(116), MTJ막(114) 및 하부 전극막(112)은 모두 제거될 수 있다. 따라서, 상기 제2 영역의 기판(100)에는 상기 제1 층간 절연막(106)의 상부면이 노출될 수 있다.
상기 식각 공정에서, 상기 제1 층간 절연막(106)의 상부를 일부 식각함으로써, 상기 제1 구조물(138)이 노드 분리되지 않는 불량이 감소될 수 있다. 상기 식각 공정을 수행하면, 상기 제1 영역의 기판(100)에서, 상기 제1 구조물(138)의 사이의 상기 제1 층간 절연막(106)의 상부면의 높이는 상기 제1 구조물(138)의 저면보다 낮을 수 있다. 따라서, 상기 제1 제1 구조물(138)의 사이의 상기 제1 층간 절연막(106)의 상부면에는 리세스부가 형성될 수 있다. 또한, 상기 제2 영역의 기판(100)에 형성되는 제1 층간 절연막(106)의 상부면은 평탄한 형상을 가질 수 있다.
도 16을 참조하면, 상기 제1 구조물(138) 및 제1 층간 절연막(106)의 표면 상에 컨포멀하게 캡핑막(140)을 형성한다. 상기 캡핑막(140)은 상기 제1 구조물(138) 및 제1 층간 절연막(106)의 상부면을 덮을 수 있다.
예시적인 실시예에서, 상기 제1 영역의 기판(100) 상에 형성된 상기 제1 층간 절연막(106) 상의 캡핑막(140)의 상부면은 상기 제1 구조물(138)의 저면보다 낮아서, 리세스된 형상을 가질 수 있다. 따라서, 상기 캡핑막(140) 상에는 리세스부가 포함될 수 있다. 상기 리세스부는 상기 리세스부의 최하부로부터 상기 제1 구조물(138)의 저면까지 제1 높이를 가질 수 있다. 한편, 상기 제2 영역의 기판(100) 상에 형성되는 캡핑막(140)의 상부면은 평탄한 형상을 가질 수 있다.
상기 캡핑막(140) 상에 제2 층간 절연막(142)을 형성한다. 상기 제2 층간 절연막(142)은 상기 제1 구조물(138)들 사이의 갭을 채우도록 형성할 수 있다. 상기 제2 층간 절연막(142)은 실리콘 산화물과 같은 산화물을 포함할 수 있다. 상기 제2 층간 절연막(142)은 제1 유전율을 가질 수 있다.
상기 캡핑막(140) 및 제2 층간 절연막(142)을 형성하는 공정은 도 7 및 도 8을 참조로 설명한 것과 실질적으로 동일할 수 있다.
도 17을 참조하면, 상기 제2 층간 절연막(142) 상에 직접 접촉하는 제3 층간 절연막(144)을 형성한다. 상기 제3 층간 절연막(144)은 상기 제2 층간 절연막(142)과 다른 증착 공정을 통해 형성되는 산화물을 포함할 수 있다.
예시적인 실시예에서, 상기 제3 층간 절연막(144)은 저유전막을 포함할 수 있다. 상기 제3 층간 절연막(144)은 상기 제1 유전율보다 낮은 제2 유전율을 가질 수 있다.
상기 제3 층간 절연막(144)을 형성하는 공정은 도 9를 참조로 설명한 것과 실질적으로 동일할 수 있다.
상기 제3 층간 절연막(144), 제2 층간 절연막(142) 및 캡핑막(140)을 식각하여 상기 상부 전극(118a)의 상부를 노출하는 트렌치를 형성할 수 있다. 또한, 트렌치 내부에 비트 라인(150)을 형성할 수 있다. 상기 비트 라인(150)은 제2 베리어 패턴(150a) 및 제2 금속 패턴(150b)을 포함할 수 있다.
예시적인 실시예에서, 상기 트렌치를 형성하는 공정은 도 11을 참조로 설명한 것과 실질적으로 동일할 수 있다. 이 경우, 후속 공정을 통해 상기 제1 영역의 기판(100) 상에는 도 2에 도시된 것과 같은 자기 저항 메모리 소자가 형성될 수 있다.
일부 예시적인 실시예에서, 상기 트렌치를 형성하는 공정은 도 10을 참조로 설명한 것과 실질적으로 동일할 수 있다. 이 경우, 후속 공정을 통해 상기 제1 영역의 기판(100) 상에는 도 1에 도시된 것과 같은 자기 저항 메모리 소자가 형성될 수 있다.
도 18을 참조하면, 상기 제3 층간 절연막(144) 상에 제4 층간 절연막(160)을 형성한다. 이 후, 상기 제2 영역의 기판(100) 상의 제4 층간 절연막(160), 제3 층간 절연막(144), 제2 층간 절연막(142), 캡핑막(140) 및 제1 층간 절연막(106)을 식각하여 상기 하부 배선(104)을 노출하는 비아홀을 형성할 수 있다. 상기 비아홀 내부에 비아 콘택(162)을 형성한다.
상기 비아 콘택(162)을 형성하기 위하여, 상기 비아홀의 표면 및 제4 층간 절연막(160) 상에 베리어막을 형성하고, 상기 베리어막 상에 상기 비아홀 내부를 채우는 금속막을 형성한다. 이 후, 상기 제4 층간 절연막(160)의 표면이 노출되도록 상기 베리어막 및 금속막을 평탄화하여, 상기 비아홀 내부에 상기 비아 콘택(162)을 형성한다. 따라서, 상기 비아 콘택(162)은 제3 베리어 패턴(162a) 및 제3 금속 패턴(162b)을 포함할 수 있다.
상기 공정을 수행하면, 자기 저항 메모리 소자 및 로직 소자를 포함하는 임베디드 소자를 형성할 수 있다. 상기 임베디드 소자는 상기 캡핑막(140) 상에 위치하는 상기 비아 콘택들(162) 사이와 비트 라인들(150) 사이에는 실리콘 산화물보다 높은 유전율을 가지는 절연 물질이 구비되지 않을 수 있다. 따라서, 상기 비아 콘택들(162) 사이 및 비트 라인들(150) 사이에서 기생 커패시턴스가 감소될 수 있다.
본 발명의 각 실시예들의 자기 저항 메모리 소자는 모바일 기기, 메모리 카드, 컴퓨터 등의 전자 제품에 포함되는 메모리로 사용될 수 있다.
100 : 기판 102 : 하부 층간 절연막
104 : 하부 배선 106 : 제1 층간 절연막
110 : 하부 전극 콘택 112a : 하부 전극
116a : 중간 전극 118a :상부 전극
136 : MTJ 구조물 138 : 제1 구조물
140 :캡핑막 142 : 제2 층간 절연막
144 : 제3 층간 절연막 150 : 비트 라인
160 : 제4 층간 절연막 162 : 비아 콘택

Claims (20)

  1. 기판 상에 구비되는 제1 층간 절연막;
    상기 제1 층간 절연막을 관통하는 하부 전극 콘택들;
    상기 하부 전극 콘택들 상에 각각 구비되고, 하부 전극, 자기터널접합(MTJ) 구조물 및 상부 전극이 적층되는 제1 구조물들;
    상기 제1 구조물들 및 제1 층간 절연막 상에, 상기 제1 구조물 사이의 갭을 채우는 제2 층간 절연막;
    상기 제2 층간 절연막 상에 구비되고, 상기 제2 층간 절연막과 직접 접촉하고, 상기 제2 층간 절연막보다 낮은 유전율을 갖는 제3 층간 절연막; 및
    상기 제3 층간 절연막 및 제2 층간 절연막을 관통하여 상기 상부 전극과 접하는 비트 라인을 포함하는 자기 저항 메모리 소자.
  2. 제1항에 있어서, 상기 제1 구조물들 사이에 배치되는 상기 제1 층간절연막의 상부면에는 상기 제1 구조물들의 저면보다 낮은 리세스부를 포함하는 자기 저항 메모리 소자.
  3. 제2항에 있어서, 상기 제1 구조물의 저면으로부터 상기 제2 층간 절연막의 상부면까지의 높이는 상기 제1 층간 절연막의 상기 리세스부 최하부로부터 상기 제1 구조물까지의 높이의 2배보다 더 큰 자기 저항 메모리 소자.
  4. 제1항에 있어서, 상기 제2 층간 절연막과 상기 제3 층간 절연막은 서로 다른 증착 공정을 통해 형성된 산화물인 자기 저항 메모리 소자.
  5. 제1항에 있어서, 상기 제2 층간 절연막은 HDP-CVD 공정을 통해 형성된 실리콘 산화물인 자기 저항 메모리 소자.
  6. 제1항에 있어서, 상기 제3 층간 절연막은 실리콘 산화물, 플루오르화된 실리콘 산화물(SiOF) 또는 탄소 도핑된 산화물을 포함하는 자기 저항 메모리 소자.
  7. 제1항에 있어서, 상기 제3 층간 절연막의 높이는 상기 제1 구조물의최상부면 상에 위치하는 제2 층간 절연막의 높이보다 더 높은 자기 저항 메모리 소자.
  8. 제1항에 있어서, 상기 제1 층간 절연막의 상부면과 상기 제1 구조물들 표면을 덮는 캡핑막을 더 포함하는 자기 저항 메모리 소자.
  9. 제8항에 있어서, 상기 캡핑막은 실리콘 질화물 또는 실리콘 산질화물을 포함하는 자기 저항 메모리 소자.
  10. 제1항에 있어서, 상기 비트 라인은 금속을 포함하는 자기 저항 메모리 소자.
  11. 기판 상에 구비되는 하부 층간 절연막 및 하부 배선;
    상기 하부 층간 절연막 및 하부 배선 상에 구비되는 제1 층간 절연막;
    상기 제1 층간 절연막을 관통하는 하부 전극 콘택들;
    상기 하부 전극 콘택들 상에 각각 구비되고, 하부 전극, 자기터널접합(MTJ) 구조물 및 상부 전극이 적층되는 제1 구조물들;
    상기 제1 층간 절연막의 상부면과 상기 제1 구조물들 표면을 덮는 캡핑막;
    상기 캡핑막 상에 상기 제1 구조물 사이의 갭을 채우고 산화물을 포함하는 제2 층간 절연막;
    상기 제2 층간 절연막 상에 구비되고, 상기 제2 층간 절연막과 직접 접촉하고, 상기 제2 층간 절연막보다 낮은 유전율을 갖는 산화물을 포함하는 제3 층간 절연막; 및
    상기 제3 층간 절연막, 제2 층간 절연막 및 캡핑막을 관통하여 상기 상부 전극과 접하는 비트 라인을 포함하고,
    상기 제1 구조물들 사이에 배치되는 상기 제1 층간 절연막의 상부면에는 상기 제1 구조물들의 저면보다 낮은 리세스부를 포함하는 자기 저항 메모리 소자.
  12. 제11항에 있어서, 상기 제1 구조물의 저면으로부터 상기 제2 층간 절연막의 상부면까지의 높이는 상기 제1 층간 절연막의 상기 리세스부 최하부로부터 상기 제1 구조물까지의 높이의 2배보다 더 큰 자기 저항 메모리 소자.
  13. 제11항에 있어서, 상기 제2 층간 절연막과 상기 제3 층간 절연막은 서로 다른 증착 공정을 통해 형성된 산화물인 자기 저항 메모리 소자.
  14. 제11항에 있어서, 상기 제3 층간 절연막의 높이는 상기 제1 구조물의최상부면 상에 위치하는 제2 층간 절연막의 높이보다 더 높은 자기 저항 메모리 소자.
  15. 제1 영역 및 제2 영역을 포함하는 기판 상에 구비되는 제1 층간 절연막;
    상기 제1 영역의 제1 층간 절연막을 관통하는 하부 전극 콘택들;
    상기 하부 전극 콘택들 상에 각각 구비되고, 하부 전극, 자기터널접합(MTJ) 구조물 및 상부 전극이 적층되는 제1 구조물들;
    상기 제1 및 제2 영역 상의 상기 제1 층간 절연막의 상부면과 상기 제1 구조물들 표면을 덮는 캡핑막;
    상기 캡핑막 상에 상기 제1 구조물 사이의 갭을 채우고 산화물을 포함하는 제2 층간 절연막;
    상기 제2 층간 절연막 상에 구비되고, 상기 제2 층간 절연막과 직접 접촉하고, 상기 제2 층간 절연막보다 낮은 유전율을 갖는 산화물을 포함하는 제3 층간 절연막;
    상기 제1 영역 상의 제3 층간 절연막 및 제2 층간 절연막을 관통하여 상기 상부 전극과 접하는 비트 라인; 및
    상기 제2 영역 상의 제3 층간 절연막, 제2 층간 절연막, 캡핑막 및 제1 층간 절연막을 관통하는 비아 콘택을 포함하는 임베디드 소자.
  16. 제15항에 있어서, 상기 제2 층간 절연막과 상기 제3 층간 절연막은 서로 다른 증착 공정을 통해 형성된 산화물인 임베디드 소자.
  17. 제15항에 있어서, 상기 제2 층간 절연막은 HDP-CVD 공정을 통해 형성된 실리콘 산화물인 임베디드 소자.
  18. 제15항에 있어서, 상기 제3 층간 절연막의 높이는 상기 제1 구조물의최상부면 상에 위치하는 제2 층간 절연막의 높이보다 더 높은 임베디드 소자.
  19. 제15항에 있어서, 상기 제1 구조물들 사이에 배치되는 상기 제1 층간절연막의 상부면에는 상기 제1 구조물들의 저면보다 낮은 리세스부를 포함하는 임베디드 소자.
  20. 제15항에 있어서, 상기 비트 라인 및 비아 콘택은 각각 금속을 포함하는 임베디드 소자.
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