CN117413627A - 具有低电阻率自旋霍尔效应（she）写入线的自旋轨道扭矩（sot）磁阻随机存取存储器（mram） - Google Patents

具有低电阻率自旋霍尔效应（she）写入线的自旋轨道扭矩（sot）磁阻随机存取存储器（mram） Download PDF

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Abstract

本发明的实施例包括一种用于制造磁阻随机存取存储器(MRAM)结构的方法以及所得到的结构。在具有多个嵌入触点(220)的层间介电层(210)上形成第一类型的金属(1220)，其中，第一类型的金属表现出自旋霍尔效应(SHE)特性。在所述第一类型的金属上形成至少一个自旋轨道扭矩(SOT)MRAM单元。通过使所述第一类型的金属的暴露部分凹陷来创建围绕所述至少一个SOT‑MRAM单元的一个或多个凹陷。在所述一个或多个凹部中形成第二类型金属(1210)，其中所述第二类型金属具有比所述第一类型金属低的电阻率。

Description

具有低电阻率自旋霍尔效应(SHE)写入线的自旋轨道扭矩 (SOT)磁阻随机存取存储器(MRAM)
背景技术
本发明总体上涉及磁阻随机存取存储器(MRAM)器件和制造领域，并且更具体地涉及利用由多种金属形成的自旋霍尔效应(SHE)线的自旋轨道扭矩(SOT)MRAM器件的制造。
MRAM是在磁域中存储数据的一种类型的非易失性随机存取存储器(RAM)。与常规RAM技术不同，MRAM中的数据不被存储为电荷或电流，而是通过由薄绝缘层分开的两个铁磁板形成的磁性存储元件，每个铁磁板可保持磁化。两个板中的一个是设置为特定极性的永磁体。可以改变另一板的磁化以匹配外部场的磁化以存储存储器。
自旋转扭矩MRAM(STT-MRAM)是具有接近零泄漏功耗的非易失性存储器，这是优于基于电荷的存储器(如静态RAM(SRAM)和动态RAM(DRAM))的主要优点。STT-MRAM是使用自旋对准(例如，极化)的电子来直接扭矩的双端子器件。具体地，如果流入层中的电子必须链接它们的自旋，则这将产生将传递到附近层的扭矩。这降低了写入单元所需的电流量，使其与读取过程大致相同。
自旋轨道扭矩(SOT)MRAM分离存储器的读取和写入路径。SOT-MRAM器件的特征在于通过在相邻的SOT层中注入平面内电流来完成所述自由磁性层的切换，与STT-MRAM不同，在所述STT-MRAM中，所述电流被垂直地注入到所述磁隧道结(MTJ)中并且通过相同的路径执行所述读取和写入操作。
发明内容
本发明的实施例包括一种用于制造磁阻随机存取存储器(MRAM)结构的方法以及所得到的结构。在具有多个嵌入触点的层间介电层上形成第一类型的金属，其中，第一类型的金属表现出自旋霍尔效应(SHE)特性。在所述第一类型的金属上形成至少一个自旋轨道扭矩(SOT)MRAM单元。通过使所述第一类型的金属的暴露部分凹陷来创建围绕所述至少一个SOT-MRAM单元的一个或多个凹陷。在所述一个或多个凹部中形成第二类型金属，其中所述第二类型金属具有比所述第一类型金属低的电阻率。
本发明的实施例还包括用于制造MRAM结构和所产生的结构的另一种方法。在具有多个嵌入式触点的层间电介质层上形成第一类型的金属，其中，所述第一类型的金属表现出自旋霍尔效应(SHE)特性。在所述第一类型金属上图案化硬掩模层，使得所述第一类型金属的一个或多个部分暴露。去除所述第一类型金属的所述暴露的一个或多个部分。在移除所述第一类型的金属的位置处形成牺牲电介质层，使得所述牺牲电介质层的所述顶表面与所述第一类型的金属的所述顶表面共面。形成至少一个SOT-MRAM单元，使得所述至少一个SOT-MRAM单元的自由层与所述第一类型的金属接触。形成至少一个自旋轨道扭矩(SOT)MRAM单元，使得所述至少一个SOT-MRAM单元的自由层与所述第一类型的金属接触。在所述一个或多个凹部中形成第二类型的金属，其中所述第二类型的金属具有比所述第一类型的金属低的电阻率。
根据本发明的方面，提供了一种磁阻随机存取存储器(MRAM)结构，包括：包括交替类型金属的写入线，其中：所述交替类型的金属中的第一类型的金属表现出自旋霍尔效应(SHE)特性；以及所述交替类型的金属中的第二类型的金属具有比所述第一类型的金属低的电阻率；在所述写入线的顶部上的自旋轨道扭矩(SOT)MRAM单元，其中，所述SOT-MRAM单元的自由层与所述第一类型的金属接触。
根据本发明的另一方面，提供了一种方法，该方法包括：在具有多个嵌入式触点的层间电介质层上形成第一类型的金属，其中，所述第一类型的金属表现出自旋霍尔效应(SHE)特性；在所述第一类型的金属上形成至少一个自旋轨道扭矩(SOT)MRAM单元；通过使所述第一类型的金属的暴露部分凹陷来创建围绕所述至少一个SOT-MRAM单元的一个或多个凹陷；以及在所述一个或多个凹部中形成第二类型的金属，其中所述第二类型的金属具有比所述第一类型的金属低的电阻率。
根据本发明的另一方面，提供了一种方法，该方法包括：在具有多个嵌入式触点的层间电介质层上形成第一类型的金属，其中，所述第一类型的金属表现出自旋霍尔效应(SHE)特性；在所述第一类型金属上图案化硬掩模层，使得所述第一类型金属的一个或多个部分暴露；去除所述第一类型金属的所述暴露的一个或多个部分；在移除所述第一类型的金属的位置处形成牺牲电介质层，使得所述牺牲电介质层的所述顶表面与所述第一类型的金属的所述顶表面共面；形成至少一个自旋轨道扭矩(SOT)MRAM单元，使得所述至少一个SOT-MRAM单元的自由层与所述第一类型的金属接触；通过去除所述牺牲电介质层来产生一个或多个凹陷；以及在所述一个或多个凹部中形成第二类型金属，其中所述第二类型金属具有比所述第一类型金属低的电阻率。
附图说明
图1示出了根据本发明的实施例的自旋轨道扭矩(SOT)磁阻随机存取存储器(MRAM)器件的简化结构的俯视图，该器件限定了取向并且识别了其他图基于其取向的平面。
图2A示出了根据本发明的实施例的结构的沿着图1的截面线A的截面视图，并且图2B示出了沿着图1的截面线B的截面视图，该结构包括层间电介质(ILD)和其上可以制造本发明的实施例的嵌入式触点。
图3A示出了根据本发明的实施例的工艺的沿着图1的截面线A的截面视图，并且图3B示出了工艺的沿着图1的截面线B的截面视图，该工艺形成自旋霍尔效应(SHE)金属层。
图4A示出了根据本发明的实施例的工艺的沿着图1的截面线A的截面视图，并且图4B示出了工艺的沿着图1的截面线B的截面图，该工艺形成硬掩模层并且随后去除SHE金属层的多个部分以便对SHE金属线进行图案化。
图5A示出了根据本发明的实施例的工艺的沿着图1的截面线A的截面视图，并且图5B示出了工艺的沿着图1的截面线B的截面视图，该工艺沉积附加的ILD材料以占据先前由SHE金属层占据的区域。
图6A示出了根据本发明的实施例的工艺的沿着图1的截面线A的截面视图，并且图6B示出了工艺的沿着图1的截面线B的截面视图，该工艺沉积磁性隧道结(MTJ)堆叠。
图7A示出了根据本发明的实施例的工艺的沿着图1的截面线A的截面视图，并且图7B示出了工艺的沿着图1的截面线B的截面视图，该工艺在MTJ叠置体内形成凹陷以创建多个分离的MTJ叠置体和电介质间隔体材料层的形成。
图8A示出了根据本发明的实施例的工艺的沿着图1的截面线A的截面图，图8B示出了工艺的沿着图1的截面线B的截面图，该工艺去除电介质间隔体材料层的部分。
图9A示出了根据本发明的实施例的工艺的沿着图1的截面线A的截面视图，并且图9B示出了工艺的沿着图1的截面线B的截面视图，该工艺去除SHE金属层的多个部分以产生由ILD层包围的凹陷。
图10A示出了根据本发明的实施例的工艺的沿着图1的截面线A的截面视图，并且图10B示出了工艺的沿着图1的截面线B的截面视图，该工艺用于在凹陷内沉积低电阻率金属。
图11A示出了根据本发明的实施例的工艺的沿着图1的截面线A的截面视图，并且图11B示出了工艺的沿着图1的截面线B的截面视图，该工艺形成附加ILD以及在该附加ILD内的触点。
图12A示出了根据本发明的实施例的替代性实施例的沿着图1的截面线A的截面视图，并且图12B示出了替代性实施例的沿着图1的截面线B的截面视图，该替代性实施例包括SHE写入线，该SHE写入线的临界尺寸小于(多个)MTJ叠置体的临界尺寸。
图13A示出了根据本发明的实施例的工艺的沿着图1的截面线A的截面视图，并且图13B示出了工艺的沿着图1的截面线B的截面视图，该工艺形成硬掩模层并随后去除SHE金属层的多个部分。
图14A示出了根据本发明的实施例的工艺的沿着图1的截面线A的截面视图，并且图14B示出了工艺的沿着图1的截面线B的截面视图，该工艺形成牺牲电介质层。
图15A示出了根据本发明的实施例的工艺的沿着图1的截面线A的截面视图，并且图15B示出了工艺的沿着图1的截面线B的截面视图，该工艺沉积MTJ叠置体。
图16A示出了根据本发明的实施例的工艺的沿着图1的截面线A的截面视图，并且图16B示出了工艺的沿着图1的截面线B的截面视图，该工艺在MTJ叠置体内形成凹陷，以创建多个分离的MTJ叠置体，并且形成电介质间隔体材料。
图17A根据本发明的实施例示出了工艺的沿着图1的截面线A的截面视图，并且图17B示出了工艺的沿着图1的截面线B的截面图，该工艺去除电介质间隔体材料的多个部分。
图18A示出了根据本发明的实施例的工艺的沿着图1的截面线A的截面视图，并且图18B示出了工艺的沿着图1的截面线B的截面视图，该工艺去除牺牲电介质材料。
图19A示出根据本发明的实施例的工艺的沿着图1的截面线A的截面图，图19B示出工艺的沿着图1的截面线B的截面图，该工艺沉积低电阻率金属。
图20A示出了根据本发明的实施例的工艺的沿着图1的截面线A的截面视图，并且图20B示出了工艺的沿着图1的截面线B的截面视图，该工艺形成附加ILD以及在该附加ILD中的多个触点。
具体实施方式
本发明的实施例认识到，自旋扭矩磁阻随机存取存储器(STT-MRAM)是将一个路径用于读取和写入两者的双端子器件。本发明的实施例认识到，具有单个读/写路径可能损害读可靠性，并且写电流可能在器件的磁隧道结(MTJ)上施加应力，导致存储器单元的时间相关的降级。本发明的实施例认识到，自旋轨道扭矩(SOT)磁阻随机存取存储器(MRAM)器件将存储器的读和写路径分开，从而改善器件耐久性和读稳定性。然而，SOT-MRAM的器件面积通常大于STT-MRAM。本发明的实施例认识到，将多个MRAM单元集成在同一自旋霍尔效应(SHE)写入线上以在单元之间共享驱动晶体管改善了集成密度，但是带来了问题，诸如(i)增加两个驱动晶体管之间的线的总长度，(ii)SHE写入线需要使用表现出SHE特性的重金属(例如，钨(W)、钽(Ta)、铂(Pt)、钯(Pd)、金-钨合金(AuW))通过增加与本征MTJ TMR串联的更重要的寄生电阻形成，所述SHE特性具有比标准的线中间(MOL)/线后端(BEOL)金属(例如，铜(Cu)、钴(Co)、钌(Ru))更高的电阻率，导致整体SHE写入线电阻率增加，并且因此导致每单位单元的平均功耗增加以及位单元隧道磁阻(TMR)(即，读取裕度)劣化。
本发明的实施例描述了一种SOT-MRAM器件，该器件将多个MRAM单元集成在由多种金属形成的SHE线上以便减小电阻率。更具体来说，SHE线包含展现SHE性质的第一类型金属，所述第一类型金属与每一MRAM单元的自由层直接接触，同时包含与第一类型金属接触的MRAM单元之间的低电阻率金属。
本文公开了所要求保护的结构和方法的详细实施例；然而，应当理解的是，所公开的实施例仅仅是对所要求保护的结构和方法的展示，这些结构和方法可以按不同形式实施。此外，结合各种实施方式给出的每个实例旨在是说明性的而非限制性的。此外，附图不一定按比例绘制，可以放大一些特征以示出特定部件的细节。因此，本文所公开的具体结构和功能细节不应被解释为限制性的，而仅仅是用于教导本领域技术人员以不同方式采用本公开的方法和结构的代表性基础。还应注意，相同和对应的元件由相同的附图标记指代。
在以下描述中，阐述了许多具体细节，如具体结构、部件、材料、尺寸、处理步骤和技术，以便提供对本申请的不同实施例的理解。然而，本领域普通技术人员将理解，可以在没有这些具体细节的情况下实践本申请的不同实施例。在其他情况下，为了避免使本申请模糊，未详细描述众所周知的结构或者处理步骤。
说明书中对“一个实施例”、“实施例”、“示例实施例”等的引用指示所描述的实施例可以包括特定特征、结构或特性。此外，这样的短语不一定指相同的实施方式。进一步，当结合实施例描述特定特征、结构或特性时，认为结合其他实施例(无论是否明确描述)影响这样的特征、结构或特性在本领域技术人员的知识范围内。
出于下文描述的目的，术语“上”、“右”、“左”、“竖直”、“水平”、“顶部”、“底部”及其派生词将涉及如在附图中定向的所公开的结构和方法。术语“覆盖”、“顶部”、“定位在…上”或“定位在…顶部”意指第一元件(如第一结构)存在于第二元件(如第二结构)上，其中中间元件(如界面结构)可以存在于第一元件与第二元件之间。术语“直接接触”是指诸如第一结构的第一元件和诸如第二结构的第二元件在两个元件的界面处没有任何中间导电、绝缘或半导体层的情况下连接。
将理解的是，当作为层、区域或衬底的元件被称为在另一元件“上”或“上方”时，该元件可以直接在该另一元件上，或者还可以存在中间元件。相反，当元件被称为“直接在另一元件上”或“直接在另一元件上”时，则不存在中间元件。还应当理解的是，当元件被称为在另一元件“之下”或“之下”时，其可以直接在另一元件之下或之下，或者可以存在中间元件。相反，当元件被称为“直接在另一元件下方”或“直接在另一元件下方”时，则不存在中间元件。
每个参考数字可以单独地或集体地指代物品作为一组。例如，MRAM110可以指代单个MRAM结构110或多个MRAM结构110。
现在将参考附图详细描述本发明。
图1示出了SOT-MRAM器件的简化结构的俯视图。如所描绘的，SOT-MRAM器件选择性地排除存在于由本发明的实施例所描述的最终结构中的金属线和电介质层，以便允许MRAM110、SHE线120和电介质层130的可见性。触点140被描绘为表示触点140的一般形状的虚线，并且该虚线指示触点140在SHE线120之下。此外，应当注意，尽管SHE线120被描绘为一个实心结构，但是本发明的实施例的更详细的描绘将SHE线120描绘为由不同类型的材料构成的结构。图1还包括截面线A和截面线B。截面线A和截面线B各自对应于在随后的附图中用于描述根据本发明的实施例的制造方法和所得结构的横截面视图。例如，图2A是沿截面线A的截面图，图2B是沿截面线B的截面图。应注意，截面线A和截面线B是出于建立视图关于整体结构的定向的目的而提供的，并且本文描述的其他附图不一定对应于图1中描绘的实际结构。
图2A示出了根据本发明的实施例的制造步骤的沿着图1的截面线A的截面图并且图2B示出了根据本发明的实施例的制造步骤的沿着图1的截面线B的截面视图。图2A和2B示出了包括在层间电介质(ILD)210中形成的触点220的器件的起始结构。触点220可以表示到中间制程(MOL)或后端制程(BEOL)层级号“x”处的驱动晶体管的写入位线的连接。
ILD210可以是非晶态固体材料，例如二氧化硅(SiO2)未掺杂的硅酸盐玻璃(USG)、氟硅酸盐玻璃(FSG)、硼磷硅酸盐玻璃(BPSG)、旋转低k电介质层、化学气相沉积(CVD)低k电介质层或其任何组合。如贯穿本申请使用的术语“低k”表示具有小于二氧化硅的介电常数的介电材料。在另一实施例中，诸如旋转玻璃(SOG)的自平面化材料或者诸如SiLKTM的旋转低k电介质材料可以被用作ILD 210。将自平面化电介质材料用作ILD 210可以避免执行后续平面化步骤的需要。
在一些实施例中，可以利用包括例如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、蒸发或旋涂的沉积工艺在衬底(未示出)上形成ILD210。在一些实施例中，特别是当非自平面化电介质材料被用作ILD210时，平面化工艺或回蚀工艺在提供ILD210的电介质材料的沉积之后。
可以通过去除ILD210的多个部分以形成触点沟槽来在ILD210中形成触点220。可以基于触点220的期望尺寸和位置在ILD210中形成触点沟槽。
在本发明的实施例中，每个触点沟槽可以通过蚀刻工艺或选择性蚀刻工艺形成，该选择性蚀刻工艺从该沟槽内的ILD210选择性地去除ILD材料。在一些实施例中，可以使用诸如反应离子蚀刻(RIE)的各向异性蚀刻来执行该蚀刻。在蚀刻每个触点沟槽之前，可以将掩蔽材料(未示出)施加到器件的顶部，该掩蔽材料抵抗蚀刻并且可以用于形成触点沟槽的期望形状，例如图1和2A中描绘的形状。在一些实施例中，掩模材料可以是已经使用光刻法图案化的光致抗蚀剂。
在形成触点沟槽之后，可以通过例如在触点沟槽中沉积金属层来形成触点220。可以利用任何已知的沉积工艺，包括例如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、物理气相沉积(PVD)、溅射、原子层沉积(ALD)或其他类似的沉积工艺。触点220可以由金属形成，例如钨、钽、铪、锆、铌、钛、氮化钛、铜或包含碳的合金。在沉积用于形成触点220的触点金属之后，化学机械平坦化(CMP)可以用于去除在ILD210的顶部处停止的过量触点材料，使得触点220的顶表面与ILD210的顶表面共面。
图3A示出了根据本发明的实施例的制造步骤的沿着图1的截面线A的截面图并且图3B示出了根据本发明的实施例的制造步骤的沿着图1的截面线B的截面视图。图3A和3B示出了SHE金属层310的形成。
SHE金属层310可以通过任何已知的沉积工艺形成，包括例如CVD、PECVD、PVD、溅射、ALD或其他类似的沉积工艺。SHE金属层310可以由诸如钨(W)、钽(Ta)、铂(Pt)、钯(Pd)、金-钨合金(AuW)之类的重金属或合金形成，所述重金属或合金表现出具有比标准生产线中间(MOL)/生产线后端(BEOL)金属(例如，铜(Cu)、钴(Co)、钌(Ru))更高的电阻率的SHE属性。
图4A示出了根据本发明的实施例的制造步骤的沿着图1的截面线A的截面图并且图4B示出了根据本发明的实施例的制造步骤的沿着图1的截面线B的截面视图。图4A和4B示出了形成硬掩模层410以及随后去除SHE金属层310的部分以图案化期望的SHE金属线。
硬掩模层410可以是任何硬掩模材料，例如像二氧化硅和/或氮化硅。可以通过任何合适的沉积工艺(例如，化学气相沉积(CVD)或等离子体增强化学气相沉积(PECVD))通过形成覆盖材料层来形成硬掩模层410。
在形成硬掩模层410之后，可以使用光刻和蚀刻来对硬掩模层410进行图案化，从而使得SHE金属层310的多个部分的顶表面被暴露(未示出)。通常，由SHE金属层310组成的期望的SHE金属线具有沿着对应于图1的截面线B的平面的宽度，该宽度小于ILD210的宽度。因此，基于SHE金属线的期望宽度对硬掩模层410进行图案化。
图4A和4B还示出了通过去除SHE金属层310的未被硬掩模层410保护的物理暴露部分来从SHE金属层310形成SHE金属线。
SHE金属层310的未被硬掩模层410覆盖的部分的去除可以利用各向异性蚀刻工艺执行，例如反应离子蚀刻(RIE)。SHE金属层310的保留部分对应于器件的期望SHE线的尺寸。
图5A示出了根据本发明的实施例的制造步骤的沿着图1的截面线A的截面图并且图5B示出了根据本发明的实施例的制造步骤的沿着图1的截面线B的截面图。图5A和5B示出了沉积附加的ILD材料以占据先前由SHE金属层310(见图3-4)占据的区域。
可以利用包括例如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、蒸发或旋涂的沉积工艺来形成ILD210的附加部分。在一些实施例中，特别是当非自平面化电介质材料被用作ILD210时，平面化工艺或回蚀工艺在提供ILD210的电介质材料的沉积之后。通常，ILD210的附加部分将具有与ILD210相同的材料并且可以是先前关于ILD210描述的材料中的任何材料。
在沉积用于形成ILD210的附加部分的材料之后，化学机械平面化(CMP)可以用于去除在SHE金属层310的顶部处停止的过量材料，从而使得ILD210的顶表面与SHE金属层310的顶表面共面。
图6A示出了根据本发明的实施例的制造步骤的沿着图1的截面线A的截面图并且图6B示出了根据本发明的实施例的制造步骤的沿着图1的截面线B的截面视图。图6A和6B示出了MTJ堆叠的沉积。MTJ是由被薄绝缘体分隔开的两个铁磁体组成的部件。
本发明的实施例中利用的MTJ叠置体包括参考层630和自由层610，它们是铁磁体、由隧穿势垒620分隔开，隧穿势垒620是薄绝缘体层，电子可以通过该薄绝缘体层从一个铁磁层量子机械地隧穿到另一个铁磁层中。金属硬掩模640充当MTJ堆叠的上部触点，并且SHE金属层310充当下部触点。参考层630的磁化是固定的，而自由层610的磁化方向可以在两种状态(即，与参考层630的磁化方向平行和反平行)之间切换。然后将这些不同的状态映射到零和一。
自由层610沉积在SHE金属层310和ILD210的顶表面上。自由层610可以通过任何已知的沉积工艺形成，包括例如CVD、PECVD、PVD、溅射、ALD或其他类似的沉积工艺。自由层610可以由任何铁磁材料或合金形成，诸如但不限于NiFe、NiFeCo、CoFe、CoFeB、Co、Ni、Cu、Ta、Ti、Zr、Au、Ru、Cr、Pt、CoPt、CoCrPt、FeNi、FeTa、FeTaCr、FeAl、FeZr、NiFeCr或NiFeX。通常，自由层610包括能够改变磁化状态的铁磁层。在一些实施例中，自由层610是包括多个铁磁和耦合子层的复合自由层。
隧穿势垒620沉积在自由层610的顶表面上。隧穿势垒620可以通过任何已知的沉积工艺形成，包括例如CVD、PECVD、PVD、溅射、ALD或其他类似的沉积工艺。隧穿势垒620可以由氧化物材料或其他合适的电绝缘体形成。隧穿势垒620可以由例如氧化镁(MgO)或氧化铝(Al2O3)形成。隧穿势垒620通常非常薄，通常仅几纳米厚，使得电子可以从一个铁磁体(例如，自由层610)隧穿至下一个(例如，参考层630)。
参考层630沉积在隧穿势垒620的顶表面上。参考层630可以通过任何已知的沉积工艺形成，包括例如CVD、PECVD、PVD、溅射、ALD或其他类似的沉积工艺。参考层630可以由铁磁材料形成，诸如在讨论自由层610时列出的铁磁材料。通常，参考层630包括具有固定磁化状态的铁磁层。在一些实施例中，参考层630由多个子层组成，所述多个子层创建具有高磁能势垒的固定磁化方向的磁工程结构。例如，参考层630可以包括与合成反铁磁性(SAF)层耦合的基准磁性层。薄的耦合层可以位于所述基准磁性层与所述SAF层之间。
金属硬掩模640沉积在参考层630的顶表面上。金属硬掩模640可以通过任何已知的沉积工艺形成，包括例如CVD、PECVD、PVD、溅射、ALD或其他类似的沉积工艺。金属硬掩模640可以由诸如例如钨、钽、铪、锆、铌、钛、氮化钛、铜或包含碳的合金的金属形成。
对于图6A和6B中沉积和描绘的每一层，必要时，CMP可以用于去除任何过量材料。
图7A示出了根据本发明的实施例的制造步骤的沿着图1的截面线A的截面图并且图7B示出了根据本发明的实施例的制造步骤的沿着图1的截面线B的截面视图。图7A和7B示出了在MTJ叠置体内形成凹陷，以创建多个分离的MTJ叠置体和形成电介质间隔体材料层710。
通过去除包括图6A和6B的原始MTJ堆叠的层的未受硬掩模(未描绘)保护的物理暴露部分来形成MTJ堆叠。一般而言，可以沉积和蚀刻硬掩模层，类似于参见图4所讨论的，并对硬掩模层进行图案化，使得硬掩模下方的区域对应于图7A和7B所示的MTJ叠层。在一些实施例中，图7A和7B中所描绘的MTJ叠置体从顶视图看是圆形的(例如，如图1中所描绘的)，并且因此，每个MTJ叠置体在其总体形状上是圆柱形的。在该步骤期间，在本发明的实施例中，还可以去除SHE金属层310的一部分。
MTJ叠置体的未被硬掩模(未示出)覆盖的部分(即，自由层610、隧穿势垒620、参考层630和金属硬掩模640)的去除可以利用各向异性蚀刻工艺来执行，所述各向异性蚀刻工艺诸如例如离子束蚀刻(IBE)或反应离子蚀刻(RIE)或IBE和RIE两者的组合。如图7A和7B中所描绘的，MTJ堆叠的部分的去除(例如，蚀刻)向下延伸到SHE金属层310中以确保完全蚀刻自由层610。剩余部分被称为MTJ堆叠并且每个对应于单独的MRAM单元。
在一些实施例中，如图7A和7B所示，包括MTJ堆叠的层(即，自由层610、隧穿势垒620、参考层630和金属硬掩模640)中的每一个的侧壁是垂直对准的。
图7A和7B还示出了电介质间隔体材料层710的形成以封装MTJ叠置体并且使MTJ叠置体更好地彼此隔离。电介质间隔体材料层710存在于MTJ叠置体的暴露的侧壁和最顶面上以及SHE金属层310的暴露的表面上。
电介质间隔体材料层710可以通过首先提供电介质间隔体材料并且然后蚀刻该电介质间隔体材料而形成在暴露的表面上。可以在本发明的实施例中采用的电介质间隔体材料的示例是氮化硅。一般而言，电介质间隔体材料层710包括任何电介质间隔体材料，包括例如电介质氮化物、电介质氧化物、和/或电介质氧氮化物。更具体而言，电介质间隔体材料层710可以是例如SiBCN、SiBN、SiOCN、SiON、SiCO或SiC。在一个示例中，电介质间隔体材料由诸如SiO2的非导电低电容电介质材料组成。
可以通过包括例如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、或物理气相沉积(PVD)的沉积工艺来提供提供电介质间隔体材料层710的电介质间隔体材料。用于提供电介质间隔体材料层710的蚀刻可以包括干法蚀刻工艺，诸如例如反应离子蚀刻。
图8A示出了根据本发明的实施例的制造步骤的沿着图1的截面线A的截面图并且图8B根据本发明的实施例的制造步骤的示出了沿着图1的截面线B的截面视图。图8A和8B示出了电介质间隔体材料层710的水平部分的去除。更具体地，去除SHE金属层310和金属硬掩模640的顶表面上的电介质间隔体材料的部分，使得电介质间隔体材料层710的剩余部分存在于MTJ叠置体中的每个MTJ叠置体的侧壁上。可以利用诸如反应离子蚀刻(RIE)的定向或各向异性蚀刻工艺来去除电介质间隔体材料层710。在一个示例中，气体团簇离子束蚀刻(IBE)可以用于从SHE金属层310和金属硬掩模640的顶表面去除电介质间隔体材料层710。从SHE金属层310和金属硬掩模640的顶表面去除电介质间隔体材料层710重新暴露了SHE金属层310和金属硬掩模710的顶表面。
图9A示出了根据本发明的实施例的制造步骤的沿着图1的截面线A的截面图并且图9B示出了根据本发明的实施例的制造步骤的沿着图1的截面线B的截面视图。图9A和9B示出了去除SHE金属层310的暴露部分以创建由ILD210包围的凹陷。
在本发明的实施例中，可以通过选择性地去除SHE金属层310的选择性蚀刻工艺来去除SHE金属层310的暴露部分。SHE金属层310的部分的去除可以暴露ILD210。选择性蚀刻工艺可以是湿法或干法蚀刻。在一些实施例中，可以使用诸如反应离子蚀刻(RIE)的各向异性蚀刻来执行该蚀刻。可以使用选择性地影响SHE金属层310的一个或多个蚀刻工艺来执行蚀刻。如果必要，可以在蚀刻之前将掩蔽材料(未示出)施加到MTJ堆叠的顶部，使得只有SHE金属层310的暴露部分受到蚀刻工艺的影响。在一些实施例中，掩模材料可以是已经使用光刻法图案化的光致抗蚀剂。
图10A示出了根据本发明的实施例的制造步骤的沿着图1的截面线A的截面图并且图10B示出了根据本发明的实施例的制造步骤的沿着图1的截面线B的截面视图。图10A和10B示出了在去除SHE金属层310(见图9A和9B)的部分之后产生的凹陷内沉积低电阻率金属层1010。
低电阻率金属层1010可以通过任何已知的沉积工艺形成，包括例如CVD、PECVD、PVD、溅射、ALD或其他类似的沉积工艺。低电阻率金属层1010可由任何低电阻率金属形成，例如钌(Ru)或铜(Cu)。通常，低电阻率金属层1010由具有比SHE金属层310中所使用的金属更低的电阻率的一种金属构成。低电阻率金属层1010可以形成在凹陷中，使得低电阻率金属层1010的顶表面与SHE金属层310的顶表面基本上共面。在一些实施例中，在沉积提供低电阻率金属层1010的材料之后，进行回蚀处理。
图11A示出了根据本发明的实施例的制造步骤的沿着图1的截面线A的截面图并且图11B示出了根据本发明的实施例的制造步骤的沿着图1的截面线B的截面视图。图11A和11B示出了ILD1110和触点1120的形成。触点1120可以表示到中间制程(MOL)或后端制程(BEOL)层级号“x+1”的MRAM器件的读取位线的连接。
ILD1110可以与ILD210相同或类似的材料。通常，ILD1110可以是非结晶固体材料，例如二氧化硅(SiO2)未掺杂的硅酸盐玻璃(USG)、氟硅酸盐玻璃(FSG)、硼磷硅酸盐玻璃(BPSG)、旋转低k电介质层、化学气相沉积(CVD)低k电介质层或者其任何组合。在另一实施例中，诸如旋转玻璃(SOG)的自平面化材料或者诸如SiLKTM的旋转低k电介质材料可以用作ILD 1110。使用自平面化电介质材料作为ILD 1110可以避免执行后续平面化步骤的需要。
在一些实施例中，ILD1110是利用沉积工艺形成的，该沉积工艺包括例如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、蒸发或旋涂。在一些实施例中，特别是当非自平面化电介质材料被用作ILD 1110时，平面化工艺或回蚀工艺在提供ILD 1110的电介质材料的沉积之后。
可以通过去除ILD 1110的多个部分以形成触点沟槽而在ILD 1110中形成触点1120。可以基于触点1120的期望尺寸和位置在ILD1110中形成触点沟槽。
在本发明的实施例中，可以通过蚀刻工艺或选择性蚀刻工艺来形成每个触点沟槽，该选择性蚀刻工艺从沟槽内的ILD1110选择性地去除ILD材料。在一些实施例中，可以使用诸如RIE的各向异性蚀刻来执行该蚀刻。可以在蚀刻每个触点沟槽之前将掩蔽材料(未示出)施加到器件的顶部，该掩蔽材料抵抗蚀刻并且可以用于形成触点沟槽的期望形状，例如图1、图11A和图11B中描绘的形状。在一些实施例中，掩模材料可以是已经使用光刻法图案化的光致抗蚀剂。
在创建触点沟槽之后，可以通过例如在触点沟槽中沉积金属层来形成触点1120。可以利用任何已知的沉积工艺，包括例如CVD、PECVD、PVD、溅射、ALD或其他类似的沉积工艺。触点1120可由金属形成，例如钨、钽、铪、锆、铌、钛、氮化钛、铜或包含碳的合金。在沉积用于形成触点1120的触点金属之后，可以使用CMP来去除在ILD1110的顶部处停止的过量触点材料，使得触点1120的顶表面与ILD 1110的顶表面共面。
如图11A和11B中所展示的，所描绘的MRAM结构包括直接集成在SHE线的顶部上的多个SOT-MRAM单元。SHE线由SHE金属层310和低电阻率金属层1010的组合形成，使得表现出SHE特性的重金属(例如，W、Pt、Ta、Pd、AuW)(即，SHE金属层310)与每个MRAM单元的自由层610直接接触。因而，当与直接集成在完全由重金属(例如，W、Pt、Ta、Pd、AuW)构成的SHE线(其完全由重金属(例如，W、Pt、Ta、Pd、AuW)组成)的顶部上的类似MRAM器件相比时，所描绘的MRAM结构降低了总体SHE写入线电阻率并降低了每单位单元的平均功耗。每一MRAM单元包括由隧穿势垒620彼此分开的参考层630和自由层610。电介质间隔件材料层710保留在每一MRAM单元的侧壁上以更好地将MRAM单元彼此隔离。每个MTJ堆叠的顶部上的金属硬掩模640充当上部触点并且与触点1120物理接触，触点1120可以是读取位线。SHE金属层310是MTJ叠置体的下部触点，并且结合低电阻率金属层1010(它们一起形成WHE写入线)，充当在每个MTJ叠置体之间共享的写入线。
图12A示出了本发明的替代实施例的沿着图1的截面线A的截面图并且图12B示出了本发明的替代实施例的沿着图1的截面线B的截面视图，该替代实施例中SHE写入线的临界尺寸小于MTJ堆叠的临界尺寸。相反，在图11A和11B所示的实施例中，SHE写入线的临界尺寸(包括SHE金属层310和低电阻率金属层1010的组合尺寸)大于MTJ叠置体的临界尺寸。如本文所使用的，临界尺寸是指根据沿着图1的截面线B的截面图的MTJ的宽度或SHE写入线的宽度。
如图12B中所描绘的，在SHE写入线比MTJ叠置体窄的实施例中，虽然低电阻率金属层1210(与低电阻率金属层1010相当)出现在MTJ叠置体之间，但是低电阻率金属层1210不存在于SHE金属1220的任一侧上(与SHE金属层310相当)。
创建图12B中所描绘的器件的制造工艺与图2A-11B的讨论中所描述的工艺略有不同，因为MTJ叠置体比SHE金属1220宽，所以在参见图9A和9B所描述的制造步骤中，尽管SHE金属1220的部分在沿图1的截面线A的截面图中仍被暴露，但SHE金属1220在沿图1的截面线B的截面图中被MTJ叠置体完全覆盖。因而，在沿着图1的截面线B的截面图中没有产生凹陷，并且不沉积低电阻率金属层1210(见图12B)。
图13A-21B示出了根据不同的制造工艺形成的本发明的实施例。
在最初描绘于图1-5B中的相同器件上执行图13A和13B所描绘的制造工艺。因而，初始制造步骤类似于已经参见图1-5B描述的那些步骤。
图13A示出了根据本发明的实施例的制造步骤的沿着图1的截面线A的截面图并且图13B示出了根据本发明的实施例的制造步骤的沿着图1的截面线B的截面图。图13A和13B示出硬掩模层1310的形成以及随后去除SHE金属层310的部分以对SHE金属层310的期望部分进行图案化，该期望部分包括最终器件结构的SHE写入线的一部分。
硬掩模层1310可以是任何硬掩模材料，例如像二氧化硅和/或氮化硅或其组合。可以通过任何合适的沉积工艺(诸如例如化学气相沉积(CVD)或等离子体增强化学气相沉积(PECVD))通过形成覆盖材料层来形成硬掩模层1310。
在形成硬掩模层1310之后，可以使用光刻和蚀刻来对硬掩模层1310进行图案化，从而使得SHE金属层310的多个部分的顶表面被暴露(未示出)。在一些实施例中，可以通过选择性地去除SHE金属层310的选择性蚀刻工艺来去除SHE金属层310的暴露部分。在一些实施例中，可以使用诸如反应离子蚀刻(RIE)的各向异性蚀刻来执行该蚀刻。通常，由SHE金属层310组成的期望的SHE金属线具有沿着对应于图1的截面线B的平面的宽度，该宽度小于ILD210的宽度。进一步，沿着对应于图1的截面线A的平面的宽度，设计的SHE金属线包括将位于最终器件结构的MTJ下方的位置处的多个部分。因此，基于SHE金属层310的期望位置，对硬掩模层410进行图案化。
图14A示出了根据本发明的实施例的制造步骤的沿着图1的截面线A的截面图并且图14B示出了根据本发明的实施例的制造步骤的沿着图1的截面线B的截面图。图14A和14B描绘牺牲电介质材料1410的形成。
可以通过首先提供介电材料并且然后蚀刻介电材料，在暴露表面上形成牺牲介电材料1410。可以在本发明的实施例中采用的介电材料的实例是碳化硅(SiC)。一般来说，牺牲电介质材料1410包含任何电介质材料，包含(例如)电介质氮化物、氮化硅、电介质氧化物和/或电介质氧氮化物。更具体地，牺牲电介质材料1410可以是例如SiBCN、SiBN、SiOCN、SiON、SiCO或SiC。在一个示例中，介电材料由诸如SiO2的非导电低电容介电材料组成。
提供牺牲电介质材料1410的电介质材料可以通过包括例如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、或物理气相沉积(PVD)的沉积工艺来提供。用于提供牺牲电介质材料1410的蚀刻可以包括干法蚀刻工艺，例如反应离子蚀刻。在一些实施例中，CMP可以用于去除在SHE金属层310的顶部处停止的过量电介质材料，使得牺牲电介质材料1410的顶表面与SHE金属层310的顶表面共面。
图15A示出了根据本发明的实施例的制造步骤的沿着图1的截面线A的截面图并且图15B示出了根据本发明的实施例的制造步骤的沿着图1的截面线B的截面图。图15A和15B描绘MTJ堆叠的沉积。MTJ堆叠的沉积类似于已参见图6A和6B描述的制造步骤，并且包括类似层，诸如自由层610、隧穿势垒620、参考层630和金属硬掩模640。
图16A示出了根据本发明的实施例的制造步骤的沿着图1的截面线A的截面图并且图16B示出了根据本发明的实施例的制造步骤的沿着图1的截面线B的截面视图。图16A和16B示出了在MTJ叠层内形成凹陷以创建多个分开的MTJ叠层以及形成电介质间隔体材料层710。
通过去除包括图15A和15B的原始MTJ堆叠的层的未受硬掩模(未描绘)保护的物理暴露部分来形成MTJ堆叠。一般而言，可以沉积和蚀刻硬掩模层，类似于参见图4所讨论的，并对硬掩模层进行图案化，以使得硬掩模下方的区域对应于图16A和16B中所描绘的MTJ叠置体。在一些实施例中，图16A和16B中所描绘的MTJ叠置体从顶视图看是圆形的(例如，如图1中所描绘的)，并且因此，每个MTJ叠置体在其总体形状上是圆柱形的。在此步骤期间，在本发明的实施例中，牺牲电介质材料1410的一部分也可以被去除。
MTJ叠置体的未被硬掩模(未示出)覆盖的部分(即，自由层610、隧穿势垒620、参考层630和金属硬掩模640)的去除可以利用各向异性蚀刻工艺来执行，所述各向异性蚀刻工艺诸如例如离子束蚀刻(IBE)或反应离子蚀刻(RIE)或IBE和RIE的组合。剩余部分被称作MTJ堆叠，且每一者对应于个别MRAM单元。在一些实施例中，可使用离子束蚀刻(IBE)来移除MTJ堆叠的未被硬掩模覆盖的部分(未示出)。因为在IBE过蚀刻的情况下，牺牲电介质材料1410暴露于这种IBE，所以防止SHE金属层310的再溅射的风险。这与图7A和7B中所示的实施例相反，其中，IBE过蚀刻可能导致SHE金属层310再溅射。
图16A和16B还示出了电介质间隔体材料层710的形成。电介质间隔体材料层710的形成类似于已经参见图7A和7B描述的(一个或多个)制造步骤。
图17A示出了根据本发明的实施例的制造步骤的沿着图1的截面线A的截面图并且图17B示出了根据本发明的实施例的制造步骤的沿着图1的截面线B的截面图。图17A和17B示出了电介质间隔体材料层710的水平部分的去除。电介质间隔体材料层710的水平部分的去除类似于已经参照图8A和8B所描述的(一个或多个)制造步骤。然而，当在图17A和17B所示的制造步骤中去除电介质间隔体材料层710的水平部分时，牺牲电介质材料1410被暴露，而不是暴露SHE金属层310(如在图8A和8B中)。
图18A示出了根据本发明的实施例的制造步骤的沿着图1的截面线A的截面图并且图18B示出了根据本发明的实施例的制造步骤的沿着图1的截面线B的截面图。图18A和18B示出了去除牺牲电介质材料1410以创建由ILD层210包围的凹陷。
在本发明的实施例中，可以利用蚀刻工艺来执行牺牲电介质材料1410的去除，该蚀刻工艺相对于器件的其他暴露层在去除牺牲电介质材料1410中是选择性的。牺牲电介质材料1410的去除可以暴露ILD 210。在一些实施例中，此蚀刻可使用各向同性选择性蚀刻工艺或各向同性蚀刻工艺与各向异性蚀刻工艺两者的组合来执行。可以使用选择性地影响牺牲电介质材料1410的一个或多个蚀刻工艺来执行蚀刻。
图19A示出了根据本发明的实施例的制造步骤的沿着图1的截面线A的截面视图并且图19B示出了根据本发明的实施例的制造步骤的沿着图1的截面线B的截面视图。图19A和19B示出了在去除牺牲电介质材料1410(见图18A和18B)之后创建的凹陷内沉积低电阻率金属层1010。低电阻率金属层1010的沉积类似于已参见图10A和10B所述的制造步骤。
图20A示出了根据本发明的实施例的制造步骤的沿着图1的截面线A的截面视图并且图20B示出了根据本发明的实施例的制造步骤的沿着图1的截面线B的截面视图。图20A和20B示出了ILD 1110和触点1120的形成。ILD 1110和触点1120的形成类似于已经参见图11A和11B所描述的(一个或多个)制造步骤。
图20A和20B示出了类似于图11A和11B的MRAM结构。然而，由于制造步骤中的差异，尤其是相对于牺牲电介质材料1410的使用，图20A和20B的MRAM结构包括SHE线保护，从而产生相对于SHE金属层310的垂直线。相反，图11A和11B所示的实施例利用可以使SHE金属层310向内凹陷的湿法或干法蚀刻。
应当注意，类似于图12A和12B中所描绘的实施例，本发明的实施例设想其中SHE写入线的临界尺寸小于MTJ叠置体的临界尺寸的实施例。在这样的实施例中，制造步骤将被修改，使得在沿着图1的截面线B的截面图中不存在用于放置牺牲电介质材料1410的凹陷，并且因此在沿着图1的截面线B的截面图中，ILD210与SHE金属层310的侧壁相邻。
所产生的集成电路芯片可以由制造者以原始晶片形式(即，作为具有多个未封装芯片的单个晶片)、作为裸片或以封装形式分发。在后一种情况下，芯片安装在单芯片封装(诸如塑料载体，具有固定至母板或其他更高级载体的引线)或多芯片封装(诸如具有或两个表面互连或掩埋互连的陶瓷载体)中。在任何情况下，芯片然后与其他芯片、分立电路元件和/或其他信号处理装置集成，作为(a)中间产品(诸如母板)或(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，范围从玩具和其他低端应用到具有显示器、键盘或其他输入设备和中央处理器的高级计算机产品。
本文使用的术语仅是出于描述具体实施例的目的，并不旨在限制本发明。如本文所使用的，除非上下文另有明确指示，否则单数形式“一个”、“一种”和“该”旨在也包括复数形式。还应当理解，当在本说明书中使用术语“包括(comprises)”和/或“包括(comprising)”时，其指定所述特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或多个其他特征、整体、步骤、操作、元件、部件和/或其组合的存在或添加。
虽然已经相对于其优选实施例具体示出和描述了本申请，但本领域技术人员将理解的是，在不背离本申请的范围的情况下，可以做出形式和细节上的前述和其他改变。因此，本申请旨在不限于所描述和展示的确切形式和细节，而是落入所附权利要求书的范围内。

Claims (20)

1.一种磁阻随机存取存储器(MRAM)结构，包括：
写入线，其包括交替类型的金属，其中：
所述交替类型的金属中的第一类型的金属表现出自旋霍尔效应(SHE)特性；以及
所述交替类型的金属中的第二类型的金属具有比所述第一类型的金属低的电阻率；
在所述写入线的顶部上的自旋轨道扭矩(SOT)MRAM单元，其中，所述SOT-MRAM单元的自由层与所述第一类型的金属接触。
2.根据权利要求1所述的MRAM结构，其中，一个SOT-MRAM单元沿着所述写入线的所述交替类型金属，在所述第一类型的金属的每个单独出现的顶部上。
3.根据权利要求1所述的MRAM结构，其中，所述SOT-MRAM单元包括由隧穿势垒分开的参考层和自由层。
4.根据权利要求1所述的MRAM结构，进一步包括与所述写入线接触的多个触点。
5.根据权利要求1所述的MRAM结构，其中，所述第二类型的金属选自由以下金属构成的组：钌(Ru)、铜(Cu)、以及钴(Co)。
6.根据权利要求1所述的MRAM结构，其中，所述第一类型的金属是所述自旋-轨道相互作用强的重金属/合金。
7.根据权利要求1所述的MRAM结构，进一步包括在所述SOT-MRAM单元的侧壁上的介电层。
8.根据权利要求1所述的MRAM结构，进一步包括与所述SOT-MRAM单元的所述顶面接触的触点。
9.根据权利要求1所述的MRAM结构，其中，沿着平面的所述写入线的宽度小于沿着所述平面的所述SOT-MRAM单元的宽度。
10.根据权利要求1所述的MRAM结构，其中，沿着平面的所述写入线的宽度大于沿着所述平面的所述SOT-MRAM单元的宽度。
11.一种方法，包括：
在具有多个嵌入式触点的层间电介质层上形成第一类型的金属，其中，所述第一类型的金属表现出自旋霍尔效应(SHE)特性；
在所述第一类型的金属上形成至少一个自旋轨道扭矩(SOT)MRAM单元；
通过使所述第一类型的金属的暴露部分凹陷来创建围绕所述至少一个SOT-MRAM单元的一个或多个凹陷；以及
在所述一个或多个凹部中形成第二类型的金属，其中所述第二类型的金属具有比所述第一类型的金属低的电阻率。
12.根据权利要求11所述的方法，进一步包括：
在创建围绕所述至少一个SOT-MRAM单元的所述一个或多个凹陷之前：
在所述第一类型的金属的暴露部分和所述SOT-MRAM单元上形成电介质层；以及
移除所述电介质层的部分，使得所述剩余电介质层仅存在于所述至少一个SOT-MRAM单元的侧壁上。
13.根据权利要求11所述的方法，其中，使所述第一类型的金属的暴露部分凹陷包括从由以下构成的组中选择的蚀刻工艺：湿法蚀刻和干法蚀刻。
14.根据权利要求11所述的方法，其进一步包括形成与所述至少一个SOT-MRAM单元的顶表面接触的触点。
15.根据权利要求11所述的方法，其中，所述第一类型的金属是所述自旋-轨道相互作用强的重金属/合金。
16.根据权利要求11所述的方法，其中，所述第二类型的金属选自由以下金属构成的组：钌(Ru)、铜(Cu)、以及钴(Co)。
17.一种方法，包括：
在具有多个嵌入式触点的层间电介质层上形成第一类型的金属，其中，所述第一类型的金属表现出自旋霍尔效应(SHE)特性；
在所述第一类型金属上图案化硬掩模层，使得所述第一类型金属的一个或多个部分暴露；
去除所述第一类型金属的所述暴露的一个或多个部分；
在移除所述第一类型的金属的位置处形成牺牲电介质层，使得所述牺牲电介质层的所述顶表面与所述第一类型的金属的所述顶表面共面；
形成至少一个自旋轨道扭矩(SOT)MRAM单元，使得所述至少一个SOT-MRAM单元的自由层与所述第一类型的金属接触；
通过去除所述牺牲电介质层来产生一个或多个凹陷；以及
在所述一个或多个凹部中形成第二类型的金属，其中所述第二类型的金属具有比所述第一类型的金属低的电阻率。
18.根据权利要求17所述的方法，进一步包括：
在形成所述一个或多个凹部之前：
在所述牺牲电介质层的暴露部分和所述SOT-MRAM单元上形成电介质层；以及
移除所述电介质层的部分，使得所述剩余电介质层仅存在于所述至少一个SOT-MRAM单元的侧壁上。
19.根据权利要求17所述的方法，其中，形成所述至少一个SOT-MRAM单元包括：
在所述第一类型的金属和所述牺牲电介质层上形成磁性隧道结堆叠；以及
利用离子束蚀刻选择性地去除所述磁性隧道结叠层的多个部分以形成所述至少一个SOT-MRAM单元。
20.根据权利要求17所述的方法，其中：
第一类型的金属/合金，其中，所述自旋-轨道相互作用强；以及所述第二类型的金属选自由以下金属构成的组：钌(Ru)、铜(Cu)、以及钴(Co)。
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