CN113972315A - 半导体元件及其制作方法 - Google Patents

Abstract

本发明公开一种半导体元件及其制作方法，其中该半导体元件主要包含磁阻式随机存取存储器(Magnetoresistive Random Access Memory,MRAM)区以及逻辑区定义于基底上，第一金属内连线设于MRAM区，第二金属内连线设于逻辑区，停止层由第一金属内连线延伸至第二金属内连线且第一金属内连线上的停止层以及第二金属内连线上的停止层包含不同厚度以及一磁性隧穿结(magnetic tunneling junction,MTJ)设于第一金属内连线上。

Description

半导体元件及其制作方法

技术领域

本发明涉及一种制作半导体元件，尤其是涉及一种制作磁阻式随机存取存储器(magnetoresistive random access memory,MRAM)元件的方法。

背景技术

已知，磁阻(magnetoresistance,MR)效应是材料的电阻随着外加磁场的变化而改变的效应，其物理量的定义，是在有无磁场下的电阻差除上原先电阻，用以代表电阻变化率。目前，磁阻效应已被成功地运用在硬盘生产上，具有重要的商业应用价值。此外，利用巨磁电阻物质在不同的磁化状态下具有不同电阻值的特点，还可以制成磁性随机存储器(MRAM)，其优点是在不通电的情况下可以继续保留存储的数据。

上述磁阻效应还被应用在磁场感测(magnetic field sensor)领域，例如，移动电话中搭配全球定位系统(global positioning system,GPS)的电子罗盘(electroniccompass)零组件，用来提供使用者移动方位等资讯。目前，市场上已有各式的磁场感测技术，例如，各向异性磁阻(anisotropic magnetoresistance,AMR)感测元件、巨磁阻(GMR)感测元件、磁隧穿结(magnetic tunneling junction,MTJ)感测元件等等。然而，上述现有技术的缺点通常包括：较占芯片面积、制作工艺较昂贵、较耗电、灵敏度不足，以及易受温度变化影响等等，而有必要进一步改进。

发明内容

本发明一实施例揭露一种半导体元件，其主要包含磁阻式随机存取存储器(Magnetoresistive Random Access Memory,MRAM)区以及逻辑区定义于基底上，第一金属内连线设于MRAM区，第二金属内连线设于逻辑区，停止层由第一金属内连线延伸至第二金属内连线且第一金属内连线上的停止层以及第二金属内连线上的停止层包含不同厚度以及一磁性隧穿结(magnetic tunneling junction,MTJ)设于第一金属内连线上。

附图说明

图1至图4为本发明一实施例制作一MRAM单元的方式示意图。

主要元件符号说明

12:基底

14:MRAM区域

16:逻辑区域

18:层间介电层

20:金属内连线结构

22:金属内连线结构

24:金属间介电层

26:金属内连线

28:停止层

30:金属间介电层

32:金属内连线

34:阻障层

36:金属层

38:MTJ堆叠结构

42:下电极

44:固定层

46:阻障层

48:自由层

50:上电极

52:MTJ

54:遮盖层

56:间隙壁

58:金属间介电层

60:阻障层

62:金属层

64:金属内连线

66:停止层

具体实施方式

请参照图1至图4，图1至图4为本发明一实施例制作一MRAM单元的方式示意图。如图1所示，首先提供一基底12，例如一由半导体材料所构成的基底12，其中半导体材料可选自由硅、锗、硅锗复合物、硅碳化物(silicon carbide)、砷化镓(gallium arsenide)等所构成的群组，且基底12上较佳定义有一MRAM区域14以及一逻辑区域16。

基底12上可包含例如金属氧化物半导体(metal-oxide semiconductor,MOS)晶体管等主动(有源)元件、被动(无源)元件、导电层以及例如层间介电层(interlayerdielectric,ILD)16等介电层覆盖于其上。更具体而言，基底12上可包含平面型或非平面型(如鳍状结构晶体管)等MOS晶体管元件，其中MOS晶体管可包含栅极结构(例如金属栅极)以及源极/漏极区域、间隙壁、外延层、接触洞蚀刻停止层等晶体管元件，层间介电层18可设于基底12上并覆盖MOS晶体管，且层间介电层18可具有多个接触插塞电连接MOS晶体管的栅极以及/或源极/漏极区域。由于平面型或非平面型晶体管与层间介电层等相关制作工艺均为本领域所熟知技术，在此不另加赘述。

然后于层间介电层18上依序形成金属内连线结构20、22电连接前述的接触插塞，其中金属内连线结构20包含一金属间介电层24以及金属内连线26镶嵌于金属间介电层24中，金属内连线结构22则包含一停止层28、一金属间介电层30以及金属内连线32镶嵌于停止层28与金属间介电层30中。

在本实施例中，金属内连线结构20中的各金属内连线26较佳包含一沟槽导体(trench conductor)，金属内连线结构22中设于MRAM区域14的金属内连线32则包含接触洞导体(via conductor)。另外各金属内连线结构20、22中的各金属内连线26、32均可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层24、30以及/或停止层28中并彼此电连接。例如各金属内连线26、32可更细部包含一阻障层34以及一金属层36，其中阻障层34可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组，而金属层36可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等所构成的群组，但不局限于此。由于单镶嵌或双镶嵌制作工艺是本领域所熟知技术，在此不另加赘述。此外在本实例金属内连线26中的金属层36较佳包含铜、金属内连线32中的金属层36较佳包含钨、金属间介电层24、30较佳包含氧化硅例如四乙氧基硅烷(tetraethylorthosilicate,TEOS)、而停止层28则包含氮掺杂碳化物层(nitrogen doped carbide,NDC)、氮化硅、或氮碳化硅(silicon carbon nitride,SiCN)，但不局限于此。

接着形成一下电极42、一MTJ堆叠结构38、一上电极50以及一图案化掩模(图未示)于金属内连线结构22上。在本实施例中，形成MTJ堆叠结构38的方式可先依序形成一固定层(pinned layer)44、一阻障层(barrier layer)46以及一自由层(free layer)48于下电极42上。在本实施例中，下电极42及上电极50较佳包含导电材料，例如但不局限于钽(Ta)、氮化钽(TaN)、铂(Pt)、铜(Cu)、金(Au)、铝(Al)。固定层44可包含铁磁性材料例如但不局限于钴铁硼(cobalt-iron-boron,CoFeB)、钴铁(cobalt-iron,CoFe)、铁(Fe)、钴(Co)等。此外，固定层44也可以是由反铁磁性(antiferromagnetic,AFM)材料所构成者，例如铁锰(FeMn)、铂锰(PtMn)、铱锰(IrMn)、氧化镍(NiO)等，用以固定或限制邻近层的磁矩方向。阻障层46可由包含氧化物的绝缘材料所构成，例如氧化铝(AlO_x)或氧化镁(MgO)，但均不局限于此。自由层48可以是由铁磁性材料所构成者，例如铁、钴、镍或其合金如钴铁硼(cobalt-iron-boron,CoFeB)，但不限于此。其中，自由层48的磁化方向会受外部磁场而「自由」改变。

随后如图2所示，利用图案化掩模为掩模进行一道或一道以上蚀刻制作工艺去除部分上电极50、部分MTJ堆叠结构38、部分下电极42以及部分金属间介电层30以形成MTJ 52于MRAM区域14。值得注意的是，本实施例于图案化上述上电极50、MTJ堆叠结构38、下电极42及金属间介电层30所进行的蚀刻制作工艺可包含反应性离子蚀刻制作工艺(reactive ionetching,RIE)以及/或离子束蚀刻制作工艺(ion beam etching,IBE)，由于离子束蚀刻制作工艺的特性，剩余的金属间介电层30上表面较佳略低于金属内连线32上表面且金属间介电层30上表面较佳呈现一弧形或曲面。另外又需注意的是，本实施例利用离子束蚀刻制作工艺去除部分金属间介电层30的时候较佳一同去除部分金属内连线32，使金属内连线32靠近MTJ 62的交界处形成倾斜侧壁。然后形成一遮盖层54于MTJ 52上并覆盖金属间介电层30表面。在本实施例中，遮盖层54较佳包含氮化硅，但又可依据制作工艺需求选用其他介电材料例如但不局限于氧化硅、氮氧化硅或氮碳化硅。

如图3所示，接着进行一蚀刻制作工艺去除部分遮盖层54以形成一间隙壁56环绕MTJ 52并同时覆盖并接触金属内连线32的倾斜侧壁。值得注意的是，本阶段以蚀刻制作工艺去除遮盖层54以形成间隙壁56的时候除了去除MRAM区域14的部分遮盖层54外又较佳同时去除逻辑区域16的所有遮盖层54、部分金属间介电层30以及部分停止层28，使逻辑区域16剩余的停止层28整体厚度略低于MRAM区域14的停止层28厚度。在本实施例中，逻辑区域16所有或部分剩余的停止层28厚度较佳约MRAM区域14停止层28厚度的0.45至0.8倍或更佳约0.75倍，其中MRMA区域14的停止层28厚度较佳约19-21纳米而逻辑区域16的停止层28厚度则约14～16纳米，MRAM区域14或逻辑区域16的停止层28厚度较佳约后续金属间介电层58厚度的八分之一至十分之一，且MRAM区域14以及逻辑区域16的停止层28均较佳具有均一厚度及平坦表面。

之后如图4所示，先形成另一金属间介电层58于MRAM区域14以及逻辑区域16，利用平坦化制作工艺如CMP使金属间介电层58上表面切齐上电极50上表面，再进行一图案转移制作工艺，例如可利用一图案化掩模去除逻辑区域16的部分的金属间介电层58以形成接触洞(图未示)并暴露出下面的金属内连线26。然后于接触洞中填入所需的导电材料，例如包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等的阻障层60以及选自钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等低电阻材料或其组合的低阻抗金属层62。接着进行一平坦化制作工艺，例如以化学机械研磨制作工艺去除部分金属材料以形成金属内连线64于接触洞内电连接金属内连线26。之后再形成一停止层66于金属间介电层58与金属内连线64上。其中停止层66可包含二氧化硅、氮化硅、或氮碳化硅(silicon carbon nitride,SiCN)且最佳包含氮碳化硅，但不局限于此。

综上所述，本发明主要于MTJ侧壁形成间隙壁的时候同时去除逻辑区域的遮盖层、部分金属间介电层以及部分停止层，使逻辑区域剩余的停止层厚度略低于MRAM区域的停止层厚度或更具体而言将逻辑区域的停止层厚度控制在MRAM区域停止层厚度的0.75倍。依据本发明的较佳实施例，将逻辑区域中停止层的整体厚度控制略低于MRAM区域的停止层厚度可使得到较佳的崩溃电压表现进而提升整个元件的可靠度(reliability)。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (7)

1.一种半导体元件，其特征在于，包含：

基底，包含磁阻式随机存取存储器(Magnetoresistive Random Access Memory,MRAM)区域以及逻辑区域；

第一金属内连线，设于该MRAM区域；

第二金属内连线，设于该逻辑区域；

停止层，由该第一金属内连线延伸至该第二金属内连线，其中该第一金属内连线上的该停止层以及该第二金属内连线上的该停止层包含不同厚度；以及

磁性隧穿结(magnetic tunneling junction,MTJ)，设于该第一金属内连线上。

2.如权利要求1所述的半导体元件，另包含第三金属内连线，设于该第一金属内连线以及该MTJ之间。

3.如权利要求2所述的半导体元件，其中该停止层环绕该第三金属内连线。

4.如权利要求2所述的半导体元件，其中该第一金属内连线以及该第三金属内连线包含不同材料。

5.如权利要求2所述的半导体元件，另包含：

第一金属间介电层，环绕该第一金属内连线以及该第二金属内连线；

第二金属间介电层，环绕该第三金属内连线；以及

第三金属间介电层，环绕该MTJ。

6.如权利要求1所述的半导体元件，其中该第二金属内连线上的该停止层厚度小于该第一金属内连线上的该停止层厚度。

7.如权利要求1所述的半导体元件，其中该第一金属内连线顶表面切齐该第二金属内连线顶表面。

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