CN111477738A - 一种制作半导体元件的方法 - Google Patents

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Abstract

本发明公开一种制作半导体元件的方法，其主要先形成一金属间介电层于一基底上，然后形成一金属内连线于该金属间介电层内，形成一下电极层于该金属间介电层上，形成一遮盖层于该下电极层上，再去除部分该遮盖层、部分该下电极层以及部分该金属间介电层以形成一凹槽。

Description

一种制作半导体元件的方法
技术领域
本发明涉及一种半导体元件及其制作方法，尤其是涉及一种磁阻式随机存取存储器(Magnetoresistive Random Access Memory,MRAM)及其制作方法。
背景技术
已知，磁阻(magnetoresistance,MR)效应是材料的电阻随着外加磁场的变化而改变的效应，其物理量的定义，是在有无磁场下的电阻差除上原先电阻，用以代表电阻变化率。目前，磁阻效应已被成功地运用在硬盘生产上，具有重要的商业应用价值。此外，利用巨磁电阻物质在不同的磁化状态下具有不同电阻值的特点，还可以制成磁性随机存储器(MRAM)，其优点是在不通电的情况下可以继续保留存储的数据。
上述磁阻效应还被应用在磁场感测(magnetic field sensor)领域，例如，移动电话中搭配全球定位系统(global positioning system,GPS)的电子罗盘(electroniccompass)零组件，用来提供使用者移动方位等信息。目前，市场上已有各式的磁场感测技术，例如，各向异性磁阻(anisotropic magnetoresistance,AMR)感测元件、巨磁阻(GMR)感测元件、磁隧穿结(magnetic tunneling junction,MTJ)感测元件等等。然而，上述现有技术的缺点通常包括：较占芯片面积、制作工艺较昂贵、较耗电、灵敏度不足，以及易受温度变化影响等等，而有必要进一步改进。
发明内容
为解决上述问题，本发明一实施例公开一种制作半导体元件的方法，其主要先形成一金属间介电层于一基底上，然后形成一金属内连线于该金属间介电层内，形成一下电极层于该金属间介电层上，形成一遮盖层于该下电极层上，再去除部分该遮盖层、部分该下电极层以及部分该金属间介电层以形成一凹槽。
依据本发明一实施例，另包含于形成该凹槽后进行一平坦化制作工艺去除该遮盖层。
依据本发明一实施例，其中该平坦化制作工艺包含一化学机械研磨制作工艺。
依据本发明一实施例，另包含于进行该平坦化制作工艺后形成一自由层于该下电极层上，形成一上电极层于该自由层上，以及图案化该上电极层、该自由层以及该下电极层以形成一磁性隧穿结(magnetic tunneling junction,MTJ)。
依据本发明一实施例，其中该下电极层包含氮化钽。
依据本发明一实施例，其中该遮盖层包含四乙氧基硅烷(Tetraethylorthosilicate,TEOS)。
依据本发明一实施例，其中该遮盖层包含氮化硅。
附图说明
图1至图7为本发明一实施例制作一MRAM单元的方式示意图。
主要元件符号说明
12 基底 14 MTJ区域
16 逻辑区域 18 层间介电层
20 金属内连线结构 22 金属内连线结构
24 金属间介电层 26 金属内连线
28 停止层 30 金属间介电层
32 金属内连线 34 阻障层
36 金属层 38 遮盖层
40 图案化掩模 42 凹槽
44 下电极层 46 固定层
48 阻障层 50 自由层
52 上电极层 54 对准标记
62 MTJ 64 第一倾斜侧壁
66 第二倾斜侧壁 68 间隙壁
70 间隙壁 72 金属间介电层
74 接触插塞
具体实施方式
请参照图1至图7，图1至图7为本发明一实施例制作一半导体元件，或更具体而言一MRAM单元的方式示意图。如图1所示，首先提供一基底12，例如一由半导体材料所构成的基底12，其中半导体材料可选自由硅、锗、硅锗复合物、硅碳化物(silicon carbide)、砷化镓(gallium arsenide)等所构成的群组，且基底12上较佳定义有一磁性隧穿结(magnetictunneling junction,MTJ)区域14以及一逻辑区域16。
基底12上可包含例如金属氧化物半导体(metal-oxide semiconductor,MOS)晶体管等主动(有源)元件、被动(无源)元件、导电层以及例如层间介电层(interlayerdielectric,ILD)18等介电层覆盖于其上。更具体而言，基底12上可包含平面型或非平面型(如鳍状结构晶体管)等MOS晶体管元件，其中MOS晶体管可包含栅极结构(例如金属栅极)以及源极/漏极区域、间隙壁、外延层、接触洞蚀刻停止层等晶体管元件，层间介电层18可设于基底12上并覆盖MOS晶体管，且层间介电层18可具有多个接触插塞电连接MOS晶体管的栅极以及/或源极/漏极区域。由于平面型或非平面型晶体管与层间介电层等相关制作工艺均为本领域所熟知技术，在此不另加赘述。
然后于MTJ区域14以及逻辑区域16的层间介电层18上依序形成金属内连线结构20、22电连接前述的接触插塞，其中金属内连线结构20包含一金属间介电层24以及金属内连线26镶嵌于金属间介电层24中，金属内连线结构22则包含一停止层28、一金属间介电层30以及多个金属内连线32镶嵌于停止层28与金属间介电层30中。
在本实施例中，金属内连线结构20中的各金属内连线26较佳包含一沟渠导体(trench conductor)，金属内连线结构22中设于MTJ区域14的金属内连线32则包含接触洞导体(via conductor)。另外各金属内连线结构20、22中的各金属内连线26、32均可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层24、30以及/或停止层28中并彼此电连接。例如各金属内连线26、32可更细部包含一阻障层34以及一金属层36，其中阻障层34可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组，而金属层36可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等所构成的群组，但不局限于此。由于单镶嵌或双镶嵌制作工艺是本领域所熟知技术，在此不另加赘述。此外在本实例中金属层36较佳包含铜、金属间介电层24、30较佳包含氧化硅、而停止层28则包含氮掺杂碳化物层(nitrogen doped carbide,NDC)、氮化硅、或氮碳化硅(silicon carbon nitride,SiCN)，但不局限于此。
接着依序形成一下电极层44以及一遮盖层38于层间介电层30上。在本实施例中，下电极层44较佳包含导电材料例如氮化钽(TaN)，但不局限于此，依据本发明其他实施例下电极层44又可包含钽(Ta)、铂(Pt)、铜(Cu)、金(Au)、铝(Al)或其组合。另外遮盖层则较佳包含任何不含氧或是可防止下电极层接触氧气而产生氧化的材料，例如本实施例的遮盖层38较佳包含但不局限于四乙氧基硅烷(Tetraethyl orthosilicate,TEOS)或氮化硅。
随后如图2所示，先形成一图案化掩模40，例如一图案化光致抗蚀剂于遮盖层38上，其中图案化掩模40较佳包含一开口(图未示)暴露出部分遮盖层38表面。然后利用图案化掩模40为掩模以蚀刻方式去除部分遮盖层38、部分下电极层44以及部分金属间介电层30以形成一凹槽42作为一对准标记54。在本实施例中，凹槽42底部较佳切齐于金属间介电层30底部或停止层28顶部，但不局限于此，依据本发明一实施例凹槽42底部又可选择略高于金属间介电层30底部、略低于金属间介电层30底部甚至深入部分停止层28内，这些变化形也属本发明所涵盖的范围。
如图3所示，接着去除图案化掩模40并再次暴露出遮盖层38顶部表面。
如图4所示，随后进行一平坦化制作工艺，或更具体而言一化学机械研磨(chemical mechanical polishing,CMP)制作工艺完全去除遮盖层38并暴露出下电极层44表面。需注意的是，本实施例以CMP制作工艺去除遮盖层38时可能同时去除部分下电极层44使其厚度略微降低，但其上表面仍较佳维持平坦状态且较佳无任何耗损或孔洞产生。
然后如图5所示，先依序形成一固定层46、一阻障层48、一自由层50以及一上电极层52于下电极层44上并填入凹槽42内，再利用光刻及蚀刻制作工艺图案化上电极层52、自由层50、阻障层48、固定层46以及下电极层44以形成MTJ 62并再次暴露出对准标记54。在本实施例中，固定层46可以是由反铁磁性(antiferromagnetic,AFM)材料所构成者，例如铁锰(FeMn)、铂锰(PtMn)、铱锰(IrMn)、氧化镍(NiO)等，用以固定或限制邻近层的磁矩方向。阻障层48可由包含氧化物的绝缘材料所构成，例如氧化铝(AlOx)或氧化镁(MgO)，但均不局限于此。自由层50可以是由铁磁性材料所构成者，例如铁、钴、镍或其合金如钴铁硼(cobalt-iron-boron,CoFeB)，但不限于此。其中，自由层50的磁化方向会受外部磁场而「自由」改变。上电极层44与下电极层52可包含相同或不同导电材料，例如两者均可包含但不局限于钽(Ta)、铂(Pt)、铜(Cu)、金(Au)、铝(Al)。
值得注意的是，本实施例较佳利用离子束蚀刻制作工艺(ion beam etching,IBE)以去除部分上电极层52、部分自由层50、部分阻障层48、部分固定层46、部分下电极层44以及部分金属间介电层30形成MTJ 62。由于离子束蚀刻制作工艺的特性，剩余的金属间介电层30上表面较佳略低于金属内连线32上表面且金属间介电层30上表面较佳呈现一弧形或曲面。
另外又需注意的是，本实施例利用离子束蚀刻制作工艺去除部分金属间介电层30的时候较佳一同去除部分金属内连线32，使金属内连线32靠近MTJ 62的交界处形成第一倾斜侧壁64以及第二倾斜侧壁66。
然后如图6所示，形成一衬垫层(图未示)于MTJ 62上并覆盖金属间介电层30表面，其中衬垫层较佳包含氧化硅，但又可依据制作工艺需求选用其他介电材料，例如又可包含氧化硅、氮氧化硅或氮碳化硅。接着进行一蚀刻制作工艺去除部分衬垫层以形成一间隙壁70于MTJ 62旁以及间隙壁68于对准标记54旁，其中间隙壁70较佳设于MTJ 62侧壁并同时覆盖并接触金属内连线32的第一倾斜侧壁64以及第二倾斜侧壁66。
之后如图7所示，先形成另一金属间介电层72于MTJ区域14以及逻辑区域16，利用平坦化制作工艺如CMP使金属间介电层72上表面切齐MTJ 62上表面，再进行一图案转移制作工艺，例如可利用一图案化掩模去除逻辑区域16的部分的金属间介电层72以形成接触洞(图未示)并暴露出下面的金属内连线26。然后于接触洞中填入所需的金属材料，例如包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等的阻障层34以及选自钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等低电阻材料或其组合的低阻抗金属层36。接着进行一平坦化制作工艺，例如以化学机械研磨制作工艺去除部分金属材料以形成接触插塞74于接触洞内电连接金属内连线26。至此即完成本发明一实施例的一半导体元件的制作。
综上所述，本发明主要在形成MTJ的下电极层后先全面性覆盖一由氮化硅或TEOS所构成的遮盖层于下电极层表面，然后利用另一图案化掩模，例如图案化光致抗蚀剂为掩模依序去除部分遮盖层、部分下电极层以及部分金属间介电层形成对准标记，如此即可避免在形成对准标记过程中于下电极层表面产生氧化或以CMP去除下电极层表面的氧化物时造成下电极层产生孔洞等耗损的情形。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (7)

1.一种制作半导体元件的方法，其特征在于，包含：
形成金属间介电层于一基底上；
形成金属内连线于该金属间介电层内；
形成下电极层于该金属间介电层上；
形成遮盖层于该下电极层上；以及
去除部分该遮盖层、部分该下电极层以及部分该金属间介电层以形成凹槽。
2.如权利要求1所述的方法，另包含于形成该凹槽后进行平坦化制作工艺去除该遮盖层。
3.如权利要求2所述的方法，其中该平坦化制作工艺包含化学机械研磨制作工艺。
4.如权利要求2所述的方法，另包含：
在进行该平坦化制作工艺后形成自由层于该下电极层上；
形成上电极层于该自由层上；以及
图案化该上电极层、该自由层以及该下电极层以形成磁性隧穿结(magnetictunneling junction,MTJ)。
5.如权利要求1所述的方法，其中该下电极层包含氮化钽。
6.如权利要求1所述的方法，其中该遮盖层包含四乙氧基硅烷(Tetraethylorthosilicate,TEOS)。
7.如权利要求1所述的方法，其中该遮盖层包含氮化硅。
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