CN110890460B - 半导体元件及其制作方法 - Google Patents

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Abstract

本发明公开一种半导体元件及其制作方法，该制作半导体元件的方法主要先形成一磁性隧穿接面(magnetic tunneling junction,MTJ)于一基底上，然后形成一衬垫层于该MTJ上，去除部分衬垫层以形成一开口暴露该MTJ，之后再形成一导电层于开口内，其中导电层上表面切齐衬垫层上表面。

Description

半导体元件及其制作方法
技术领域
本发明涉及一种半导体元件及其制作方法，尤其是涉及一种磁阻式随机存取存储器(Magnetoresistive Random Access Memory,MRAM)及其制作方法。
背景技术
已知，磁阻(magnetoresistance,MR)效应是材料的电阻随着外加磁场的变化而改变的效应，其物理量的定义，是在有无磁场下的电阻差除上原先电阻，用以代表电阻变化率。目前，磁阻效应已被成功地运用在硬盘生产上，具有重要的商业应用价值。此外，利用巨磁电阻物质在不同的磁化状态下具有不同电阻值的特点，还可以制成磁性随机存储器(MRAM)，其优点是在不通电的情况下可以继续保留存储的数据。
上述磁阻效应还被应用在磁场感测(magnetic field sensor)领域，例如，移动电话中搭配全球定位系统(global positioning system,GPS)的电子罗盘(electroniccompass)零组件，用来提供使用者移动方位等信息。目前，市场上已有各式的磁场感测技术，例如，各向异性磁阻(anisotropic magnetoresistance,AMR)感测元件、巨磁阻(GMR)感测元件、磁隧穿接面(magnetic tunneling junction,MTJ)感测元件等等。然而，上述现有技术的缺点通常包括：较占芯片面积、制作工艺较昂贵、较耗电、灵敏度不足，以及易受温度变化影响等等，而有必要进一步改进。
发明内容
本发明揭露一种制作半导体元件的方法，其主要先形成一磁性隧穿接面(magnetic tunneling junction,MTJ)于一基底上，然后形成一衬垫层于该MTJ上，去除部分衬垫层以形成一开口暴露该MTJ，之后再形成一导电层于开口内，其中导电层上表面切齐衬垫层上表面。
本发明另一实施例揭露一种半导体元件，其主要包含一磁性隧穿接面(magnetictunneling junction,MTJ)设于一基底上，其中该MTJ又包含一下电极、一固定层以及一上电极，其中该上电极包含T形。
附图说明
图1至图7为本发明一实施例制作一半导体元件的方式示意图。
主要元件符号说明
12 基底 14 MTJ区域
16 逻辑区域 18 层间介电层
20 金属内连线结构 22 金属内连线结构
24 金属间介电层 26 金属内连线
28 停止层 30 金属间介电层
32 金属内连线 34 阻障层
36 金属层 38 MTJ堆叠结构
40 遮盖层 42 遮盖层
44 第一电极层 46 固定层
48 自由层 50 遮盖层
52 第二电极层 54 图案化掩模
56 有机介电层 58 含硅硬掩模与抗反射层
60 图案化光致抗蚀剂 62 MTJ
64 第一倾斜侧壁 66 第二倾斜侧壁
68 衬垫层 70 间隙壁
72 金属间介电层 74 接触插塞
76 下电极 78 上电极
80 衬垫层 82 开口
84 导电层 86 金属间介电层
88 金属内连线 90 金属内连线
92 阻障层 94 金属层
96 停止层 98 下半部
100 上半部
具体实施方式
请参照图1至图7，图1至图7为本发明一实施例制作一半导体元件，或更具体而言一MRAM单元的方式示意图。如图1至图5所示，首先提供一基底12，例如一由半导体材料所构成的基底12，其中半导体材料可选自由硅、锗、硅锗复合物、硅碳化物(silicon carbide)、砷化镓(gallium arsenide)等所构成的群组，且基底12上较佳定义有一磁性隧穿接面(magnetic tunneling junction,MTJ)区域14以及一逻辑区域16。
基底12上可包含例如金属氧化物半导体(metal-oxide semiconductor,MOS)晶体管等主动(有源)元件、被动元件、导电层以及例如层间介电层(interlayer dielectric,ILD)18等介电层覆盖于其上。更具体而言，基底12上可包含平面型或非平面型(如鳍状结构晶体管)等MOS晶体管元件，其中MOS晶体管可包含栅极结构(例如金属栅极)以及源极/漏极区域、间隙壁、外延层、接触洞蚀刻停止层等晶体管元件，层间介电层18可设于基底12上并覆盖MOS晶体管，且层间介电层18可具有多个接触插塞电连接MOS晶体管的栅极以及/或源极/漏极区域。由于平面型或非平面型晶体管与层间介电层等相关制作工艺均为本领域所熟知技术，在此不另加赘述。
然后于MTJ区域14以及逻辑区域16的层间介电层18上依序形成金属内连线结构20、22电连接前述的接触插塞，其中金属内连线结构20包含一金属间介电层24以及金属内连线26镶嵌于金属间介电层24中，金属内连线结构22则包含一停止层28、一金属间介电层30以及多个金属内连线32镶嵌于停止层28与金属间介电层30中。
在本实施例中，金属内连线结构20中的各金属内连线26较佳包含一沟槽导体(trench conductor)，金属内连线结构22中设于MTJ区域14的金属内连线32则包含接触洞导体(via conductor)。另外各金属内连线结构20、22中的各金属内连线26、32均可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层24、30以及/或停止层28中并彼此电连接。例如各金属内连线26、32可更细部包含一阻障层34以及一金属层36，其中阻障层34可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组，而金属层36可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等所构成的群组，但不局限于此。由于单镶嵌或双镶嵌制作工艺是本领域所熟知技术，在此不另加赘述。此外在本实例中金属层36较佳包含铜、金属间介电层24、30较佳包含氧化硅、而停止层28则包含氮掺杂碳化物层(nitrogen doped carbide,NDC)、氮化硅、或氮碳化硅(silicon carbon nitride,SiCN)，但不局限于此。
接着形成一MTJ堆叠结构38于金属内连线结构22上、一遮盖层40于MTJ堆叠结构38上以及另一遮盖层42于衬垫层40上。在本实施例中，形成MTJ堆叠结构38的方式可先依序形成一第一电极层44、一固定层(fixed layer)46、一自由层(free layer)48、一遮盖层(capping layer)50以及一第二电极层52。在本实施例中，第一电极层44以及第二电极层52较佳包含导电材料，例如但不局限于钽(Ta)、铂(Pt)、铜(Cu)、金(Au)、铝(Al)。固定层46可以是由反铁磁性(antiferromagnetic,AFM)材料所构成者，例如铁锰(FeMn)、铂锰(PtMn)、铱锰(IrMn)、氧化镍(NiO)等，用以固定或限制邻近层的磁矩方向。自由层48可以是由铁磁性材料所构成者，例如铁、钴、镍或其合金如钴铁硼(cobalt-iron-boron,CoFeB)，但不限于此。其中，自由层48的磁化方向会受外部磁场而「自由」改变。遮盖层50可由包含氧化物的绝缘材料所构成，例如氧化铝(AlOx)或氧化镁(MgO)，但均不局限于此。另外遮盖层40以及遮盖层42较佳包含不同材料，例如本实施例的遮盖层40较佳包含氮化硅而遮盖层42则较佳包含氧化硅，但不局限于此。
接着形成一图案化掩模54于遮盖层42上。在本实施例中，图案化掩模54可包含一有机介电层(organic dielectric layer,ODL)56、一含硅硬掩模与抗反射(silicon-containing hard mask bottom anti-reflective coating,SHB)层58以及一图案化光致抗蚀剂60。
如图2所示，随后利用图案化掩模54为掩模进行一道或一道以上蚀刻制作工艺去除部分遮盖层40、42、部分MTJ堆叠结构38以及部分金属间介电层30以形成MTJ 62于MTJ区域14，其中第一电极层44较佳于此阶段成为MTJ 62的下电极76而第二电极层52则成为MTJ62的上电极78，而遮盖层40、42可在蚀刻过程中被一同去除。值得注意的是，本实施例可先利用图案化掩模54进行一反应性离子蚀刻制作工艺(reactive ion etching,RIE)去除部分遮盖层40、42以及部分MTJ堆叠结构38，然后去除图案化掩模54，再利用图案化的遮盖层42为掩模以离子束蚀刻制作工艺(ion beam etching,IBE)以去除部分MTJ堆叠结构38以及部分金属间介电层30形成MTJ 62。由于离子束蚀刻制作工艺的特性，剩余的金属间介电层30上表面较佳略低于金属内连线32上表面且金属间介电层30上表面较佳呈现一弧形或曲面。
另外又需注意的是，本实施例利用离子束蚀刻制作工艺去除部分金属间介电层30的时候较佳一同去除部分金属内连线32，使金属内连线32靠近MTJ 62的交界处形成第一倾斜侧壁64以及第二倾斜侧壁66。
然后如图3所示，形成一衬垫层68于MTJ 62上并覆盖金属间介电层30表面。在本实施例中，衬垫层68较佳包含氧化硅，但又可依据制作工艺需求选用其他介电材料，例如又可包含氧化硅、氮氧化硅或氮碳化硅。
如图4所示，接着进行一蚀刻制作工艺去除部分衬垫层68以形成一间隙壁70于各MTJ 68旁，其中间隙壁70较佳设于各MTJ 68侧壁并同时覆盖并接触金属内连线32的第一倾斜侧壁64以及第二倾斜侧壁66。
之后如图5所示，先形成另一金属间介电层72于MTJ区域14以及逻辑区域16，利用平坦化制作工艺如CMP使金属间介电层72上表面切齐MTJ62上表面，再进行一图案转移制作工艺，例如可利用一图案化掩模去除逻辑区域16的部分的金属间介电层72以形成接触洞(图未示)并暴露出下面的金属内连线26。然后于接触洞中填入所需的金属材料，例如包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等的阻障层34以及选自钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等低电阻材料或其组合的低阻抗金属层36。接着进行一平坦化制作工艺，例如以化学机械研磨制作工艺去除部分金属材料以形成接触插塞74于接触洞内电连接金属内连线26。
随后形成一衬垫层80于MTJ 62上并覆盖金属间介电层72表面，再利用一光刻及蚀刻制作工艺去除部分衬垫80层以形成一开口82暴露MTJ 62。值得注意的是，本阶段所形成的开口82宽度较佳大于MTJ 62的宽度，或更具体而言开口82较佳暴露出MTJ 62、间隙壁70以及部分金属间介电层72。在本实施例中，衬垫层80可与停止层28包含相同或不同材料，例如两者均较可选自由氮掺杂碳化物层(nitrogen doped carbide,NDC)、氮化硅、以及氮碳化硅(silicon carbon nitride,SiCN)所构成的群组。
如图6所示，接着形成一导电层84填满开口82并覆盖于衬垫层80表面，然后进行一平坦化制作工艺，例如利用化学机械研磨(chemical mechanical polishing,CMP)制作工艺去除部分导电层84，使剩余的导电层84上表面切齐衬垫层80上表面。需注意的是，本实施例所揭露的导电层84较佳与MTJ62的上电极包含相同材料，例如两者均较佳由钽或氮化钛所构成，因此剩余的导电层84经由平坦化制作工艺镶钳于衬垫层80内的时候较佳与下方的MTJ 62上电极一同构成新的上电极78。
然后如图7所示，先形成另一金属间介电层86于衬垫层80上并覆盖导电层84，分别于MTJ区域14以及逻辑区域16形成金属内连线88、90连接下方的MTJ 62及接触插塞74，再形成另一停止层96于金属间介电层86上并覆盖金属内连线88、90，其中MTJ区域14的金属内连线88较佳直接接触设于下方的MTJ 62而逻辑区域16的金属内连线90则接触下层的接触插塞74。
如同前述所形成的金属内连线，设于金属间介电层86内的各金属内连线88、90均可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层内。例如各金属内连线88、90可更细部包含一阻障层92以及一金属层94，其中阻障层92可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组，而金属层36可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等所构成的群组，但不局限于此。由于单镶嵌或双镶嵌制作工艺是本领域所熟知技术，在此不另加赘述。至此即完成本发明一实施例的半导体元件的制作。
请再继续参照图7，图7另揭露本发明一实施例的半导体元件的结构示意图。如图7所示，半导体元件主要包含一MTJ 62设于基底12上的MTJ区域14，金属内连线74设于MTJ 62旁的逻辑区域16上，金属间介电层72环绕MTJ 62及金属内连线74，金属内连线32连接并接触MTJ 62底部，金属内连线88连接并接触MTJ 62顶部，另一金属内连线90连接并接触金属内连线74，金属间介电层86环绕金属内连线88及金属内连线90，以及衬垫层80设于金属间介电层72与金属间介电层86之间并环绕部分MTJ 62。
在本实施例中，MTJ 62较佳包含一下电极76、一固定层46、一自由层48、一遮盖层50以及一上电极78，其中上电极78较佳具有一T形剖面。从细部来看，上电极的T形剖面包含一下半部98设于金属间介电层72内以及一上半部100设于衬垫层80内，其中下半部98宽度较佳小于上半部100宽度，下半部98上表面切齐金属间介电层72上表面，上半部100上表面切齐衬垫层80上表面，且下半部98以及上半部100较佳包含相同材料或相同金属材料，例如两者均较佳由钽或氮化钛所构成。此外半导体元件另包含一间隙壁70设于MTJ 62的下电极76、固定层46、自由层48、遮盖层50以及上电极78的下半部98旁，其中间隙壁70上表面切齐下半部98上表面或低于整个上电极78的上表面。
综上所述，本发明主要先形成MTJ于基底上，形成一衬垫层或停止层覆盖MTJ与周围的金属间介电层，然后去除部分衬垫层形成开口暴露出MTJ，再填入导电层于开口内使导电层与MTJ的原本上电极形成新的上电极，其中新的上电极较佳具有约略T形的剖面结构。依据此制作工艺方法本发明可扩大MTJ上电极的面积，由此避免MTJ连接后续金属内连线时造成MTJ毁损或虎牙结构的状况。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (18)

1.一种制作半导体元件的方法，包含：
形成磁性隧穿接面于基底上；
形成衬垫层于该磁性隧穿接面上；
去除部分该衬垫层以形成开口暴露该磁性隧穿接面；以及
形成导电层于该开口内，其中该导电层与该磁性隧穿接面的上电极一同构成新上电极，且该导电层的上表面切齐该衬垫层上表面，
其中该新上电极包含T形，该T形具有下半部以及位于该下半部上的上半部。
2.如权利要求1所述的方法，另包含：
形成第一金属间介电层于该基底上；
形成第一金属内连线于该第一金属间介电层内；
形成该磁性隧穿接面于该第一金属内连线上；
形成间隙壁于该磁性隧穿接面旁；
形成第二金属间介电层于该第一金属间介电层上并环绕该间隙壁；以及
形成该衬垫层于该第二金属间介电层、该间隙壁以及该磁性隧穿接面上。
3.如权利要求2所述的方法，还包含：
去除部分该衬垫层以形成该开口暴露该磁性隧穿接面、该间隙壁以及部分该第二金属间介电层；
形成该导电层于该开口内；
平坦化该导电层使该导电层上表面切齐该衬垫层上表面。
4.如权利要求2所述的方法，还包含于形成该衬垫层之前形成第二金属内连线于该磁性隧穿接面旁的该第二金属间介电层内。
5.如权利要求4所述的方法，其中该第二金属内连线上表面切齐该第二金属间介电层上表面。
6.如权利要求4所述的方法，其中该第一金属内连线以及该第二金属内连线包含不同材料。
7.如权利要求2所述的方法，其中该磁性隧穿接面包含：
下电极，设于该第一金属内连线上；
固定层，设于该下电极上；以及
该上电极，设于该固定层上。
8.如权利要求7所述的方法，其中该导电层以及该上电极包含相同材料。
9.一种半导体元件，包含：
第一金属间介电层，设于基底上；
第一金属内连线，设于该第一金属间介电层内；
磁性隧穿接面设于该第一金属内连线上，其中该磁性隧穿接面包含：
下电极；
固定层；以及
上电极，其中该上电极包含T形，该T形具有下半部以及位于该下半部上的上半部，
第二金属间介电层，设于该第一金属间介电层上并环绕该磁性隧穿接面；以及
衬垫层，设于该第二金属间介电层上并环绕该上电极的该上半部，且该上半部的上表面齐平于该衬垫层的上表面。
10.如权利要求9所述的半导体元件，还包含第二金属内连线，设于该磁性隧穿接面旁的该第二金属间介电层内。
11.如权利要求10所述的半导体元件，其中该第二金属内连线上表面切齐该第二金属间介电层上表面。
12.如权利要求9所述的半导体元件，其中该磁性隧穿接面
该下电极设于该第一金属内连线上；
该固定层设于该下电极上；以及
该上电极设于该固定层上。
13.如权利要求12所述的半导体元件，其中
该下半部设于该第二金属间介电层内；以及
该上半部设于该衬垫层内。
14.如权利要求13所述的半导体元件，其中该下半部宽度小于该上半部宽度。
15.如权利要求13所述的半导体元件，其中该下半部上表面切齐该第二金属间介电层上表面。
16.如权利要求13所述的半导体元件，其中该下半部以及该上半部包含相同材料。
17.如权利要求13所述的半导体元件，另包含间隙壁，设于该下电极、该固定层以及该下半部旁。
18.如权利要求17所述的半导体元件，其中该间隙壁上表面切齐该下半部上表面。
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