CN113594086B - 半导体元件及其制作方法 - Google Patents

半导体元件及其制作方法 Download PDF

Info

Publication number
CN113594086B
CN113594086B CN202010360779.3A CN202010360779A CN113594086B CN 113594086 B CN113594086 B CN 113594086B CN 202010360779 A CN202010360779 A CN 202010360779A CN 113594086 B CN113594086 B CN 113594086B
Authority
CN
China
Prior art keywords
layer
channel layer
metal
channel
inter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010360779.3A
Other languages
English (en)
Other versions
CN113594086A (zh
Inventor
王慧琳
陈纬
许博凯
王裕平
陈宏岳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
United Microelectronics Corp
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Priority to CN202010360779.3A priority Critical patent/CN113594086B/zh
Priority to US16/884,060 priority patent/US11417838B2/en
Publication of CN113594086A publication Critical patent/CN113594086A/zh
Priority to US17/857,185 priority patent/US11950513B2/en
Application granted granted Critical
Publication of CN113594086B publication Critical patent/CN113594086B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00—Thin magnetic films, e.g. of one-domain structure
    • H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F10/324—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer
    • H01F10/3254—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer the spacer being semiconducting or insulating, e.g. for spin tunnel junction [STJ]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00—Thin magnetic films, e.g. of one-domain structure
    • H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F10/324—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer
    • H01F10/329—Spin-exchange coupled multilayers wherein the magnetisation of the free layer is switched by a spin-polarised current, e.g. spin torque effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明公开一种半导体元件及其制作方法，其中制作半导体元件的方法为，首先形成一第一金属间介电层于基底上，然后形成第一金属内连线以及第二金属内连线于第一金属间介电层内，形成一通道层于第一金属内连线以及第二金属内连线上，形成一磁性隧道结(magnetic tunneling junction,MTJ)堆叠结构于通道层上，再去除MTJ堆叠结构以形成一MTJ。

Description

半导体元件及其制作方法
技术领域
本发明涉及一种半导体元件及其制作方法，尤其是涉及一种磁阻式随机存取存储器(Magnetoresistive Random Access Memory,MRAM)及其制作方法。
背景技术
已知，磁阻(magnetoresistance,MR)效应是材料的电阻随着外加磁场的变化而改变的效应，其物理量的定义，是在有无磁场下的电阻差除上原先电阻，用以代表电阻变化率。目前，磁阻效应已被成功地运用在硬盘生产上，具有重要的商业应用价值。此外，利用巨磁电阻物质在不同的磁化状态下具有不同电阻值的特点，还可以制成磁性随机存储器(MRAM)，其优点是在不通电的情况下可以继续保留存储的数据。
上述磁阻效应还被应用在磁场感测(magnetic field sensor)领域，例如，移动电话中搭配全球定位系统(global positioning system,GPS)的电子罗盘(electroniccompass)零组件，用来提供使用者移动方位等资讯。目前，市场上已有各式的磁场感测技术，例如，各向异性磁阻(anisotropic magnetoresistance,AMR)感测元件、巨磁阻(GMR)感测元件、磁性隧道结(magnetic tunneling junction,MTJ)感测元件等等。然而，上述现有技术的缺点通常包括：较占芯片面积、制作工艺较昂贵、较耗电、灵敏度不足，以及易受温度变化影响等等，而有必要进一步改进。
发明内容
本发明一实施例公开一种制作半导体元件的方法。首先形成一第一金属间介电层于基底上，然后形成第一金属内连线以及第二金属内连线于第一金属间介电层内，形成一通道层于第一金属内连线以及第二金属内连线上，形成一磁性隧道结(magnetictunneling junction,MTJ)堆叠结构于通道层上，再去除MTJ堆叠结构以形成一MTJ。
本发明另一实施例公开一种半导体元件，其主要包含第一金属内连线以及第二金属内连线设于基底上、一第一金属间介电层环绕第一金属内连线以及第二金属内连线、一通道层设于第一金属间介电层、第一金属内连线及第二金属内连线上且通道层侧壁包含一曲面以及一磁性隧道结(magnetic tunneling junction,MTJ)设于通道层上。
附图说明
图1至图6为本发明一实施例制作一MRAM单元的方式示意图；
图7为本发明一实施例的一MRAM单元的立体结构示意图；
图8为图7中沿着切线BB’的剖面示意图。
主要元件符号说明
12:基底
14:MRAM区域
16:层间介电层
18:金属内连线结构
20:金属内连线结构
22:金属间介电层
24:金属内连线
26:停止层
28:金属间介电层
30:金属内连线
32:金属内连线
34:阻障层
36:金属层
38:介电层
40:开口
42:通道层
44第一通道层
46:第二通道层
48:MTJ堆叠结构
50:硬掩模
52自由层
54:阻障层
56:固定层
58:MTJ
60:遮盖层
62:金属间介电层
64:停止层
66:金属间介电层
68:金属内连线
70:阻障层
72:金属层
74:停止层
具体实施方式
请参照图1至图6，图1至图6为本发明一实施例制作一半导体元件，或更具体而言一MRAM单元的方式示意图。如图1所示，首先提供一基底12，例如一由半导体材料所构成的基底12，其中半导体材料可选自由硅、锗、硅锗复合物、硅碳化物(silicon carbide)、砷化镓(gallium arsenide)等所构成的群组，且基底12上较佳定义有一MRAM区域14以及一逻辑区域(图未示)。
基底12上可包含例如金属氧化物半导体(metal-oxide semiconductor,MOS)晶体管等主动(有源)元件、被动(无源)元件、导电层以及例如层间介电层(interlayerdielectric,ILD)16等介电层覆盖于其上。更具体而言，基底12上可包含平面型或非平面型(如鳍状结构晶体管)等MOS晶体管元件，其中MOS晶体管可包含栅极结构(例如金属栅极)以及源极/漏极区域、间隙壁、外延层、接触洞蚀刻停止层等晶体管元件，层间介电层16可设于基底12上并覆盖MOS晶体管，且层间介电层16可具有多个接触插塞电连接MOS晶体管的栅极以及/或源极/漏极区域。由于平面型或非平面型晶体管与层间介电层等相关制作工艺均为本领域所熟知技术，在此不另加赘述。
然后于层间介电层16上依序形成金属内连线结构18、20电连接前述的接触插塞，其中金属内连线结构18包含一金属间介电层22以及金属内连线24镶嵌于金属间介电层22中，金属内连线结构20则包含一停止层26、一金属间介电层28以及多个金属内连线30、32镶嵌于停止层26与金属间介电层28中。
在本实施例中，金属内连线结构18中的各金属内连线24较佳包含一沟渠导体(trench conductor)，金属内连线结构20中的金属内连线30、32则包含接触洞导体(viaconductor)。另外各金属内连线结构18、20中的各金属内连线24、30、32均可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层22、28以及/或停止层26中并彼此电连接。例如各金属内连线24、30、32可更细部包含一阻障层34以及一金属层36，其中阻障层34可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组，而金属层36可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等所构成的群组，但不局限于此。由于单镶嵌或双镶嵌制作工艺乃本领域所熟知技术，在此不另加赘述。此外在本实例中金属内连线24中的金属层36较佳包含铜、金属内连线30、32中的金属层36则较佳包含钨、金属间介电层22、28较佳包含氧化硅或超低介电常数介电层、而停止层26则包含氮掺杂碳化物层(nitrogen doped carbide,NDC)、氮化硅、或氮碳化硅(silicon carbon nitride,SiCN)，但不局限于此。
然后形成一介电层38于金属间介电层28上，进行一光刻暨蚀刻制作工艺去除部分介电层38以形成一开口40暴露出金属内连线30、32及金属间介电层28。在本实施例中，由于介电层38较佳于后续用来设置一通道层因此必需具有一定厚度例如介于300埃至1000埃，其中介电层38可包含二氧化硅、氮化硅、或氮碳化硅(silicon carbon nitride,SiCN)，但不局限于此。
如图2所示，接着形成一通道层42或更具体而言依序形成一第一通道层44以及一第二通道层46于开口40内及介电层38上并填满开口40，然后进行一平坦化制作工艺例如化学机械研磨(chemical mechanical polishing,CMP)制作工艺去除部分第二通道层46及部分第一通道层44，使剩余的第一通道层44与第二通道层46顶部切齐介电层38顶部。在本实施例中，第一通道层44与第二通道层46较佳包含不同材料且为了因应后续以离子束蚀刻制作工艺(ion beam etching,IBE)来图案化通道层42，第一通道层44与第二通道层46又较佳由具有不同蚀刻率的材料所构成，例如设于下方的第一通道层44较佳由较抗蚀刻或蚀刻率较低的材料所构成而设于上方的第二通道层46则较佳由较容易被蚀刻或蚀刻率较高的材料所构成。在本实施例中第一通道层44较佳包含拓扑绝缘体例如硒化铋(BixSe1-x)而第二通道层46则可包含重金属如钽(Ta)、钨(W)、铂(Pt)、铪(Hf)或其组合。此外第一通道层44与第二通道层46也较佳具有不同厚度，其中第一通道层44相对于第二通道层46的厚度比较佳介于0.5至5，例如第一通道层44最薄之处约略第二通道层46的一半厚度而第一通道层44的最厚之处则约第二通道层46的五倍厚度。
如图3所示，接着先形成一MTJ堆叠结构48于通道层42及介电层38上，再形成一图案化的硬掩模50于MTJ堆叠结构48上。在本实施例中，形成MTJ堆叠结构48的方式可先依序形成一自由层(free layer)52、一阻障层(barrier layer)54以及一固定层(pinnedlayer)56。在本实施例中，自由层52可以是由铁磁性材料所构成者，例如铁、钴、镍或其合金如钴铁硼(cobalt-iron-boron,CoFeB)，但不限于此。其中，自由层52的磁化方向会受外部磁场而「自由」改变。阻障层54可由包含氧化物的绝缘材料所构成，例如氧化铝(AlOx)或氧化镁(MgO)，但均不局限于此。固定层56可以是由反铁磁性(antiferromagnetic,AFM)材料所构成者，例如铁锰(FeMn)、铂锰(PtMn)、铱锰(IrMn)、氧化镍(NiO)等，用以固定或限制邻近层的磁矩方向。需注意的是，由于本实施例较佳用来制备自旋轨道转矩式(spin orbittorque,SOT)MRAM，因此自由层52较佳设于最底层并直接接触通道层42。另外图案化的硬掩模50较佳包含导电材料例如金属或金属氮化物，其中金属可包含钛而金属氮化物则可包含氮化钛。
如图4所示，接着进行一道或一道以上蚀刻制作工艺以图案化的硬掩模50为掩模去除部分MTJ堆叠结构48、部分第二通道层46、部分第一通道层44以及部分介电层38以形成MTJ 58于MRAM区域14，再形成一遮盖层60于图案化的硬掩模50、MTJ 58、第二通道层46、第一通道层44以及介电层38表面。值得注意的是，本实施例于图案化上述MTJ堆叠结构48及各材料层所进行的蚀刻制作工艺可包含反应性离子蚀刻制作工艺(reactive ion etching,RIE)以及/或离子束蚀刻制作工艺(ion beam etching,IBE)，且由于离子束蚀刻制作工艺的特性，剩余的MTJ 58侧壁、第二通道层46侧壁、第一通道层44侧壁以及介电层38顶部均较佳呈现一弧形或曲面且部分介电层38顶部可略低于第一通道层44顶部。在本实施例中，遮盖层60可包含但不局限于氮掺杂碳化物层(NDC)、氮化硅(SiN)或氮碳化硅(SiCN)且又更佳包含氮化硅。
如图5所示，然后依序形成一金属间介电层62以及一停止层64于遮盖层60表面，进行一平坦化制作工艺例如CMP去除部分停止层64及部分金属间介电层62，再形成另一金属间介电层66于停止层64上。在本实施例中，金属间介电层62、66较佳包含一超低介电常数介电层，例如可包含多孔性介电材料例如但不局限于氧碳化硅(silicon oxycarbide,SiOC)，而停止层64则可包含但不局限于氮掺杂碳化物层(NDC)、氮化硅(SiN)或氮碳化硅(SiCN)且又更佳包含氮化硅。
如图6所示，随后进行一道或一道以上光刻暨蚀刻制作工艺去除部分金属间介电层66、部分停止层64、部分金属间介电层62及部分遮盖层60形成接触洞(图未示)。接着填入导电材料于接触洞内并搭配平坦化制作工艺如CMP以形成金属内连线68连接下方的硬掩模50，然后再形成另一停止层74于金属内连线68表面。如同前述所形成的金属内连线24，设于金属间介电层62、66内的金属内连线68可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层62、66内。例如各金属内连线68可更细部包含一阻障层70以及一金属层72，其中阻障层70可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组，而金属层72可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungstenphosphide,CoWP)等所构成的群组，但不局限于此。此外在本实例中金属内连线68中的金属层72较佳包含铜，而停止层74则包含氮掺杂碳化物层(nitrogen doped carbide,NDC)、氮化硅、或氮碳化硅(silicon carbon nitride,SiCN)且最佳包含氮碳化硅，但不局限于此。至此即完成本发明一实施例的半导体元件的制作。
请继续参照图6至图8，其中图7为本发明一实施例的一MRAM单元的立体结构示意图，前述的图6为图7中沿着切线AA’的剖面示意图而图8则为图7中沿着切线BB’的剖面示意图。如图6至图8所示，MRAM单元主要包含金属内连线30及金属内连线32设于基底12上、一金属间介电层28环绕金属内连线30及金属内连线32、通道层42设于金属间介电层28、金属内连线30及金属内连线32上以及MTJ 58设于通道层42上，其中通道层42又细部包含第一通道层44同时设于两个金属内连线30、32上以及第二通道层设46于第一通道层44上，第一通道层44周围环绕一介电层38，且通道层42至少一侧壁包含曲面。
从细部来看，MTJ 58侧壁、第二通道层46侧壁、第一通道层44侧壁以及介电层38顶部均各自包含至少一曲面，其中MTJ 58侧壁的曲面、第二通道层46侧壁的曲面、第一通道层44侧壁的曲面以及介电层38顶部的曲面较佳由上至下构成一连续曲面。另外相较于图6中的通道层42底部直接连接或接触金属内连线30、32，图8中的通道层42仅接触金属间介电层28，同时设于硬掩模50正上方的金属内连线68两侧除了设有金属间介电层62、66外还设有停止层64镶嵌于金属间介电层62、64内但不接触金属内连线68。
综上所述，相较于现行MRAM元件采用自旋转矩移转(Spin Torque Transfer,STT)的方式来翻转磁矩，本发明揭露一种制备自旋轨道转矩式(spin orbit torque,SOT)MRAM的方法，其主要利用自旋轨道转矩(SOT)效应来翻转MTJ中自由层的磁矩，或更具体而言于写入电流时依靠与自由层平行邻接的通道层材料中流过的电流来带动二者界面上的自旋轨道作用所产生的转矩，用以翻转自由层的磁矩。在实际制作工艺上，本发明主要利用镶嵌制作工艺的方式先于金属内连线上形成一介电层，去除部分介电层形成开口暴露出下方的金属内连线，形成两层由不同材料所构成的通道层于开口内，再形成MTJ于通道层上，其中下层的第一通道层较佳包含拓扑绝缘体例如硒化铋(BixSe1-x)而上层的第二通道层则可包含重金属如钽(Ta)、钨(W)、铂(Pt)、铪(Hf)或其组合。
由于SOT的翻转不需要电流本身来给予，而是通过自旋电流影响自由层的磁矩，因此执行写入动作时不会发生铁磁层的矫顽力(coercivity)差距下降、电流加热整个MTJ的现象，也不会持续性的穿隧绝缘层。此外自旋电流是一次性的给予整个磁性膜层相同的等效磁场，翻转与否几乎只取决于给予电流脉冲的大小，因此相较于STT可以加速电流脉冲的给予速度，使得写入速度增快许多。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (17)

1.一种制作半导体元件的方法，其特征在于，包含：
形成第一金属间介电层于基底上；
形成第一金属内连线以及第二金属内连线于该第一金属间介电层内；
形成通道层于该第一金属内连线以及该第二金属内连线上，
其中形成该通道层的方法包含：
形成介电层于该第一金属间介电层上；
去除该介电层以形成开口；
形成第一通道层以及第二通道层于该开口内；以及
平坦化该第一通道层以及该第二通道层；
形成磁性隧道结(magnetic tunneling junction,MTJ)堆叠结构于该通道层上，
其中形成该磁性隧道结堆叠结构包含：形成该磁性隧道结堆叠结构于该第一通道层以及该第二通道层上；以及
去除该磁性隧道结堆叠结构、该第二通道层以及该第一通道层以形成磁性隧道结，
其中该第一通道层以及该第二通道层包含不同材料；
其中该磁性隧道结包含：
自由层，设于该通道层上；
阻障层，设于该自由层上；以及
固定层，设于该阻障层上。
2.如权利要求1所述的方法，其中该第一通道层包含U形。
3.如权利要求1所述的方法，另包含于形成该磁性隧道结堆叠结构后去除该磁性隧道结堆叠结构、该第二通道层、该第一通道层以及该介电层。
4.如权利要求1所述的方法，其中该第一通道层以及该第二通道层包含不同蚀刻率。
5.如权利要求1所述的方法，另包含：
形成遮盖层于该磁性隧道结、该通道层以及该介电层上；以及
形成第二金属间介电层于该遮盖层上。
6.如权利要求5所述的方法，其中该遮盖层以及该介电层包含不同材料。
7.如权利要求1所述的方法，其中该第一通道层包含硒化铋(BixSe1-x)，该第二通道层包含重金属。
8.如权利要求7所述的方法，其中该重金属包括钽(Ta)、钨(W)、铂(Pt)、铪(Hf)或其组合。
9.一种半导体元件，其特征在于，包含：
第一金属内连线以及第二金属内连线，设于一基底上；
第一金属间介电层，环绕该第一金属内连线以及该第二金属内连线；
通道层，设于该第一金属间介电层、该第一金属内连线以及该第二金属内连线上，其中该通道层侧壁包含一曲面；以及
磁性隧道结(magnetic tunneling junction,MTJ)，设于该通道层上，
其中该通道层包含：
第一通道层，设于该第一金属内连线以及该第二金属内连线上；以及
第二通道层，设于该第一通道层上，
其中该第一通道层以及该第二通道层包含不同材料，
其中该磁性隧道结包含：
自由层，设于该通道层上；
阻障层，设于该自由层上；以及
固定层，设于该阻障层上。
10.如权利要求9所述的半导体元件，其中该第一通道层侧壁包含第一曲面。
11.如权利要求9所述的半导体元件，其中该第二通道层侧壁包含第二曲面。
12.如权利要求9所述的半导体元件，另包含介电层环绕该第一通道层。
13.如权利要求12所述的半导体元件，其中该介电层顶部包含第三曲面。
14.如权利要求9所述的半导体元件，其中该磁性隧道结侧壁包含第四曲面。
15.如权利要求9所述的半导体元件，另包含：
遮盖层，设于该通道层上及该磁性隧道结旁；以及
第二金属间介电层，环绕遮盖层。
16.如权利要求9所述的半导体元件，其中该第一通道层包含硒化铋(BixSe1-x)，该第二通道层包含重金属。
17.如权利要求16所述的半导体元件，其中该重金属包括钽(Ta)、钨(W)、铂(Pt)、铪(Hf)或其组合。
CN202010360779.3A 2020-04-30 2020-04-30 半导体元件及其制作方法 Active CN113594086B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202010360779.3A CN113594086B (zh) 2020-04-30 2020-04-30 半导体元件及其制作方法
US16/884,060 US11417838B2 (en) 2020-04-30 2020-05-27 Semiconductor device and method for fabricating the same
US17/857,185 US11950513B2 (en) 2020-04-30 2022-07-05 Semiconductor device and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010360779.3A CN113594086B (zh) 2020-04-30 2020-04-30 半导体元件及其制作方法

Publications (2)

Publication Number Publication Date
CN113594086A CN113594086A (zh) 2021-11-02
CN113594086B true CN113594086B (zh) 2023-09-26

Family

ID=78236888

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010360779.3A Active CN113594086B (zh) 2020-04-30 2020-04-30 半导体元件及其制作方法

Country Status (2)

Country Link
US (2) US11417838B2 (zh)
CN (1) CN113594086B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10937945B2 (en) * 2019-01-22 2021-03-02 International Business Machines Corporation Structured pedestal for MTJ containing devices

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106033731A (zh) * 2015-03-13 2016-10-19 联华电子股份有限公司 半导体元件及其制作方法
US10497858B1 (en) * 2018-12-21 2019-12-03 Applied Materials, Inc. Methods for forming structures for MRAM applications
US10529920B1 (en) * 2018-07-09 2020-01-07 United Microelectronics Corp. Semiconductor device and method for fabricating the same
CN110875425A (zh) * 2018-08-31 2020-03-10 台湾积体电路制造股份有限公司 记忆体装置的制造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7728384B2 (en) 2006-05-30 2010-06-01 Macronix International Co., Ltd. Magnetic random access memory using single crystal self-aligned diode
CN104704564B (zh) * 2012-08-06 2017-05-31 康奈尔大学 磁性纳米结构中基于自旋霍尔扭矩效应的电栅控式三端子电路及装置
US10068945B2 (en) * 2015-09-30 2018-09-04 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure integrated with magnetic tunneling junction and manufacturing method thereof
US11738336B2 (en) * 2019-04-12 2023-08-29 Western Digital Technologies, Inc. Spin torque oscillator (STO) sensors used in nucleic acid sequencing arrays and detection schemes for nucleic acid sequencing
US11152426B2 (en) * 2020-01-15 2021-10-19 Taiwan Semiconductor Manufacturing Company Limited Memory device using an etch stop dielectric layer and methods for forming the same
US11569294B2 (en) * 2020-07-08 2023-01-31 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106033731A (zh) * 2015-03-13 2016-10-19 联华电子股份有限公司 半导体元件及其制作方法
US10529920B1 (en) * 2018-07-09 2020-01-07 United Microelectronics Corp. Semiconductor device and method for fabricating the same
CN110707122A (zh) * 2018-07-09 2020-01-17 联华电子股份有限公司 半导体元件及其制作方法
CN110875425A (zh) * 2018-08-31 2020-03-10 台湾积体电路制造股份有限公司 记忆体装置的制造方法
US10497858B1 (en) * 2018-12-21 2019-12-03 Applied Materials, Inc. Methods for forming structures for MRAM applications

Also Published As

Publication number Publication date
CN113594086A (zh) 2021-11-02
US20220336735A1 (en) 2022-10-20
US11950513B2 (en) 2024-04-02
US11417838B2 (en) 2022-08-16
US20210343935A1 (en) 2021-11-04

Similar Documents

Publication Publication Date Title
CN112447788B (zh) 磁阻式随机存取存储器
CN111969103B (zh) 半导体元件及其制作方法
CN112968036B (zh) 半导体元件及其制作方法
CN110890460B (zh) 半导体元件及其制作方法
CN111564468B (zh) 半导体元件及其制作方法
CN111106235B (zh) 半导体元件及其制作方法
CN112466901A (zh) 半导体元件及其制作方法
CN111916472A (zh) 磁阻式随机存取存储器
CN114447023A (zh) 半导体元件及其制作方法
CN112018146B (zh) 磁阻式随机存取存储器
CN111129289B (zh) 半导体元件及其制作方法
CN115440881A (zh) 半导体元件及其制作方法
CN111009606B (zh) 半导体元件及其制作方法
CN113594086B (zh) 半导体元件及其制作方法
CN113809117B (zh) 半导体元件及其制作方法
CN112420918B (zh) 半导体元件及其制作方法
CN111477738B (zh) 一种制作半导体元件的方法
CN113594087B (zh) 半导体元件及其制作方法
CN113539943B (zh) 半导体元件及其制作方法
CN112768601B (zh) 磁阻式随机存取存储器
CN116267013A (zh) 半导体元件及其制作方法
CN116867349A (zh) 半导体元件及其制作方法
CN116981340A (zh) 半导体元件及其制作方法
CN117479547A (zh) 一种制作磁阻式随机存取存储器的方法
CN116156995A (zh) 半导体结构及其制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant