CN111009606B - 半导体元件及其制作方法 - Google Patents

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Abstract

本发明公开一种半导体元件及其制作方法,该半导体元件主要包含一磁性隧穿接面(magnetic tunneling junction,MTJ)设于一基底上,一第一间隙壁设于MTJ一侧以及一第二间隙壁设于MTJ另一侧,其中第一间隙壁及第二间隙壁为不对称结构。更具体而言,MTJ又细部包含一第一下电极设于一金属内连线上、一阻障层设于下电极上以及一上电极设于阻障层上,其中第一间隙壁上表面切齐该上电极上表面,且第二间隙壁上表面低于该上电极上表面并高于该阻障层上表面。

Description

半导体元件及其制作方法
技术领域
本发明涉及一种半导体元件及其制作方法,尤其是涉及一种磁阻式随机存取存储器(Magnetoresistive Random Access Memory,MRAM)及其制作方法。
背景技术
已知,磁阻(magnetoresistance,MR)效应是材料的电阻随着外加磁场的变化而改变的效应,其物理量的定义,是在有无磁场下的电阻差除上原先电阻,用以代表电阻变化率。目前,磁阻效应已被成功地运用在硬盘生产上,具有重要的商业应用价值。此外,利用巨磁电阻物质在不同的磁化状态下具有不同电阻值的特点,还可以制成磁性随机存储器(MRAM),其优点是在不通电的情况下可以继续保留存储的数据。
上述磁阻效应还被应用在磁场感测(magnetic field sensor)领域,例如,移动电话中搭配全球定位系统(global positioning system,GPS)的电子罗盘(electroniccompass)零组件,用来提供使用者移动方位等信息。目前,市场上已有各式的磁场感测技术,例如,各向异性磁阻(anisotropic magnetoresistance,AMR)感测元件、巨磁阻(GMR)感测元件、磁隧穿接面(magnetic tunneling junction,MTJ)感测元件等等。然而,上述现有技术的缺点通常包括:较占芯片面积、制作工艺较昂贵、较耗电、灵敏度不足,以及易受温度变化影响等等,而有必要进一步改进。
发明内容
本发明一实施例揭露一种半导体元件,其主要包含一磁性隧穿接面(magnetictunneling junction,MTJ)设于一基底上,一第一间隙壁设于MTJ一侧以及一第二间隙壁设于MTJ另一侧,其中该第一间隙壁及该第二间隙壁为不对称结构。更具体而言,MTJ又细部包含一第一下电极设于一金属内连线上、一阻障层设于下电极上以及一上电极设于阻障层上,其中第一间隙壁上表面切齐该上电极上表面,且第二间隙壁上表面低于该上电极上表面并高于该阻障层上表面。
本发明另一实施例揭露一种半导体元件,其包含一磁性隧穿接面(magnetictunneling junction,MTJ)设于一基底上以及一金属内连线设于该MTJ上,其中MTJ的一上视剖面包含一第一圆形,金属内连线的一上视剖面包含一第二圆形重叠部分该第一圆形。此外未被第二圆形所重叠的部分第一圆形包含一第一新月形状,且未重叠第一圆形的部分第二圆形包含一第二新月形状。
附图说明
图1至图6为本发明一实施例制作MRAM单元的方式示意图;
图7为本发明图6实施例中MTJ以及金属内连线重叠处的上视图。
主要元件符号说明
12 基底 14 MTJ区域
16 逻辑区域 18 层间介电层
20 金属内连线结构 22 金属内连线结构
24 金属间介电层 26 金属内连线
28 停止层 30 金属间介电层
32 金属内连线 34 阻障层
36 金属层 38 MTJ堆叠结构
40 遮盖层 42 遮盖层
44 第一电极层 46 固定层
48 自由层 50 阻障层
52 第二电极层 54 图案化掩模
56 有机介电层 58 含硅硬掩模与抗反射层
60 图案化光致抗蚀剂 62 MTJ
64 第一倾斜侧壁 66 第二倾斜侧壁
68 衬垫层 70 第一间隙壁
72 金属间介电层 74 接触插塞
76 下电极 78 上电极
80 停止层 82 第二间隙壁
86 金属间介电层 88 金属内连线
90 金属内连线 92 阻障层
94 金属层 96 停止层
98 突出部 100 第一圆形
102 第二圆形 104 第一新月形状
106 第二新月形状
具体实施方式
请参照图1至图6,图1至图6为本发明一实施例制作一半导体元件,或更具体而言一MRAM单元的方式示意图。如图1至图5所示,首先提供一基底12,例如一由半导体材料所构成的基底12,其中半导体材料可选自由硅、锗、硅锗复合物、硅碳化物(silicon carbide)、砷化镓(gallium arsenide)等所构成的群组,且基底12上较佳定义有一磁性隧穿接面(magnetic tunneling junction,MTJ)区域14以及一逻辑区域16。
基底12上可包含例如金属氧化物半导体(metal-oxide semiconductor,MOS)晶体管等主动(有源)元件、被动元件、导电层以及例如层间介电层(interlayer dielectric,ILD)18等介电层覆盖于其上。更具体而言,基底12上可包含平面型或非平面型(如鳍状结构晶体管)等MOS晶体管元件,其中MOS晶体管可包含栅极结构(例如金属栅极)以及源极/漏极区域、间隙壁、外延层、接触洞蚀刻停止层等晶体管元件,层间介电层18可设于基底12上并覆盖MOS晶体管,且层间介电层18可具有多个接触插塞电连接MOS晶体管的栅极以及/或源极/漏极区域。由于平面型或非平面型晶体管与层间介电层等相关制作工艺均为本领域所熟知技术,在此不另加赘述。
然后于MTJ区域14以及逻辑区域16的层间介电层18上依序形成金属内连线结构20、22电连接前述的接触插塞,其中金属内连线结构20包含一金属间介电层24以及金属内连线26镶嵌于金属间介电层24中,金属内连线结构22则包含一停止层28、一金属间介电层30以及多个金属内连线32镶嵌于停止层28与金属间介电层30中。
在本实施例中,金属内连线结构20中的各金属内连线26较佳包含一沟槽导体(trench conductor),金属内连线结构22中设于MTJ区域14的金属内连线32则包含接触洞导体(via conductor)。另外各金属内连线结构20、22中的各金属内连线26、32均可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层24、30以及/或停止层28中并彼此电连接。例如各金属内连线26、32可更细部包含一阻障层34以及一金属层36,其中阻障层34可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组,而金属层36可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide,CoWP)等所构成的群组,但不局限于此。由于单镶嵌或双镶嵌制作工艺是本领域所熟知技术,在此不另加赘述。此外在本实例中金属层36较佳包含铜、金属间介电层24、30较佳包含氧化硅、而停止层28则包含氮掺杂碳化物层(nitrogen doped carbide,NDC)、氮化硅、或氮碳化硅(silicon carbon nitride,SiCN),但不局限于此。
接着形成一MTJ堆叠结构38于金属内连线结构22上、一遮盖层40于MTJ堆叠结构38上以及另一遮盖层42于遮盖层40上。在本实施例中,形成MTJ堆叠结构38的方式可先依序形成一第一电极层44、一固定层(fixed layer)46、一自由层(free layer)48、一阻障层(capping layer)50以及一第二电极层52。在本实施例中,第一电极层44以及第二电极层52较佳包含导电材料,例如但不局限于钽(Ta)、铂(Pt)、铜(Cu)、金(Au)、铝(Al)。固定层46可以是由反铁磁性(antiferromagnetic,AFM)材料所构成者,例如铁锰(FeMn)、铂锰(PtMn)、铱锰(IrMn)、氧化镍(NiO)等,用以固定或限制邻近层的磁矩方向。自由层48可以是由铁磁性材料所构成者,例如铁、钴、镍或其合金如钴铁硼(cobalt-iron-boron,CoFeB),但不限于此。其中,自由层48的磁化方向会受外部磁场而「自由」改变。阻障层50可由包含氧化物的绝缘材料所构成,例如氧化铝(AlOx)或氧化镁(MgO),但均不局限于此。另外遮盖层40以及遮盖层42较佳包含不同材料,例如本实施例的遮盖层40较佳包含氮化硅而遮盖层42则较佳包含氧化硅,但不局限于此。
接着形成一图案化掩模54于遮盖层42上。在本实施例中,图案化掩模54可包含一有机介电层(organic dielectric layer,ODL)56、一含硅硬掩模与抗反射(silicon-containing hard mask bottom anti-reflective coating,SHB)层58以及一图案化光致抗蚀剂60。
如图2所示,随后利用图案化掩模54为掩模进行一道或一道以上蚀刻制作工艺去除部分遮盖层40、42、部分MTJ堆叠结构38以及部分金属间介电层30以形成MTJ 62于MTJ区域14,其中第一电极层44较佳于此阶段成为MTJ 62的下电极76而第二电极层52则成为MTJ62的上电极78,而遮盖层40、42可在蚀刻过程中被一同去除。值得注意的是,本实施例可先利用图案化掩模54进行一反应性离子蚀刻制作工艺(reactive ion etching,RIE)去除部分遮盖层40、42以及部分MTJ堆叠结构38,然后去除图案化掩模54,再利用图案化的遮盖层42为掩模以离子束蚀刻制作工艺(ion beam etching,IBE)以去除部分MTJ堆叠结构38以及部分金属间介电层30形成MTJ 62。由于离子束蚀刻制作工艺的特性,剩余的金属间介电层30上表面较佳略低于金属内连线32上表面且金属间介电层30上表面较佳呈现一弧形或曲面。
另外又需注意的是,本实施例利用离子束蚀刻制作工艺去除部分金属间介电层30的时候较佳一同去除部分金属内连线32,使金属内连线32靠近MTJ 62的交界处形成第一倾斜侧壁64以及第二倾斜侧壁66。
然后如图3所示,形成一衬垫层68于MTJ 62上并覆盖金属间介电层30表面。在本实施例中,衬垫层68较佳包含氧化硅,但又可依据制作工艺需求选用其他介电材料,例如又可包含氧化硅、氮氧化硅或氮碳化硅。
如图4所示,接着进行一蚀刻制作工艺去除部分衬垫层68以形成一间隙壁70于各MTJ 68旁,其中间隙壁较佳包含第一间隙壁70设于MTJ 68侧壁并同时覆盖并接触金属内连线32的第一倾斜侧壁64以及第二间隙壁82设于MTJ 68侧壁并同时覆盖并接触金属内连线32的第二倾斜侧壁66。
之后如图5所示,先形成另一金属间介电层72于MTJ区域14以及逻辑区域16,利用平坦化制作工艺如CMP使金属间介电层72上表面切齐MTJ62上表面,再进行一图案转移制作工艺,例如可利用一图案化掩模去除逻辑区域16的部分的金属间介电层72以形成接触洞(图未示)并暴露出下面的金属内连线26。然后于接触洞中填入所需的金属材料,例如包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等的阻障层34以及选自钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide,CoWP)等低电阻材料或其组合的低阻抗金属层36。接着进行一平坦化制作工艺,例如以化学机械研磨制作工艺去除部分金属材料以形成接触插塞74于接触洞内电连接金属内连线26。
随后如图6所示,依序形成一停止层80以及另一金属间介电层86于MTJ 62上并覆盖金属间介电层72表面,进行一道或一道以上光刻及蚀刻制作工艺去除MTJ区域14的部分金属间介电层86、部分停止层80、部分金属间介电层72、甚至部分MTJ 62旁的第二间隙壁82以及逻辑区域16的部分金属间介电层86与部分停止层80形成接触洞(图未示)。接着填入导电材料于各接触洞内并搭配平坦化制作工艺如CMP以分别于MTJ区域14以及逻辑区域16形成金属内连线88、90连接下方的MTJ 62及接触插塞74,其中MTJ区域14的金属内连线88较佳直接接触设于下方的MTJ 62而逻辑区域16的金属内连线90则接触下层的接触插塞74。接着再形成另一停止层96于金属间介电层86上并覆盖金属内连线88、90。
在本实施例中,停止层80可与停止层28包含相同或不同材料,例如两者均较可选自由氮掺杂碳化物层(nitrogen doped carbide,NDC)、氮化硅、以及氮碳化硅(siliconcarbon nitride,SiCN)所构成的群组。如同前述所形成的金属内连线,设于金属间介电层86内的各金属内连线88、90均可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层内。例如各金属内连线88、90可更细部包含一阻障层92以及一金属层94,其中阻障层92可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组,而金属层36可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide,CoWP)等所构成的群组,但不局限于此。由于单镶嵌或双镶嵌制作工艺是本领域所熟知技术,在此不另加赘述。至此即完成本发明一实施例的半导体元件的制作。
值得注意的是,本实施例于图6利用光刻及蚀刻制作工艺于MTJ区域14形成金属内连线88时较佳调整光掩模的位置使蚀刻制作工艺除了去除MTJ 62正上方的停止层80与金属间介电层86之外又同时去除MTJ 62旁的部分金属间介电层72甚至部分第二间隙壁82,使所形成的金属内连线88与下方的MTJ 62形成错位。换句话说,除了部分金属内连线88底部直接接触MTJ 62顶部外至少部分金属内连线88又同时接触部分MTJ 62侧壁。
从整体结构上来看,图6所揭露的半导体元件主要包含一MTJ 62设于基底12上的MTJ区域14,金属内连线74设于MTJ 62旁的逻辑区域16上,金属间介电层72环绕MTJ 62及金属内连线74,金属内连线32连接并接触MTJ 62底部,金属内连线88连接并接触MTJ 62顶部及部分侧壁,另一金属内连线90连接并接触金属内连线74,金属间介电层86环绕金属内连线88及金属内连线90,停止层80设于金属间介电层72与金属间介电层86之间,以及停止层96覆盖于MTJ 62、金属内连线90以及金属间介电层86上。
在本实施例中,MTJ 62较佳包含一下电极76、一固定层46、一自由层48、一阻障层50以及一上电极78,MTJ 62一侧设有第一间隙壁70而另一侧则设有第二间隙壁82,其中第一间隙壁70及第二间隙壁82较佳为不对称结构。从细部来看,第一间隙壁70底部直接接触第一倾斜侧壁64,第二间隙壁82底部直接接触第二倾斜侧壁66,第一间隙壁70上表面较佳切齐MTJ62的上电极78上表面,第二间隙壁82上表面则较佳低于上电极78上表面但又高于阻障层50上表面。换句话说,第一间隙壁70与第二间隙壁82较佳包含不同高度。
此外设于MTJ 62正上方的金属内连线88又较佳包含一突出部98接触上电极78的一侧壁。由于第二间隙壁82并未完全遮蔽住MTJ 62侧壁使部分MTJ 62侧壁裸露出来,因此突出部98较佳同时接触上电极78、第二间隙壁82以及金属间介电层72且突出部98下表面较佳高于阻障层50上表面。需注意的是,虽然本实施例是以金属内连线88偏向MTJ 62的右侧方向设置并使突出部98接触MTJ 62的右侧侧壁,但不局限于此设计,依据本发明其他实施例金属内连线88又可偏向MTJ 62的左侧方向设置并使突出部98接触MTJ 62的左侧侧壁,甚至MTJ 62两侧均可向下延伸出突出部同时接触MTJ 62的两侧侧壁,这些变化形也属本发明所涵盖的范围。
请继续参照图7,图7为本发明图6实施例的MTJ 62以及金属内连线88重叠处的上视图。如图7所示,本实施例包含一MTJ 62设于基底12或金属内连线26上以及金属内连线88设于MTJ 62上方,其中MTJ 62的一上视剖面包含一第一圆形100且金属内连线88的一上视剖面包含一第二圆形102重叠部分第一圆形100。从细部来看,未被第二圆形102所重叠的部分第一圆形100包含一第一新月形状104,而未重叠第一圆形100的部分第二圆形102则包含一第二新月形状106,其中第一新月形状104及第二新月形状106较佳对称设置且两者的大小、面积及内外围长度等参数均较佳相等。
需注意的是本实施例中第一圆形100与第二圆形102虽较佳为相同尺寸大小例如相同直径,但不局限于此,依据本发明一实施例第一圆形100与第二圆形102又可包含不同尺寸,例如第一圆形100的尺寸或直径可大于第二圆形102的尺寸或直径。如此第二圆形102重叠第一圆形100时即可产生不对称的新月形状。例如在此条件下第一新月形状104及第二新月形状106可包含不同大小尺寸、面积以及/或内外围长度等,其中所谓不同尺寸可包含第一新月形状104的尺寸大于或小于第二新月形状106,这些变化型均属本发明所涵盖的范围。
以上所述仅为本发明的优选实施例,凡依本发明权利要求所做的均等变化与修饰,都应属本发明的涵盖范围。

Claims (11)

1.一种半导体元件,其特征在于,包含:
磁性隧穿接面(magnetic tunneling junction),设于基底上;其中,该磁性隧穿接面的上视剖面包含第一圆形;
第一间隙壁,设于该磁性隧穿接面一侧;
第二间隙壁,设于该磁性隧穿接面另一侧,其中该第一间隙壁及该第二间隙壁为不对称结构;以及
金属内连线,设于该磁性隧穿接面上,其中该金属内连线的上视剖面包含第二圆形,该第二圆形重叠部分该第一圆形,未被该第二圆形所重叠的部分该第一圆形包含第一新月形状,未重叠该第一圆形的部分该第二圆形包含第二新月形状,该第一新月形状及该第二新月形状对称设置。
2.如权利要求1所述的半导体元件,另包含:
第一金属间介电层,设于该基底上;以及
第一金属内连线,设于该磁性隧穿接面下以及该第一金属间介电层内,其中该第一金属内连线包含第一倾斜侧壁以及第二倾斜侧壁。
3.如权利要求2所述的半导体元件,其中该第一间隙壁直接接触该第一倾斜侧壁。
4.如权利要求2所述的半导体元件,其中该第二间隙壁直接接触该第二倾斜侧壁。
5.如权利要求2所述的半导体元件,其中该磁性隧穿接面包含:
下电极,设于该第一金属内连线上;
阻障层,设于该下电极上;以及
上电极,设于该阻障层上。
6.如权利要求5所述的半导体元件,其中该第一间隙壁上表面切齐该上电极上表面。
7.如权利要求5所述的半导体元件,其中该第二间隙壁上表面低于该上电极上表面并高于该阻障层上表面。
8.如权利要求5所述的半导体元件,另包含第二金属间介电层,设于该第一金属间介电层上并环绕该磁性隧穿接面。
9.如权利要求8所述的半导体元件,另包含第二金属内连线设于该磁性隧穿接面以及该第二金属间介电层上,其中该第二金属内连线包含突出部,接触该上电极的侧壁。
10.如权利要求9所述的半导体元件,其中该突出部接触该上电极、该第二间隙壁以及该第二金属间介电层。
11.如权利要求9所述的半导体元件,其中该突出部下表面高于该阻障层上表面。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018147916A (ja) * 2017-03-01 2018-09-20 ソニーセミコンダクタソリューションズ株式会社 磁気記憶素子、磁気記憶装置、電子機器、および磁気記憶素子の製造方法
CN117295388A (zh) * 2019-09-03 2023-12-26 联华电子股份有限公司 磁阻式随机存取存储器

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5117421B2 (ja) * 2009-02-12 2013-01-16 株式会社東芝 磁気抵抗効果素子及びその製造方法
JP2012069607A (ja) * 2010-09-21 2012-04-05 Toshiba Corp 磁気ランダムアクセスメモリ及びその製造方法
JP2013021108A (ja) * 2011-07-11 2013-01-31 Toshiba Corp 半導体記憶装置およびその製造方法
CN106062945B (zh) * 2014-03-11 2019-07-26 东芝存储器株式会社 磁存储器和制造磁存储器的方法
US20160072045A1 (en) * 2014-09-08 2016-03-10 Hiroyuki Kanaya Magnetic memory and method for manufacturing the same
US20170069835A1 (en) * 2015-09-09 2017-03-09 Kabushiki Kaisha Toshiba Method of manufacturing magnetoresistive memory device
US10164169B2 (en) * 2016-09-30 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device having a single bottom electrode layer
US10038137B2 (en) * 2016-09-30 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. MRAM device and method for fabricating the same
US20180175284A1 (en) * 2016-12-19 2018-06-21 Globalfoundries Singapore Pte. Ltd. Integrated circuits and methods for fabricating integrated circuits with magnetic tunnel junction (mtj) structures
US10276634B2 (en) * 2017-06-20 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory structure with magnetic tunnel junction (MTJ) cell
JP2019160938A (ja) * 2018-03-09 2019-09-19 東芝メモリ株式会社 磁気記憶装置及びその製造方法

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