JP2012069607A - 磁気ランダムアクセスメモリ及びその製造方法 - Google Patents
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Abstract
【課題】 セルの微細化を図る。
【解決手段】 実施形態による磁気ランダムアクセスメモリは、半導体基板1上に形成された選択素子Trと、選択素子上に形成された多層配線層7a−cと、多層配線層上に形成された層間絶縁膜8と、層間絶縁膜内に形成され、多層配線層を介して選択素子と電気的に接続されたコンタクト層9と、コンタクト層と電気的に接続され、金属材で形成された下部電極層21と、下部電極層の側面を取り囲み、金属材の酸化物で形成された金属酸化絶縁膜26と、下部電極層上に形成された磁気抵抗素子10と、磁気抵抗素子上に形成された上部電極層23と、磁気抵抗素子及び上部電極層の側面上に形成された側壁絶縁膜25と、上部電極層と電気的に接続されたビット線29と、を具備する。
【選択図】図1
【解決手段】 実施形態による磁気ランダムアクセスメモリは、半導体基板1上に形成された選択素子Trと、選択素子上に形成された多層配線層7a−cと、多層配線層上に形成された層間絶縁膜8と、層間絶縁膜内に形成され、多層配線層を介して選択素子と電気的に接続されたコンタクト層9と、コンタクト層と電気的に接続され、金属材で形成された下部電極層21と、下部電極層の側面を取り囲み、金属材の酸化物で形成された金属酸化絶縁膜26と、下部電極層上に形成された磁気抵抗素子10と、磁気抵抗素子上に形成された上部電極層23と、磁気抵抗素子及び上部電極層の側面上に形成された側壁絶縁膜25と、上部電極層と電気的に接続されたビット線29と、を具備する。
【選択図】図1
Description
本発明の実施形態は、磁気ランダムアクセスメモリ及びその製造方法に関する。
磁気抵抗効果(TMR:Tunneling Magnto Resitive)を利用した磁気ランダムアクセスメモリ(MRAM:Magmetic Random Access Memory)の実用化に向けた研究は、世界中で盛んに行われている。MRAMにおいて、大規模なメモリを実現する技術として期待されているのが、スピン注入磁化反転の原理を用いたスピン注入型MRAMである。
しかし、スピン注入型MRAMでは、大きな技術課題を幾つか抱えている。その一つは、金属及び金属酸化物の積層膜を有する磁気トンネル接合膜(MTJ膜)の加工に関する。
第1の従来技術によるMTJ膜の加工方法について説明する。この方法では、スイッチング素子に接続する下部コンタクト層が形成された後、下部電極層、MTJ膜、上部電極層が順に積層される。その後、フォトレジストマスクが上部電極層上に形成され、エッチング技術を用いてフォトレジストパターンが上部電極層に転写される。その後、エッチング技術を用いてMTJ膜が加工される。このMTJ膜の加工は、物理エッチングを含む手法を用いるため、下部のシリコン酸化膜(下部コンタクト層の周囲の層間絶縁膜)などの材料とエッチングの選択比を大きく取ることは困難であり、オーバーエッチングの際に下層も大きく削られる危険がある。このため、MTJ膜の加工の際、通常、下部電極層をエッチングストッパ層として用いる。そして、その後、再度リソグラフィ及びドライエッチング法を用いて下部電極層を別に加工する必要がある。
第2の従来技術によるMTJ膜の加工方法について説明する。この方法では、上記第1の従来技術と同様に、フォトレジストマスクが形成された後、上部電極層にパターン転写される。その後、上部電極層を用いて、MTJ膜及び下部電極層が一括してエッチングされ、下部の層間絶縁膜が露出した段階でエッチングを終了させる。
ここで、第1の従来技術の問題点は、以下の通りである。第1の従来技術では、MTJ膜の加工と下部電極層の加工とを別のリソグラフィ技術を用いて行う。このため、MTJと下部電極層のデザイン間に余裕を持たせる必要があり、セル全体のデザインをある程度緩くせざるを得ないことがある。従って、セルの微細化を図ることが難しい。
第2の従来技術の問題点は、以下の通りである。第2の従来技術では、MTJ膜の加工において、下部電極層をエッチングストッパ層として用いず、MTJ膜及び下部電極層が一括加工される。ここで、MTJ膜の加工は物理エッチングなどを含む。このため、下部の層間絶縁膜が露出した後のオーバーエッチングにより、層間絶縁膜が大きく後退してしまう。これを抑制するために、下部の層間絶縁膜を厚くせざるを得ない。このため、下部コンタクト層の微細化の障害となる。さらに、最密デザインでMTJと下部コンタクト層を形成した場合、合わせずれで露出した下部コンタクト層がある程度エッチング除去されてしまい、その結果、コンタクトの信頼性の低下を招く。これを避けるために、下部コンタクト層とMTJのデザインに余裕を持たせようとすると、やはりセルの微細化の妨げになる。
以上のように、上記第1及び第2の従来技術の問題点で挙げたように、従来のMTJの加工技術では、セルの微細化を図ることが困難であった。
セルの微細化を図ることが可能な磁気ランダムアクセスメモリ及びその製造方法を提供する。
実施形態による磁気ランダムアクセスメモリは、半導体基板上に形成された選択素子と、前記選択素子上に形成された多層配線層と、前記多層配線層上に形成された層間絶縁膜と、前記層間絶縁膜内に形成され、前記多層配線層を介して前記選択素子と電気的に接続されたコンタクト層と、前記コンタクト層と電気的に接続され、金属材で形成された下部電極層と、前記下部電極層の側面を取り囲み、前記金属材の酸化物で形成された金属酸化絶縁膜と、前記下部電極層上に形成された磁気抵抗素子と、前記磁気抵抗素子上に形成された上部電極層と、前記磁気抵抗素子及び前記上部電極層の側面上に形成された側壁絶縁膜と、前記上部電極層と電気的に接続されたビット線と、を具備する。
以下、実施の形態について、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
[1]構造
図1及び図2を用いて、実施形態に係る磁気ランダムアクセスメモリのメモリセルの構造について説明する。
図1及び図2を用いて、実施形態に係る磁気ランダムアクセスメモリのメモリセルの構造について説明する。
図1に示すように、半導体基板1内に素子領域を分離するSTI(Shallow Trench Isolation)構造の素子分離領域2が形成されている。半導体基板1上にはゲート電極(ワード線)3が形成され、このゲート電極3の両側の半導体基板1内にはソース/ドレイン拡散層4a、4bが形成されている。このように、メモリセル用の選択スイッチング素子としてのトランジスタTrが形成されている。
半導体基板1上の層間絶縁膜5内には、コンタクト層6a、6b、6c、6d及び多層配線層7a、7b、7c、7dが形成されている。コンタクト層6a、6b、6c及び多層配線層7a、7b、7cはソース/ドレイン拡散層4aに接続され、コンタクト層6d及び多層配線層7dはソース/ドレイン拡散層4bに接続されている。ここで、配線層7dは、ソース線SLとして機能する。このソース線SLは、隣接セル間で共有して利用されている。
最上層の配線7c上には層間絶縁膜8が形成され、この層間絶縁膜8内にはコンタクト層9が形成されている。このコンタクト層9は、コンタクト層6a、6b、6c及び多層配線層7a、7b、7cを介して、トランジスタTrに接続されている。コンタクト層9上には、下部電極層21、MTJ素子10、上部電極層23が順に積層されている。下部電極層21の周囲には、金属酸化絶縁膜26が形成されている。MTJ素子10及び上部電極層23の側面には、側壁絶縁膜25が形成されている。MTJ素子10は、上部電極層23を介してビット線(BL)29に接続されている。尚、ビット線BLとソース線SLとは、図示するように、互いに異なる方向(垂直に交差する方向)に延在することに限定されず、同じ方向に延在してもよい。
図2に示すように、MTJ素子10は、固定層11、記録層13、固定層11及び記録層13間に設けられたトンネル接合層12を有している。尚、MTJ素子10は、図示した構造に限定されず、固定層11、トンネル接合層12及び記録層13がそれぞれ多層であってもよいし、ダブルジャンクション構造であってもよい。
金属酸化絶縁膜26は、下部電極層21の一部(下部電極層21におけるMTJ素子10及び側壁絶縁膜25から露出する部分)が酸化されることによって形成されている。このため、金属酸化絶縁膜26は、下部電極層21を構成する金属材の酸化物で形成されている。下部電極層21の材料としては、酸化されて絶縁物質となる材料、例えば、Ta、Fe、Al、Cuなどが挙げられる。この場合、金属酸化絶縁膜26は、Ta、Fe、Al又はCuなどの酸化物で形成される。
上部電極層23の材料は、例えば、以下の通りである。例1において、上部電極層23としては、耐酸化性に優れた材料(例えば、Pt、Auなど)を用いるとよい。例2において、上部電極層23としては、酸化されても導電性を失わない金属材(例えば、Ru、Re、Wなど)を用いてもよい。例3において、上部電極層23として、酸化されることで半導体化する金属材(例えば、Ti、Snなど)を用いてもよい。この例3では、この材料を薄膜化させることで、上部の耐酸化の保護層とコンタクト層を兼ねさせることも可能である。例4において、上部電極層23として、酸化されて絶縁物に変化しても、後の除去処理(例えば、RIE、ウェットエッチングなど)で容易に除去できる材料(例えば、Wなど)を用いてもよい。
上部電極層23及び下部電極層21の材料の選択においては、上部電極層23と下部電極層21とは異なる材料を用いることが望ましい。
側壁絶縁膜25の材料としては、例えば、シリコン窒化膜(SiN)、アルミナ(Al2O3)などが挙げられる。層間絶縁膜8、27の材料としては、例えば、シリコン酸化膜(SiO2)、シリコン窒化膜(SiN)などが挙げられる。側壁絶縁膜25及び層間絶縁膜8、27の材料は、金属酸化絶縁膜26の材料と異なっている。
金属酸化絶縁膜26の膜厚は、下部電極層21の膜厚と同じである。金属酸化絶縁膜26の上面は、下部電極層21の上面と一致し、金属酸化絶縁膜26の底面は、下部電極層21の底面と一致している。但し、下部電極層21の酸化プロセスの影響によって、金属酸化絶縁膜26の膜厚が下部電極層21の膜厚より厚くなったり又は薄くなったりする場合もあり、この場合、両者の上面及び底面が多少ずれて一致しないこともある。
金属酸化絶縁膜26は、下部電極層21の側面の全てを取り囲んでいる。下部電極層21の側面の全ては、金属酸化絶縁膜26の側面に直接接している。
下部電極層21の側面は、MTJ素子10の側面より外側に突出し、側壁絶縁膜25の外側の側面と一致している。但し、下部電極層21の酸化の進行具合によって、下部電極層21の側面は、側壁絶縁膜25の外側の側面より内側に窪んだり又は外側に突出したりすることもある。MTJ素子10の側面は、上部電極層23の側面と一致している。
[2]製造方法
[2−1]第1の製造方法
図3(a)及び(b)乃至図11(a)及び(b)を用いて、本実施形態の磁気ランダムアクセスメモリの第1の製造方法について説明する。尚、図3(a)乃至図11(a)は、図1及び図2と90度異なる断面を示したものである。
[2−1]第1の製造方法
図3(a)及び(b)乃至図11(a)及び(b)を用いて、本実施形態の磁気ランダムアクセスメモリの第1の製造方法について説明する。尚、図3(a)乃至図11(a)は、図1及び図2と90度異なる断面を示したものである。
まず、図3(a)及び(b)に示すように、半導体基板(図示せず)内にスイッチング素子用のトランジスタ(図示せず)及び多層配線層(図示せず)が形成された後、平坦化された層間絶縁膜(図示せず)が形成され、この層間絶縁膜内にコンタクト層9が形成される。具体的には、層間絶縁膜内にコンタクトホールが形成され、このコンタクトホール内に例えばTi、TiNなどからなるバリアメタル膜が形成され、このバリアメタル膜上に例えばWなどのメタル材が埋め込まれる。そして、層間絶縁膜の上面が露出するまで、メタル材及びバリアメタル膜が平坦化される。これにより、スイッチング素子に多層配線層を介して電気的に接続されるコンタクト層9が形成される。
次に、図4(a)及び(b)に示すように、例えばスパッタ法などの技術を用いて、コンタクト層9及び層間絶縁膜上に、下部電極層21、MTJ膜(磁気抵抗膜)22、上部電極層23が順次形成される。下部電極層21は、コンタクト層9の上面と電気的に接触する。
ここで、下部電極層21としては、酸化されて絶縁物質となる材料、例えばTa、Fe、Al、Cuなどを用いる。また、下部電極層21の膜厚は、5nmから20nmが望ましい。この膜厚により、下部電極層21をエッチングストッパ層として機能させつつ、下部電極層21に未酸化領域が残ることを防止できる。
また、上部電極層23としては、耐酸化性に優れる材料、例えばPtやAuなど、酸化されても導電性を失わない材料、例えばRu、Re、Wなど、酸化されることで半導体化される材料、例えばTiやSnなどが用いられる。
次に、図5(a)及び(b)に示すように、フォトリソグラフィ技術を用いて、上部電極層23上にフォトレジストマスク24が形成されてパターニングされる。エッチング技術を用いて、パターニングされたフォトレジストマスク24のパターンが上部電極層23に転写される。その後、残ったフォトレジストマスク24が除去される。
次に、図6(a)及び(b)に示すように、エッチング技術を用いて、上部電極層23をマスクとしてMTJ膜22が加工される。これにより、セル毎に分断されたMTJ素子10が形成される。ここで、MTJ膜22の加工には物理エッチングを含む手法を用いるため、下層(層間絶縁膜8)のシリコン酸化膜などの材料とエッチングの選択比を大きく取ることは困難であり、オーバーエッチングの際に下層も大きく削られる危険がある。そこで、MTJ膜22の加工の際、下部電極層21をエッチングストッパ層として用いる。
次に、図7(a)及び(b)に示すように、MTJ素子10の側面を保護するために、MTJ素子10の側面に側壁絶縁膜25が形成される。具体的には、上部電極層23及び下部電極層21上に例えばSiN膜からなる側壁絶縁膜25が形成される。その後、RIE(Reactive Ion Etching)法を用いて、MTJ素子10の側面のみにSiN膜が残るように、MTJ素子10の側面以外に存在するSiN膜がエッチング除去される。その結果、隣接するMTJ素子10間の下部電極層21の上面及び上部電極層23の上面が露出した状態となる。
次に、図8(a)及び(b)に示すように、酸化雰囲気中にてアニール処理が行われる。これにより、露出している下部電極層21が完全に酸化され、絶縁材料に変化する。その結果、隣接するMTJ素子10間には、酸化された下部電極層21からなる金属酸化絶縁膜26が形成される。
次に、図9(a)及び(b)に示すように、例えばTEOS(シリコン酸化膜)などのプラズマCVD(Chemical Vapor Deposition)に適した材料を用いて、MTJ素子10を覆うように層間絶縁膜27が形成される。その後、CMP(Chemical Mechanical Polish)などの手法を用いて、層間絶縁膜27が平坦化される。
次に、図10(a)及び(b)に示すように、リソグラフィ技術を用いて層間絶縁膜27上にフォトレジストマスク(図示せず)が形成され、ビット線が形成される領域の層間絶縁膜27が例えば2000〜4000Åエッチング除去される。これにより、ビット線用の溝28が形成され、上部電極層23の一部が露出される。
次に、図11(a)及び(b)に示すように、溝28内に、Ti、Taなどのバリアメタル膜(図示せず)が堆積された後、めっき法を用いてCuなどの配線材料が埋め込まれる。その後、溝28以外に形成されたバリアメタル膜及び配線材料がCMP法などでエッチング除去される。これにより、溝28の内部にビット線29が形成される。
[2−2]第2の製造方法
図12(a)及び(b)乃至図15(a)及び(b)を用いて、本実施形態の磁気ランダムアクセスメモリの第2の製造方法について説明する。尚、図12(a)乃至図15(a)は、図1及び図2と90度異なる断面を示したものである。
図12(a)及び(b)乃至図15(a)及び(b)を用いて、本実施形態の磁気ランダムアクセスメモリの第2の製造方法について説明する。尚、図12(a)乃至図15(a)は、図1及び図2と90度異なる断面を示したものである。
まず、上述した第1の製造方法と同様(図4(a)及び(b)乃至図7(a)及び(b)参照)、セル毎に分断されたMTJ素子10が形成された後、このMTJ素子10の側面に側壁絶縁膜25が形成される。
ここで、第2の製造方法では、上部電極層23として、酸化されて絶縁物に変化しても、後の除去処理(例えば、RIE、ウェットエッチングなど)で容易に除去できる材料(例えば、Wなど)を用いる。
次に、図12(a)及び(b)に示すように、酸化雰囲気中にてアニール処理が行われる。これにより、露出している下部電極層21が完全に酸化され、絶縁材料に変化する。その結果、隣接するMTJ素子10間には、酸化された下部電極層21からなる金属酸化絶縁膜26が形成される。さらに、上部電極層23の露出された上面が酸化され、上部電極層23の上面上に酸化膜30が形成される。
次に、図13(a)及び(b)に示すように、例えばTEOS(シリコン酸化膜)などのプラズマCVDに適した材料を用いて、MTJ素子10を覆うように層間絶縁膜27が形成される。その後、CMPなどの手法を用いて、層間絶縁膜27が平坦化される。
次に、図14(a)及び(b)に示すように、リソグラフィ技術を用いて層間絶縁膜27上にフォトレジストマスク(図示せず)が形成され、ビット線が形成される領域の層間絶縁膜27が例えば2000〜4000Åエッチング除去される。これにより、ビット線用の溝28が形成され、上部電極層23の一部が露出される。ここで、溝28を形成する際のエッチングにより、上部電極層23上の酸化膜30も除去される。
次に、図15(a)及び(b)に示すように、溝28内に、Ti、Taなどのバリアメタル膜(図示せず)が堆積された後、めっき法を用いてCuなどの配線材料が埋め込まれる。その後、溝28以外に形成されたバリアメタル膜及び配線材料がCMP法などでエッチング除去される。これにより、溝28の内部にビット線29が形成される。
[3]MTJ素子の材料
本実施形態に係るMTJ素子は、以下のような材料で構成される。
本実施形態に係るMTJ素子は、以下のような材料で構成される。
[3−1]面内磁化型
面内磁化型のMTJ素子10は、例えば以下の材料を用いて形成される。
面内磁化型のMTJ素子10は、例えば以下の材料を用いて形成される。
固定層11及び記録層13の材料には、例えば、Fe、Co、Ni又はそれらの合金、スピン分極率の大きいマグネタイト、CrO2、RXMnO3−y(R;希土類、X;Ca、Ba、Sr)などの酸化物の他、NiMnSb、PtMnSbなどのホイスラー合金などを用いることが好ましい。また、これら磁性体には、強磁性を失わないかぎり、Ag、Cu、Au、Al、Mg、Si、Bi、Ta、B、C、O、N、Pd、Pt、Zr、Ir、W、Mo、Nbなどの非磁性元素が多少含まれていてもよい。
固定層11の一部を構成する反強磁性層の材料には、Fe−Mn、Pt−Mn、Pt−Cr−Mn、Ni−Mn、Ir−Mn、NiO、Fe2O3などを用いることが好ましい。
トンネル接合層12としては、スピン注入用のMTJ素子10の場合、コヒーレントトンネリング効果を有する酸化マグネシウム(MgO)又はマグネシウム(Mg)と酸化マグネシウム(MgO)を積層し、アニールなどによって形成したトンネルバリアを用いることが望ましい。これらの材料以外にも、Al2O3、SiO2、AlN、Bi2O3、MgF2、CaF2、SrTiO2、AlLaO3などの様々な誘電体を使用することができる。これらの誘電体には、酸素、窒素、フッ素欠損が存在していてもよい。
[3−2]垂直磁化型
垂直磁化型のMTJ素子10は、例えば以下の材料を用いて形成される。尚、トンネル接合層12に関しては、面内磁化型と同じである。
垂直磁化型のMTJ素子10は、例えば以下の材料を用いて形成される。尚、トンネル接合層12に関しては、面内磁化型と同じである。
[A]高い保磁力を持つ磁性材料は、1×106erg/cc以上の高い磁気異方性エネルギー密度を持つ材料により構成される。
以下、その材料例について説明する。
(例1)
「Fe(鉄)、Co(コバルト)、Ni(ニッケル)のうちの少なくとも1つと、Cr(クロム)、Pt(白金)、Pd(パラジウム)のうちの少なくとも1つとを含む合金からなるもの」
規則合金としては、Fe(50)Pt(50)、Fe(50)Pd(50)、Co(50)Pt(50)などがある。不規則合金としては、CoCr合金、CoPt合金、CoCrPt合金、CoCrPtTa合金、CoCrNb合金などがある。
「Fe(鉄)、Co(コバルト)、Ni(ニッケル)のうちの少なくとも1つと、Cr(クロム)、Pt(白金)、Pd(パラジウム)のうちの少なくとも1つとを含む合金からなるもの」
規則合金としては、Fe(50)Pt(50)、Fe(50)Pd(50)、Co(50)Pt(50)などがある。不規則合金としては、CoCr合金、CoPt合金、CoCrPt合金、CoCrPtTa合金、CoCrNb合金などがある。
(例2)
「Fe、Co、Niのうちの少なくとも1つ又はこれらのうちの1つを含む合金と、Pd、Ptのうちの1つ又はこれらのうちの1つを含む合金とが、交互に積層された構造を持つもの」
例えば、Co/Pt人工格子、Co/Pd人工格子、CoCr/Pt人工格子などがある。Co/Pt人工格子を使用した場合及びCo/Pd人工格子を使用した場合においては、抵抗変化率(MR比)は、約40%、という大きな値を実現できる。
「Fe、Co、Niのうちの少なくとも1つ又はこれらのうちの1つを含む合金と、Pd、Ptのうちの1つ又はこれらのうちの1つを含む合金とが、交互に積層された構造を持つもの」
例えば、Co/Pt人工格子、Co/Pd人工格子、CoCr/Pt人工格子などがある。Co/Pt人工格子を使用した場合及びCo/Pd人工格子を使用した場合においては、抵抗変化率(MR比)は、約40%、という大きな値を実現できる。
(例3)
「希土類金属のうちの少なくとも1つ、例えば、Tb(テルビウム)、Dy(ジスプロシウム)、又は、Gd(ガドリニウム)と、遷移金属のうちの少なくとも1つとからなるアモルファス合金」
例えば、TbFe、TbCo、TbFeCo、DyTbFeCo、GdTbCoなどがある。
「希土類金属のうちの少なくとも1つ、例えば、Tb(テルビウム)、Dy(ジスプロシウム)、又は、Gd(ガドリニウム)と、遷移金属のうちの少なくとも1つとからなるアモルファス合金」
例えば、TbFe、TbCo、TbFeCo、DyTbFeCo、GdTbCoなどがある。
[B]記録層13は、上述のような高い保磁力を持つ磁性材料から構成することもできる。さらに、組成比の調整、不純物の添加、厚さの調整などを行って、上述のような高い保磁力を持つ磁性材料よりも磁気異方性エネルギー密度が小さい磁性材料から構成してもよい。
以下、その材料例について説明する。
(例1)
「Fe、Co、Niのうちの少なくとも1つと、Cr、Pt、Pdのうちの少なくとも1つとを含む合金に、不純物を添加したもの」
規則合金としては、Fe(50)Pt(50)、Fe(50)Pd(50)、又は、Co(50)Pt(50)に、Cu、Cr、Agなどの不純物を加えて磁気異方性エネルギー密度を低下させたものなどがある。不規則合金としては、CoCr合金、CoPt合金、CoCrPt合金、CoCrPtTa合金、又は、CoCrNb合金について、非磁性元素の割合を増加させて磁気異方性エネルギー密度を低下させたものなどがある。
「Fe、Co、Niのうちの少なくとも1つと、Cr、Pt、Pdのうちの少なくとも1つとを含む合金に、不純物を添加したもの」
規則合金としては、Fe(50)Pt(50)、Fe(50)Pd(50)、又は、Co(50)Pt(50)に、Cu、Cr、Agなどの不純物を加えて磁気異方性エネルギー密度を低下させたものなどがある。不規則合金としては、CoCr合金、CoPt合金、CoCrPt合金、CoCrPtTa合金、又は、CoCrNb合金について、非磁性元素の割合を増加させて磁気異方性エネルギー密度を低下させたものなどがある。
(例2)
「Fe、Co、Niのうちの少なくとも1つ又はこれらのうちの1つを含む合金と、Pd、Ptのうちの1つ又はこれらのうちの1つを含む合金とが、交互に積層された構造を持つものであって、前者の元素若しくは合金からなる層の厚さ、又は、後者の元素若しくは合金からなる層の厚さを調整したもの」
Fe、Co、Niのうちの少なくとも1つ又はこれらのうちの1つを含む合金についての厚さの最適値と、Pd、Ptのうちの1つ又はこれらのうちの1つを含む合金についての厚さの最適値とが存在し、厚さがこれら最適値から離れるに従い、磁気異方性エネルギー密度は、次第に低下する。
「Fe、Co、Niのうちの少なくとも1つ又はこれらのうちの1つを含む合金と、Pd、Ptのうちの1つ又はこれらのうちの1つを含む合金とが、交互に積層された構造を持つものであって、前者の元素若しくは合金からなる層の厚さ、又は、後者の元素若しくは合金からなる層の厚さを調整したもの」
Fe、Co、Niのうちの少なくとも1つ又はこれらのうちの1つを含む合金についての厚さの最適値と、Pd、Ptのうちの1つ又はこれらのうちの1つを含む合金についての厚さの最適値とが存在し、厚さがこれら最適値から離れるに従い、磁気異方性エネルギー密度は、次第に低下する。
(例3)
「希土類金属のうちの少なくとも1つ、例えば、Tb(テルビウム)、Dy(ジスプロシウム)、又は、Gd(ガドリニウム)と、遷移金属のうちの少なくとも1つとからなるアモルファス合金の組成比を調整したもの」
例えば、TbFe、TbCo、TbFeCo、DyTbFeCo、GdTbCoなどのアモルファス合金の組成比を調整し、磁気異方性エネルギー密度を小さくしたものがある。
「希土類金属のうちの少なくとも1つ、例えば、Tb(テルビウム)、Dy(ジスプロシウム)、又は、Gd(ガドリニウム)と、遷移金属のうちの少なくとも1つとからなるアモルファス合金の組成比を調整したもの」
例えば、TbFe、TbCo、TbFeCo、DyTbFeCo、GdTbCoなどのアモルファス合金の組成比を調整し、磁気異方性エネルギー密度を小さくしたものがある。
記録層13として、例えば、Co/Pt人工格子を用いる場合、CoとPtの厚さを調節することにより、MTJ素子10の保磁力を調節できる。
固定層11として、例えば、FePt、CoPtなどの規則合金を用いる場合、垂直磁気異方性を発生させるためには、fct(001)面を配向させるとよい。このため、結晶配向制御層として、数nm程度のMgOからなる極薄下地層を用いるとよい。MgOの他にも、格子定数が2.8Å、4.0Å、5.6Å程度のfcc構造、bcc構造をもつ元素、化合物、例えば、Pt、Pd、Ag、Au、Al、Cu、Cr、Feなど、あるいはそれらの合金などを用いることができる。ボトムピン構造の場合には、ヨーク材と固定層11との間に結晶配向制御層を配置すればよい。結晶配向制御層とヨーク材との間には、例えば、Ta、TiN、TaNなどからなるバッファ層が配置されていてもよい。トップピン構造の場合には、トンネル接合層12にfcc(100)面が配向したMgOを用いるとよい。この場合、MRが劣化しない程度に、上述した結晶配向制御層をさらに積層してもよい。
記録層13として、FePt、CoPtなどの規則合金を用いる場合にも、同様にfct(001)面を配向させるとよい。トップピン(ボトムフリー)構造の場合には、ヨーク材と固定層11との間に結晶配向制御層を配置すればよい。結晶配向制御層とヨーク材との間には、例えば、Ta、TiN、TaNなどからなるバッファ層が配置されていてもよい。ボトムピン(トップフリー)構造の場合には、トンネル接合層12にfcc(100)面が配向したMgOを用いるとよい。この場合、MRが劣化しない程度に、上述した結晶配向制御層をさらに積層してもよい。
また、固定層11及び記録層13の垂直磁化性を高めるために、固定層11及び記録層13とトンネル接合層12との間に、CoFeB、Fe単層などの軟磁性層を挿入してもよい。例えば、トンネル接合層12として、(001)面の多結晶MgOを(001)面の多結晶CoFeBで挟み込んだ、CoFeB(001)/MgO(001)/CoFeB(001)構造にする。これによって、コヒーレントトンネリングというΔ1(s−電子のような)電子のみを選択的に透過させるスピンフィルターとして作用する効果が高まり、高TMR化の実現だけでなく、スピン注入効率の向上にも大きく寄与する。
[4]書き込み動作
本実施形態の書き込み動作では、「スピン注入磁化反転」の原理を用いたスピン注入書き込みを行う。
本実施形態の書き込み動作では、「スピン注入磁化反転」の原理を用いたスピン注入書き込みを行う。
反平行状態を平行状態にするためには、固定層11と同じ向きのスピンを持つ電子が、固定層11から反対向きのスピンを持つ記録層13に注入される。この場合、電流密度JcP→APを超えた時点で、記録層13全体の磁化反転が起こり、MTJ素子10が平行状態となる。
一方、平行状態を反平行状態にするためには、固定層11と同じ向きを持つ電子が、記録層13から固定層11に注入される。つまり、スピンの反射によって記録層13の電子のスピンの向きと反対向きのスピンを持つ電子が記録層13に注入される。この場合、電流密度JcAP→Pを超えた時点で、記録層13全体の磁化反転が起こり、MTJ素子10が反平行状態となる。
このようなスピン注入磁化反転方式において、磁化反転のために必要な電流密度JcP→AP、JcAP→Pは、固定層11及び記録層13を構成する材料の種類、異方性、膜厚などによって決まる値であるため、素子サイズが小さくなるほど、書き込み動作に必要な電流値はトータルでは減ることになり、微細化に適している。
また、スピン注入型の磁気ランダムアクセスメモリは、MTJ素子10に垂直方向に電流を流し、その方向によって、記録層13にスピンが注入されて磁化反転が起こる。垂直磁化型の場合、膜面垂直方向に一軸異方性を持たせればよく、面内磁化型(平面磁化型)のように平面方向に形状磁気異方性を持たせる必要がないために、MTJ素子10をアスペクト1にして、加工限界まで原理的には小さくすることが可能である。また、面内磁化型のように2軸でそれぞれ異なる方向に電流磁場を発生させる電流磁界配線が不要となり、MTJ素子10の上下電極につながる2端子が存在すれば動作が可能となるため、1ビット辺りのセル面積を縮小させることが可能である。
[5]読み出し動作
本実施形態の読み出し動作では、TMR効果を利用する。
本実施形態の読み出し動作では、TMR効果を利用する。
選択セルに対応したビット線BL及びワード線WLを選択し、選択セルのトランジスタTrをオン状態にする。そして、選択セルのMTJ素子10に読み出し電流を流す。この読み出し電流に基づいてMTJ素子10の抵抗値を読み出し、センスアンプを介した増幅動作によって、“0”、“1”の記録状態を判別する。
尚、読み出し動作時は、定電圧を印加して電流値を読み出してもよいし、定電流を印加して電圧値を読み出してもよい。
[6]他の抵抗変化型メモリへの適用
本実施形態は、磁気ランダムアクセスメモリに限定されず、ReRAM(Resistance Random Access Memory)やPRAM(Phase-change Random Access Memory)などの抵抗変化型メモリにも有効である。ReRAMやPRAMにおいて、本実施形態を用いてセルの微細化を進めることで、コストの低減と同時に、大規模メモリの実現が可能となる。
本実施形態は、磁気ランダムアクセスメモリに限定されず、ReRAM(Resistance Random Access Memory)やPRAM(Phase-change Random Access Memory)などの抵抗変化型メモリにも有効である。ReRAMやPRAMにおいて、本実施形態を用いてセルの微細化を進めることで、コストの低減と同時に、大規模メモリの実現が可能となる。
[7]効果
上述した本実施形態によれば、下部電極層21をエッチングストッパ層として用いて物理エッチングを含むMTJ加工を行いつつ、下部電極層21の露出部分を選択的に酸化することで下部電極層21をセル毎に電気的に分離する。
上述した本実施形態によれば、下部電極層21をエッチングストッパ層として用いて物理エッチングを含むMTJ加工を行いつつ、下部電極層21の露出部分を選択的に酸化することで下部電極層21をセル毎に電気的に分離する。
つまり、本実施形態では、上記第1の従来技術のように、MTJ膜22の加工とは別に下部電極層21を加工しなくてもよいため、MTJ素子10と下部電極層21のデザイン間に余裕を持たせる必要がない。また、本実施形態では、上記第2の従来技術のように、MTJ膜22及び下部電極層21を一括加工しないので、オーバーエッチングの恐れもない。
従って、本実施形態は、下層の層間絶縁膜8へのオーバーエッチングや下部コンタクト層9のエッチングやられなどを回避しつつ、下部電極層21に特別なリソグラフィ技術を使わない。このため、ビット線29、MTJ素子10、下部コンタクト層9という3つの層の合わせずれに対して、非常に高いトレランスを有するセルアレイを実現できる。下部選択デバイスのサイズの制約もあるが、上部3層だけでは4F2という最密型のセルを構成することも可能である。以上のように、本実施形態によれば、セルの微細化を実現することが可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均などの範囲に含まれる。
1…半導体基板、6a、6b、6c、6d、9…コンタクト層、7a、7b、7c、7d…多層配線層、5、8、27…層間絶縁膜、10…MTJ素子、21…下部電極層、22…MTJ膜、23…上部電極層、25…側壁絶縁膜、26…金属酸化絶縁膜、29…ビット線、Tr…トランジスタ。
Claims (6)
- 半導体基板上に形成された選択素子と、
前記選択素子上に形成された多層配線層と、
前記多層配線層上に形成された層間絶縁膜と、
前記層間絶縁膜内に形成され、前記多層配線層を介して前記選択素子と電気的に接続されたコンタクト層と、
前記コンタクト層と電気的に接続され、金属材で形成された下部電極層と、
前記下部電極層の側面を取り囲み、前記金属材の酸化物で形成された金属酸化絶縁膜と、
前記下部電極層上に形成された磁気抵抗素子と、
前記磁気抵抗素子上に形成された上部電極層と、
前記磁気抵抗素子及び前記上部電極層の側面上に形成された側壁絶縁膜と、
前記上部電極層と電気的に接続されたビット線と、
を具備することを特徴とする磁気ランダムアクセスメモリ。 - 前記下部電極層は、酸化されて絶縁物に変化する前記金属材で形成され、前記上部電極層は、耐酸化性に優れた材料で形成される
ことを特徴とする請求項1に記載の磁気ランダムアクセスメモリ。 - 前記下部電極層は、酸化されて絶縁物に変化する前記金属材で形成され、前記上部電極層は、酸化されても導電性を失わない金属材で形成される
ことを特徴とする請求項1に記載の磁気ランダムアクセスメモリ。 - 前記下部電極層は、酸化されて絶縁物に変化する前記金属材で形成され、前記上部電極層は、酸化されて半導体化する金属材で形成される
ことを特徴とする請求項1に記載の磁気ランダムアクセスメモリ。 - 前記下部電極層は、酸化されて絶縁物に変化する前記金属材で形成され、前記上部電極層は、酸化されて絶縁物に変化しても、除去処理で容易に除去できる材料で形成される
ことを特徴とする請求項1に記載の磁気ランダムアクセスメモリ。 - 半導体基板上に選択素子を形成する工程と、
前記選択素子上に多層配線層を形成する工程と、
前記多層配線層上に層間絶縁膜を形成する工程と、
前記層間絶縁膜内にコンタクト層を形成する工程と、
前記コンタクト層上に金属材からなる下部電極層、磁気抵抗膜、上部電極層を順に形成する工程と、
前記下部電極層をエッチングストッパ層として前記上部電極層及び前記磁気抵抗膜を加工し、磁気抵抗素子を形成する工程と、
前記磁気抵抗素子及び前記上部電極層の側面上に側壁絶縁膜を形成する工程と、
酸素雰囲気中のアニール処理によって前記磁気抵抗素子及び前記側壁絶縁膜から露出する前記下部電極層の前記金属材を酸化し、前記金属材の酸化物からなる金属酸化絶縁膜を前記下部電極層の周囲に形成する工程と、
前記上部電極層と電気的に接続するビット線を形成する工程と、
を具備することを特徴とする磁気ランダムアクセスメモリの製造方法。
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---|---|---|---|---|
JP2014075493A (ja) * | 2012-10-04 | 2014-04-24 | Tokyo Electron Ltd | 成膜方法及び成膜装置 |
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Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
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US8860223B1 (en) * | 2010-07-15 | 2014-10-14 | Micron Technology, Inc. | Resistive random access memory |
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US9166150B2 (en) * | 2012-12-21 | 2015-10-20 | Intel Corporation | Electric field enhanced spin transfer torque memory (STTM) device |
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JP6260517B2 (ja) * | 2014-11-20 | 2018-01-17 | 富士電機株式会社 | 磁気記録媒体およびその製造方法 |
JP2020043201A (ja) * | 2018-09-10 | 2020-03-19 | キオクシア株式会社 | 磁気記憶装置及びその製造方法 |
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CN112242483B (zh) * | 2019-07-19 | 2024-05-07 | 联华电子股份有限公司 | 磁阻式随机存取存储器 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005019457A (ja) * | 2003-06-23 | 2005-01-20 | Nec Corp | 磁気ランダム・アクセス・メモリとその製造方法 |
JP2010103224A (ja) * | 2008-10-22 | 2010-05-06 | Toshiba Corp | 磁気抵抗素子、及び磁気メモリ |
JP2010186869A (ja) * | 2009-02-12 | 2010-08-26 | Toshiba Corp | 磁気抵抗効果素子及びその製造方法 |
Family Cites Families (4)
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JP5072012B2 (ja) * | 2005-11-14 | 2012-11-14 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP4857014B2 (ja) * | 2006-04-19 | 2012-01-18 | パナソニック株式会社 | 抵抗変化素子とそれを用いた抵抗変化型メモリ |
TW201011909A (en) * | 2008-09-02 | 2010-03-16 | Sony Corp | Storage element and storage device |
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005019457A (ja) * | 2003-06-23 | 2005-01-20 | Nec Corp | 磁気ランダム・アクセス・メモリとその製造方法 |
JP2010103224A (ja) * | 2008-10-22 | 2010-05-06 | Toshiba Corp | 磁気抵抗素子、及び磁気メモリ |
JP2010186869A (ja) * | 2009-02-12 | 2010-08-26 | Toshiba Corp | 磁気抵抗効果素子及びその製造方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014075493A (ja) * | 2012-10-04 | 2014-04-24 | Tokyo Electron Ltd | 成膜方法及び成膜装置 |
CN110739326A (zh) * | 2018-07-19 | 2020-01-31 | 联华电子股份有限公司 | 磁性随机存取存储器结构 |
CN110739326B (zh) * | 2018-07-19 | 2022-05-24 | 联华电子股份有限公司 | 磁性随机存取存储器结构 |
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